CN109904158A - 半导体存储器结构及其制备方法 - Google Patents

半导体存储器结构及其制备方法 Download PDF

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Abstract

本公开的实施例提供一种半导体存储器结构及其制备方法。该半导体存储器结构包括：一基底，该基底包括一第一隔离结构和至少一个主动区，且该主动区由该第一隔离结构所定义；一第二隔离结构，设置在该主动区中；一第一埋入式字元线和一第二埋入式字元线，设置在该第二隔离结构；以及至少一埋入式数字线，设置在主动区中。该第一埋入式字元线和该第二埋入式字元线的最顶部低于该第二隔离结构的一顶表面，且该埋入式数字线的一顶表面低于该第一埋入式字元线和该第二埋入式字元线的底表面。

Description

半导体存储器结构及其制备方法
技术领域
本公开涉及一种半导体存储器结构及其制备方法，特别涉及一种半导体动态随机存取存储器(dynamic random access memory,DRAM)结构及其制备方法。
背景技术
随着电子产品走向轻薄短小化，DRAMs微缩化，以符合高整合度和高密度的趋势。具有许多存储器单元的DRAM是现今最通用挥发性存储器元件的一。存储器单元各包括一晶体管和至少一电容器，其中该晶体管与该电容器彼此形成串联。存储器单元被排列成存储器阵列。存储器单元通过字元线和数字线(或位元线)定址，其中一个定址存储器单元中的“行”，而另一个定址存储器单元中的“列”。借着字元线和数字线，DRAM单元可被读取和编程。
近来，以金属作一栅极导体，而字元线埋入低于基底的顶表面下的半导体基底中的埋入式字元线单元阵列晶体管的研究正在增加。然而，元件尺寸上的缩小也缩小了字元线和位元线间的距离，在相邻的字元线中观察到字元线干扰的状况。当字元线干扰变得严重时，DRAM单元性能就会降低。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的实施例提供一种半导体存储器结构。该半导体存储器结构包括：一基底，该基底包括一第一隔离结构和至少一个主动区，且该主动区由该第一隔离结构所定义；一第二隔离结构，是设置在该主动区中；一第一埋入式字元线和一第二埋入式字元线，是设置在该第二隔离结构中；以及至少一埋入式数字线，是设置在主动区中。在一些实施例中，该第一埋入式字元线和该第二埋入式字元线的最顶部低于该第二隔离结构的一顶表面，且该埋入式数字线的一顶表面低于该第一埋入式字元线和该第二埋入式字元线的底表面。
在本公开的一些实施例中，该第一埋入式字元线和该第二埋入式字元线借着该第二隔离结构彼此电性绝缘。
在本公开的一些实施例中，该第一埋入式字元线和该第二埋入式字元线各分别包括一间隙型导电结构。
在本公开的一些实施例中，该第一埋入式字元线和该第二埋入式字元线，各包括一第一表面，是平行于该第二隔离结构的侧壁、一第二表面，是平行于该第二隔离结构的一底表面，以及一倾斜表面，是连接该第一表面和该第二表面。
在本公开的一些实施例中，该第一埋入式字元线和该第二埋入式字元线借着该第二隔离结构与该主动区电性绝缘。
在本公开的一些实施例中，该半导体存储器结构还包括一第三隔离结构，是设置在该第二隔离结构和该埋入式数字线之间。
在本公开的一些实施例中，该第一埋入式字元线和该第二埋入式字元线，借着该第二隔离结构和该第三隔离结构，与该埋入式数字线电性绝缘。
在本公开的一些实施例中，该埋入式数字线的一宽度小于该第二隔离结构的一宽度。
在本公开的一些实施例中，该第一埋入式字元线和第二埋入式字元线间的一最小间隔距离等于或大于该埋入式数字线的该宽度。
在本公开的一些实施例中，该第一埋入式字元线和第二埋入式字元线间的一最小间隔距离小于埋入式数字线的该宽度。
在本公开的一些实施例中，该埋入式数字线沿着一第一方向延伸。在一些实施例中，该第一埋入式字元线和第二埋入式字元线沿着一第二方向延伸，且该第二方向垂直于该第一方向。在一些实施例中，该主动区沿着一第三方向延伸，且该第三方向不同于该第一方向和该第二方向。
本公开的另实施例提供一种半导体存储器结构的制备方法。该方法包括以下步骤。提供一基底，包括一隔离结构以定义至少一主动区。形成一第一沟渠在该基底中。形成一埋入式数字线在该第一沟渠中，其中该埋入式数字线的一顶表面低于该主动区的一顶表面。形成一第二沟渠在该基底中的埋入式数字线上。之后，形成一第一埋入式字元线和一第二埋入式字元线在该第二沟渠中。在一些实施例中，该第一埋入式字元线和该第二埋入式字元线的最顶部低于该主动区的该顶表面，而该第一埋入式字元线和该第二埋入式字元线的底表面高于该埋入式数字线的该顶表面。
在本公开的一些实施例中，该第一沟渠沿着一第一方向延伸。在一些实施例中，该第二沟渠沿着一第二方向延伸，且该第二方向垂直于该第一方向。在一些实施例中，该主动区沿着一第三方向延伸，且该第三方向不同于该第一方向和该第二方向。
在本公开的一些实施例中，该第二沟渠的一宽度大于该第一沟渠的一宽度。在一些实施例中，该第二沟渠的一深度小于该第一沟渠的一深度。
在本公开的一些实施例中，该形成该埋入式数字线在该第一沟渠中的该步骤还包括以下步骤。形成一掺杂区在借着该第一沟渠的一底部所暴露出的该主动区中。形成一第一导电材料在该第一沟渠中。在一些实施例中，该第一导电材料的一顶表面低于该第一沟渠的一开口。之后，形成一第一绝缘材料以填入该第一沟渠。
在本公开的一些实施例中，该埋入式数字线借着至少该第一绝缘材料，与该第一埋入式字元线和该第二埋入式字元线电性绝缘。
在本公开的一些实施例中，该形成该第一埋入式字元线和该第二埋入式字元线的该步骤，还包括以下步骤。形成一第二绝缘材料，覆盖该第二沟渠的一底部与侧壁。形成一第二导电材料在该第二绝缘材料上。回蚀刻该第二导电材料以形成该第一埋入式字元线和该第二埋入式字元线在该第二沟渠中，且彼此间隔开。形成一第三绝缘材料以填入该第二沟渠。
在本公开的一些实施例中，该第一埋入式字元线和该第二埋入式字元线各包括一第一表面，是平行于该第二沟渠的侧壁、一第二表面，是平行于该第二沟渠的一底表面，以及一倾斜表面，是连接该第一表面和该第二表面。
在本公开的一些实施例中，该第一埋入式字元线和该第二埋入式字元线借着该第二绝缘材料和该第三绝缘材料与该主动区电性绝缘。
在本公开的一些实施例中，该第一埋入式字元线和该第二埋入式字元线借着该第三绝缘材料，彼此电性绝缘。
在本公开实施例中，一半导体存储器结构包括一第一埋入式字元线、一第二埋入式字元线和一埋入式数字线。利用该第一埋入式字元线和该第二埋入式字元线，一个DRAM单元可被读取和编程。相同地，使用该第二埋入式字元线和该埋入式数字线，另一DRAM单元亦可被读取和编程。此外，虽然两个DRAM单元共享相同的埋入式数字线，但由于该第二隔离结构提供该第一埋入式字元线和该第二埋入式字元线之间的电性绝缘，所以通道区仍彼此隔开；如此，减少了字元线干扰。
相比之下，在比较例的DRAM存储器结构中，的两条字元线共享相同的数字线，同样的也共享相同的通道区，因此总有字元线干扰。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为根据本公开的一些实施例的流程图，说明一种半导体存储器结构的制备方法。
图2A、3A、4A、5A、6A、7A、8A、9A、10A、11A和12A为根据本公开的一些实施例的示意图，说明图1的半导体存储器结构的制备方法各制造阶段。
图2B、3B、4B、5B、6B、7B、8B、9B、10B、11B和12B分别为沿着图2A、3A、4A、5A、6A、7A、8A、9A、10A、11A和12A中的I-I'剖面线的剖面图。
图13为根据本公开的一些实施例的示意图，例示一半导体存储器结构的部分结构。
图14为根据本公开的一些实施例的示意图，例示一半导体存储器结构的部分结构。
附图标记说明：
10 半导体存储器结构
102 步骤
104 步骤
106 步骤
108 步骤
110 步骤
200 基底
202 图案化硬遮罩
204 第一沟渠
206 图案化硬遮罩
208 第二沟渠
210 隔离结构
212 隔离结构
213a 第二绝缘材料
213b 第三绝缘材料
214 隔离结构
214s 顶表面
220 主动区
220s 顶表面
230 埋入式数字线
230s 顶表面
232 掺杂区
240a 第一埋入式字元线
240b 第二埋入式字元线
242 第一表面
244 第二表面
246 倾斜表面(曲面)
250 掺杂区
260 接触插塞
C1、C2 DRAM单元
Ch1、Ch2 通道区
d1、d2、d3、dT1、dT2 深度
D1 第一方向
D2 第二方向
D3 第三方向
W1、W2 宽度
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
图1为根据本公开的一些实施例的流程图，说明一种半导体存储器结构的制备方法10。半导体存储器结构的制备方法10，包括步骤102：提供一基底，包括一隔离结构，以定义至少一主动区。半导体存储器结构的制备方法10，还包括步骤104：形成一第一沟渠于该基底中。半导体存储器结构的制备方法10，还包括步骤106：形成一埋入式数字线在该第一沟渠中。在一些实施例中，该埋入式数字线的一上表面低于该主动区的一上表面。半导体存储器结构的制备方法10，还包括步骤108：形成一第二沟渠在该基底中的该埋入式数字线上。半导体存储器结构的制备方法10，还包括步骤110：形成一第一埋入式字元线和一第二埋入式字元线在该第二沟渠中。根据一个或多个实施例，将进一步描述半导体存储器结构的制备方法10。
图2A、3A、4A、5A、6A、7A、8A、9A、10A、11A和12A为根据本公开的一些实施例的示意图，说明图1的半导体存储器结构的制备方法各制造阶段，以及图2B、3B、4B、5B、6B、7B、8B、9B、10B、11B和12B分别为沿着图2A、3A、4A、5A、6A、7A、8A、9A、10A、11A和12A中的I-I'切线的剖面图。参照图2A和图2B，根据步骤102，提供一基底200。在一些实施例中，基底200包括一硅基底、锗基底或硅-锗基底，但本公开并不限于此。根据步骤102，基底200包括一隔离结构210，形成以定义至少一主动区220。在一些实施例中，如图2A中所示的平面图，主动区220各包括一岛型，是被隔离结构210所围绕。因此，主动区220可以沿着行和列，排列成一矩阵。在一些实施例中，隔离结构210可借着浅沟槽隔离(STI)技术形成，但本公开并不限于此。例如，可以以栅格的形式，在基底200中形成一浅沟渠(未示出)，并形成一绝缘材料以填补该浅沟渠，该绝缘材料，例如为氧化硅(SiO)、氮化硅(SiN)和/或氮氧化硅(SiON)。在一些实施例中，在绝缘材料填入该浅沟渠前，可选择性执行离子植入，以将硼(B)植入在借着该浅沟渠所暴露出的基底200中，以进一步改善电性绝缘，但本公开并不限于此。在一些实施例中，可在形成隔离结构210后，于阱区，执行一离子植入。
接下来，根据步骤104，在基底200中，形成埋入式数字线230。在一些实施例中，埋入式数字线230的形成还包括以下步骤。例如，在基板200上，形成图案化硬遮罩202，并执行蚀刻工艺，借着图案化硬遮罩202以蚀刻基板200。结果，形成至少一第一沟渠204在基底200中。如图3A和3B所示，第一沟渠204沿着第一方向D1延伸。此外，部分的第一沟渠204形成在主动区220中，而部分的第一沟渠204形成在隔离结构210中，如图3所示。在一些实施例中，第一沟渠204的深度dT1小于隔离结构210的深度d1。
参照图4A和图4B，随后执行离子注入，借着第一沟渠204的底部，在所暴露出的主动区220中，形成掺杂区232。在一些实施例中，对掺杂区232，重掺杂砷(As)，但本公开并不限于此。在形成掺杂区232后，去除图案化硬遮罩202。
参照图5A和图5B，接着，形成一第一导电材料在第一沟渠204中。因此，该第一导电材料可为氮化钛(TiN)、钛/氮化钛(Ti/TiN)、氮化钨(WN)、钨/氮化钨(W/WN)、钽氮化钽(TaN)、钽/氮化钽(Ta/TaN)、氮化硅钛(TiSiN)、氮化钽硅(TaSiN)、氮化钨硅(WSiN)或其组合中的任一种导电材料。该第一导电材料可用化学气相沉积(CVD)或原子层沉积(ALD)方法形成。在形成该第一导电材料后，可执行一蚀刻工艺，以下凹该第一导电材料。于是，得到埋入式数字线230。如图5A所示，埋入式数字线230沿着第一方向D1延伸。因此，部分的埋入式数字线230形成在主动区220中，而部分的埋入式数字线230形成在隔离结构210中。如图5B所示，埋入式数字线230的顶表面230s低于第一沟渠204的开口。
参照图6A和图6B，在形成埋入式数字线230后，形成一第一绝缘材料以填入第一沟渠204。随后可执行一平坦化工艺以从基底200去除多余的第一绝缘材料，因而形成隔离结构212在第一沟渠204中。结果，埋入式数字线230被隔离结构212所覆盖，而埋入式数字线230的顶表面230s低于主动区220的顶表面220s。在一些实施例中，第一绝缘材料包括不同于隔离结构210的绝缘材料。例如，当隔离结构210包括SiO时，第一绝缘材料可包括SiN，但本公开并不限于此。如图6A所示，隔离结构212沿着第一方向D1延伸。此外，由于埋入式数字线230与隔离结构212均形成于第一沟渠204中，因此埋入式数字线230、隔离结构212与第一沟渠204包括相同的宽度W1，如图6B所示。
参考图7A和图7B，形成图案化硬遮罩206在基底200上，且执行一蚀刻工艺，借着图案化硬遮罩206蚀刻基底200。结果，根据步骤108，至少一个第二沟渠208形成在基底200中。而且，第二沟渠208形成在埋入式数字线230和隔离结构212上。如图7A和图7B所示，第二沟渠208沿着第二方向D2延伸。第二方向D2不同于第一方向D1。在一些实施例中，第二方向D2垂直于第一方向D1。此外，一部分的第二沟渠208形成在主动区220中，且一部分的第二沟渠208形成在隔离结构210中，如图7A所示。在一些实施例中，第二沟渠208的深度dT2小于隔离结构210的深度d1。在一些实施例中，第二沟渠208的深度dT2小于第一沟渠204的深度dT1(由虚线示出)。在一些实施例中，第二沟渠208的深度dT2小于隔离结构212的深度d2，如图7B所示。此外，第二沟渠208的宽度W2大于埋入式数字线230、隔离结构212和第一沟渠204的宽度W1。另外，借着第二沟渠208的底部，暴露出隔离结构212和一部分的主动区220，以及借着第二沟渠208的侧壁，暴露出一部分的主动区220。之后，去除图案化硬遮罩206。
接下来，根据步骤110，形成第一埋入式字元线240a和第二埋入式字元线240b在第二沟渠208中。在一些实施例中，第一埋入式字元线240a和第二埋入式字元线240b的形成还包括以下步骤。在一些实施例中，第二绝缘材料213a形成在第二沟渠208中。如图8A和8B所示，第二绝缘材料213a覆盖第二沟渠208的侧壁和底部。在一些实施例中，第二绝缘材料213a可以包括SiO、SiN、SiON或高介电系数(high-k)介电材料。在一些实施例中，第二绝缘材料213a可以不同于用于形成隔离结构212的第一绝缘材料。例如，第一绝缘材料可包括SiN，而第二绝缘材料213a则可包括SiO，但本公开并不限于此。此外，第二沟渠208的侧壁和底部被第二绝缘材料213a所覆盖，而第二沟渠208未被填满，如图8B所示。
参照图9A和9B，然后形成一第二导电材料在第二沟渠208中。在一些实施例中，该第二导电材料可以由TiN、Ti/TiN、WN、W/WN、TaN、Ta/TaN、TiSiN、TaSiN、WSiN或其组合。第二导电材料可用CVD或ALD方法形成。在形成第二导电材料后，可执行回蚀刻工艺以下凹该第二导电材料。因此，形成第一埋入式字元线240a和第二埋入式字元240b在第二沟渠208中。如图9B所示，第一埋入式字元线240a和第二埋入式字元线240b各以间隙壁的形式形成。换句话说，第一埋入式字元线240a和第二埋入式字元线240b分别包括一间隙型导电结构。而且，第一埋入式字元线240a和第二埋入式字元线240b彼此间隔开。第一埋入式字元线240a和第二埋入式字元线240b的最顶部低于第二沟渠208的开口。或是，第一埋入式字元线240a和第二埋入式字元线240b的最顶部低于主动区220的顶表面220s。但第一埋入式字元线240a和第二埋入式字元线240b的底表面高于埋入式数字线230的顶表面230s。
仍参照图9A和9B，如图9A所示，第一埋入式字元线240a和第二埋入式字元线240b均延伸在第二方向D2。换句话说，第一埋入式字元线240a和第二埋入式字元线240b垂直于埋入式数字线230。如图9B所示，第一埋入式字元线240a和第二埋入式字元线240b各包括一第一表面242，平行于第二沟渠208的侧壁、一第二表面244，平行于第二沟渠208的底表面，以及一倾斜表面246(或一曲面246)，是连接于第一表面242和第二表面244。
参照图10A和图10B，形成一第三绝缘材料213b以填入第二沟渠208。在一些实施例中，第三绝缘材料213b和第二绝缘材料213a可包括相同的材料，但本公开并不限于此。可执行一平坦化工艺，以从基底200去除多余的第三绝缘材料213b，因而在第二沟渠208中形成包括第二绝缘材料213a和第三绝缘材料213b的隔离结构214。如图10A所示，隔离结构214沿着第二方向D2延伸。如图10B所示，第三绝缘材料213b覆盖第一埋入式字元线240a和第二埋入式字元线240b。也就是说，第一埋入式字元线240a与第二埋入式字元线240b完全嵌入并封于隔离结构214中。
参照图11A和图11B，形成掺杂区250在各个主动区220中。在一些实施例中，执行一离子注入以形成掺杂区250在借着隔离结构210和隔离结构214所暴露出的主动区220中。在一些实施例中，掺杂区250重掺杂砷，但本公开并不限于此。参照图12A和12B，然后形成接触插塞260在掺杂区250上。
如此，提供一半导体存储器结构20。在一些实施例中，半导体存储器结构20包括一基底200，包括一隔离结构210和至少一个的主动区220，且主动区220由隔离结构210定义、一隔离结构214，是设置在主动区220中、一第一埋入式字元线240a和一第二埋入式字元线240b，是设置在隔离结构214中，以及一埋入式数字线230，是设置在主动区220中。在一些实施例中，埋入式数字线230设置在第一埋入式字元线240a和第二埋入式字元线240b的下方。在一些实施例中，第一埋入式字元线240a和第二埋入式字元线240b的最顶部低于隔离结构214的顶表面214s和主动区220的顶表面220s。如上所述，埋入式数字线230的顶表面230s低于第一埋入式字元线240a和第二埋入式字元线240b的底表面。此外，从透视平面图来看，埋入式数字线230设置在埋入式字元线240a与第二埋入式字元线240b之间。
埋入式数字线230沿着第一方向D1延伸，且第一埋入式字元线240a和第二埋入式字元线240b沿着第二方向D2延伸。如上所述，第一方向D1垂直于第二方向D2。此外，主动区220沿着第三方向D3延伸，而第三方向D3不同于第一方向D1和第二方向D2。参照图12B，第一埋入式字元线240a和第二埋入式字元线240b借着隔离结构214彼此间隔开且电性绝缘。在一些实施例中，第一埋入式字元线240a和第二埋入式字元线240b借着隔离结构214的第三绝缘材料213b彼此间隔开且电性绝缘。此外，第一埋入式字元线240a和第二埋入式字元线240b借着隔离结构214间隔开且与主动区220电性绝缘。在一些实施例中，第一埋入式字元线240a和第二埋入式字元线240b是借着隔离结构214的第二绝缘材料213a和第三绝缘材料213b间隔开且与主动区220电性绝缘。在一些实施例中，第一埋入式字元线240a和第二埋入式字元线240b借着隔离结构214和隔离结构212间隔开且与埋入式数字线230电性绝缘。也就是说，第一埋入式字元线240a和第二埋入式字元线240b借着第一绝缘材料和隔离结构214间隔开且与埋入式数字线230电性绝缘。此外，埋入式数字线230的宽度W1小于隔离结构214的宽度W2。在一些实施例中，隔离结构210的深度d1大于隔离结构212的深度d2，且隔离结构212的深度d2大于隔离结构214的深度d3，但本公开并不限于此。
图13为根据本公开的一些实施例的示意图，例示半导体存储器结构20的部分结构。图14为根据本公开的一些实施例的示意图，例示一半导体存储器结构22的部分结构。应注意，图13和图14可包括相似的材料且可借着相似的步骤而形成；因此，在此为了简洁的故，省略其细节。在一些实施例中，第一埋入式字元线240a和第二埋入式字元线240b之间的最小间隔距离宽S等于或大于埋入式数字线230的宽度W1，如图13所示。在一些实施例中，第一埋入式字元线240a和第二埋入式字元线240b之间的最小间隔距离宽S'小于埋入式数字线230的宽度W1，如图14所示。也就是说，在一些实施例中，至少一部分的第一埋入式字元线240a和至少一部分的第二埋入式字元线240b与埋入式数字线230重叠，但本公开并不限于此。可轻易了解，第一埋入式字元线240a和第二埋入式字元线240b之间的最小间隔距离宽S或S'可根据第二沟渠208的宽度W2或隔离结构214的宽度W2。在一些实施例中，如图13所示，借着增加隔离结构214的宽度W2，以增加最小间隔距离S，因此，用以形成第一埋入式字元线240a和第二埋入式字元线240b的工艺视窗(Process window)得到改善。在一些实施例中，如图14所示，借着减小隔离结构214的宽度W2，以减小最小间隔距离S'。然而，借着隔离结构214暴露更大的主动区220，因此用以形成掺杂区250的区域增加。
在本公开的实施例中，半导体存储器结构的制备方法10形成两个DRAM单元C1和C2。借着利用第一埋入式字元线240a和埋入式数字线230，DRAM单元C1可被读取和编程。同样地，通过利用第二埋入式字元线240b和埋入式数字线230，DRAM单元C2可被读取和编程。因此，埋入式数字线230由两个DRAM单元C1和C2共享。然而，DRAM单元C1的通道区Ch1和通道区Ch2借着隔离结构214、第一埋入式字元线240a和第二埋入式字元线240b彼此隔离，如图13和图14所示。由于通道区Ch1和Ch2不再彼此相邻，所以减少了字元线干扰的问题。此外，因为埋入式数字线230与第一埋入式字元线240a和第二埋入式字元线240b彼此间隔开且电性绝缘，所以减小了BL-Cell寄生电容。回头参照图12A和图12B，由于所有的字元线和数字线都埋在主动区220的顶表面220s下，所以可获得更多空间来用以定位接触插塞260与容器状的存储节点结构，因此工艺视窗和信赖性都有被改善。此外，由于主通道区Ch1和Ch2沿着隔离结构214的侧壁，如图13和图14所示，借着改变第二沟渠208的深度dT2或隔离结构214的深度d3，可轻易地调整DRAM单元C1和C2的通道长度。此外，制备半导体存储器结构的制备方法10可轻易整合在半导体工艺中。简而言之，半导体存储器结构的制备方法10不只改善了工艺视窗，而且也提供半导体存储器结构20改善了的性能和信赖性。
相比之下，在比较例的DRAM存储器结构中，的两条字元线共享相同的数字线，同样的也共享相同的通道区，因此总有字元线干扰。
本公开的实施例提供一种半导体存储器结构。该半导体存储器结构包括：一基底，包括一第一隔离结构和至少一个主动区，且该主动区由该第一隔离结构所定义、一第二隔离结构，是设置在该主动区中、一第一埋入式字元线和一第二埋入式字元线，是设置在该第二隔离结构中，以及至少一埋入式数字线，是设置在主动区中。在一些实施例中，该第一埋入式字元线和该第二埋入式字元线的最顶部低于该第二隔离结构的一顶表面，且该埋入式数字线的一顶表面低于该第一埋入式字元线和该第二埋入式字元线的底表面。
本公开的实施例提供一种半导体存储器结构的制备方法。该制备方法包括以下的步骤：提供一基底，包括一隔离结构以定义至少一主动区；形成一第一沟渠在该基底中；形成一埋入式数字线在该第一沟渠中，其中该埋入式数字线的一顶表面低于该主动区的一顶表面；形成一第二沟渠在该基底中的埋入式数字线上；之后，形成一第一埋入式字元线和一第二埋入式字元线在该第二沟渠中。在一些实施例中，该第一埋入式字元线和该第二埋入式字元线的最顶部低于该主动区的该顶表面，而该第一埋入式字元线和该第二埋入式字元线的底表面高于该埋入式数字线的该顶表面。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一半导体存储器结构，包括：
一基底，包括一第一隔离结构，和至少一主动区，是由该第一隔离结构所定义；
一第二隔离结构，是设置在该主动区中；
一第一埋入式字元线和一第二埋入式字元线，是设置在该第二隔离结构中，其中该第一埋入式字元线和该第二埋入式字元线的一最顶部低于该第二隔离结构的一顶表面；以及
至少一埋入式数字线，是设置在主动区中，其中该埋入式数字线的一顶表面低于该第一埋入式字元线和该第二埋入式字元线的一底表面。
2.如权利要求1所述的半导体存储器结构，其中该第一埋入式字元线和该第二埋入式字元线借着该第二隔离结构彼此电性绝缘。
3.如权利要求1所述的半导体存储器结构，其中该第一埋入式字元线和该第二埋入式字元线各分别包括一间隙型导电结构。
4.如权利要求3所述的半导体存储器结构，其中该第一埋入式字元线和该第二埋入式字元线，各包括一第一表面，是平行于该第二隔离结构的侧壁、一第二表面，是平行于该第二隔离结构的一底表面，以及一倾斜表面，是连接该第一表面和该第二表面。
5.如权利要求1所述的半导体存储器结构，其中该第一埋入式字元线和该第二埋入式字元线借着该第二隔离结构与该主动区电性绝缘。
6.如权利要求1所述的半导体存储器结构，还包括一第三隔离结构，是设置在该第二隔离结构和该埋入式数字线之间。
7.如权利要求6所述的半导体存储器结构，其中该第一埋入式字元线和该第二埋入式字元线，借着该第二隔离结构和该第三隔离结构，与该埋入式数字线电性绝缘。
8.如权利要求1所述的半导体存储器结构，其中该埋入式数字线的一宽度小于该第二隔离结构的一宽度。
9.如权利要求1所述的半导体存储器结构，其中该第一埋入式字元线和第二埋入式字元线间的一最小间隔距离等于或大于该埋入式数字线的一宽度。
10.如权利要求1所述的半导体存储器结构，其中该第一埋入式字元线和第二埋入式字元线间的一最小间隔距离小于埋入式数字线的一宽度。
11.如权利要求1所述的半导体存储器结构，其中该埋入式数字线沿着一第一方向延伸，该第一埋入式字元线和第二埋入式字元线沿着一第二方向延伸，且该第二方向垂直于该第一方向，以及该主动区沿着一第三方向延伸，且该第三方向不同于该第一方向和该第二方向。
12.一种半导体存储器结构的制备方法，包括：
提供一基底，包括一隔离结构以定义至少一主动区；
形成一第一沟渠在该基底中；
形成一埋入式数字线在该第一沟渠中，其中该埋入式数字线的一顶表面低于该主动区的一顶表面。
形成一第二沟渠在该基底中的埋入式数字线上；以及
形成一第一埋入式字元线和一第二埋入式字元线在该第二沟渠中，
其中该第一埋入式字元线和该第二埋入式字元线的一最顶部低于该主动区的该顶表面，以及该第一埋入式字元线和该第二埋入式字元线的一底表面高于该埋入式数字线的该顶表面。
13.如权利要求12所述的半导体存储器结构的制备方法，其中该第一沟渠沿着一第一方向延伸，该第二沟渠沿着一第二方向延伸，且该第二方向垂直于该第一方向，以及该主动区沿着一第三方向延伸，且该第三方向不同于该第一方向和该第二方向。
14.如权利要求12所述的半导体存储器结构的制备方法，其中该第二沟渠的一宽度大于该第一沟渠的一宽度，且该第二沟渠的一深度小于该第一沟渠的一深度。
15.如权利要求12所述的半导体存储器结构的制备方法，其中形成该埋入式数字线在该第一沟渠中的步骤还包括：
形成一掺杂区在借着该第一沟渠的一底部所暴露出的该主动区中；
形成一第一导电材料在该第一沟渠中，该第一导电材料的一顶表面低于该第一沟渠的一开口；以及
形成一第一绝缘材料以填入该第一沟渠。
16.如权利要求15所述的半导体存储器结构的制备方法，其中该埋入式数字线借着至少该第一绝缘材料，与该第一埋入式字元线和该第二埋入式字元线电性绝缘。
17.如权利要求12所述的半导体存储器结构的制备方法，其中该形成该第一埋入式字元线和该第二埋入式字元线的步骤，还包括：
形成一第二绝缘材料，覆盖该第二沟渠的一底部与一侧壁；
形成一第二导电材料在该第二绝缘材料上；
回蚀刻该第二导电材料以形成该第一埋入式字元线和该第二埋入式字元线在该第二沟渠中，且彼此间隔开；以及
形成一第三绝缘材料以填入该第二沟渠。
18.如权利要求17所述的半导体存储器结构的制备方法，其中该第一埋入式字元线和该第二埋入式字元线各包括一第一表面，是平行于该第二沟渠的侧壁、一第二表面，是平行于该第二沟渠的一底表面，以及一倾斜表面，是连接该第一表面和该第二表面。
19.如权利要求17所述的半导体存储器结构的制备方法，其中该第一埋入式字元线和该第二埋入式字元线借着该第二绝缘材料和该第三绝缘材料与该主动区电性绝缘。
20.如权利要求17所述的半导体存储器结构的制备方法，其中该第一埋入式字元线和该第二埋入式字元线借着该第三绝缘材料，彼此电性绝缘。
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