CN105304724A - 包括栅电极的半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：多个第一栅电极，掩埋在包括有源区和器件隔离膜的半导体衬底中；多个结区，包括储存节点结区和置于储存节点结区之间的位线结区；多个储存节点接触插塞，分别置于储存节点结区之上并耦接到储存节点结区；多个储存节点，分别置于储存节点接触插塞之上并耦接到储存节点接触插塞；以及第二栅电极，置于储存节点接触插塞中的对应的一个的侧壁之上。一种垂直晶体管，包括第二栅电极和对应的储存节点接触插塞，并储存从储存节点中的对应的一个储存节点泄漏的电荷。

Description

包括栅电极的半导体器件
相关申请的交叉引用
本申请要求于2014年7月24日提交的申请号为10-2014-0094121的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的实施例涉及一种半导体器件，且更特别地，涉及一种包括栅电极的半导体器件。
背景技术
一般地，半导体材料具有介于导体和绝缘体之间的中间电导率。尽管在纯态时半导体材料充当绝缘体，通过例如离子注入、或扩散等来将杂质引入半导体材料中，半导体材料的电导率增大。半导体材料被用来制备半导体器件，比如晶体管。例如，半导体器件包括半导体存储器件。
半导体存储器件包括多个晶体管。晶体管具有三个区，即栅极、源极和漏极。根据输入到晶体管的栅极的控制信号的电压电平，电荷通过沟道区在源极和漏极之间移动。
随着半导体器件尺寸的降低，单元电容(Cs)也降低，这导致保持时间的减少。由于单元电容(Cs)降低，尽管施加基本上相同的偏压到半导体器件，储存在半导体器件中的电荷量仍可以降低。
发明内容
本公开的各种实施例指向提供一种解决相关领域的一个或者更多问题的半导体器件。
本公开的一个实施例涉及一种半导体器件，所述半导体器件包括能够储存从单元电容器(cellcapacitor)泄漏的电荷以使电荷的损失最小化，使得半导体器件的特性提升。
根据一个实施例的一个方面，半导体器件包括：多个第一栅电极，掩埋在包括有源区和器件隔离膜的半导体衬底中；多个结区，每个结区置于两个相邻第一栅电极之间的有源区的部分中，结区包括储存节点结区以及置于储存节点结区之间的位线结区；多个储存节点接触插塞，分别置于储存节点结区之上并耦接到储存节点结区；多个储存节点，分别耦接到储存节点接触插塞并置于储存节点接触插塞之上；以及第二栅电极，置于储存节点接触插塞中的对应的一个储存节点接触插塞的侧壁之上，其中垂直晶体管包括第二栅电极和对应的储存节点接触插塞，并储存从储存节点中的对应的一个泄漏的电荷。
结区的侧壁与第一栅电极中的对应的一个第一栅电极的侧壁部分地重叠。
结区包括N型杂质。
第一栅电极和第二栅电极每个均包括栅绝缘膜和金属阻挡层。
储存节点接触插塞包括N型多晶硅层或硅外延层、或者两者都被包括。
每个储存节点接触插塞包括其中设置了第一N型层、P型基体以及第二N型层的n-p-n结构。
P型基体置于第一N型层与第二N型层之间并包括P型杂质。
第二栅电极置于n-p-n结构的P型基体的第一侧壁之上。
储存节点接触插塞包括：耦接到储存节点结区中的第一储存节点结区的第一储存节点接触插塞；以及耦接到储存节点结区中的第二储存节点结区的第二储存节点接触插塞，其中置于第一储存节点接触插塞的侧壁之上的第二栅电极与置于第二储存节点接触插塞的侧壁之上的第二栅电极相隔离。
位线，其耦接到位线结区并包括顺序地层叠在位线结区之上的位线接触图案和位线导电图案。
根据一个实施例的另一方面，半导体器件包括：多个第一栅电极，掩埋在包括有源区和器件隔离膜的半导体衬底中；多个结区，每个结区置于两个相邻第一栅电极之间的有缘区的部分中，多个结区包括储存节点结区和置于储存节点结区之间的位线结区；多个储存节点接触插塞，分别置于储存节点结区之上并耦接到储存节点结区；多个储存节点，分别耦接到储存节点接触插塞并置于储存节点接触插塞之上；以及多个第二栅电极，分别置于第一栅电极之上，且被配置用来阻止置于有源区中的储存节点的电荷泄漏，其中每个第一栅电极和第二栅电极中的对应的一个第二栅电极通过绝缘膜图案而相互隔离。
结区包括N型杂质。
每个结区包括其中设置了第一N型结区、P型结区和第二N型结区的n-p-n结构。
P型结区置于第一型结区与第二N型结区之间且包括P型杂质。
第一N型结区的侧壁与绝缘膜图案的侧壁重叠。
P型结区的侧壁与第二栅电极的侧壁重叠。每个第一栅电极和每个第二栅电极包括栅绝缘膜和金属阻挡层。储存节点接触插塞包括N型多晶硅层。
半导体器件还包括：位线，耦接到位线结区并包括顺序地层叠在位线结区之上的位线接触图案和位线导电图案。
根据一个实施例的另一个方面，半导体器件包括：两个相邻的第一栅电极，一个第一栅电极掩埋在有源区中而另一个第一栅电极掩埋在器件绝缘膜中，所述器件绝缘膜在半导体衬底中定义有源区；储存节点接触结区，置于设置在第一栅电极之间的有源区的部分中；储存节点接触插塞，置于储存节点接触结区之上并包括第一N型图案、P型基体以及第二N型图案；储存节点，置于储存节点接触插塞之上；以及第二栅电极，置于P型基体的侧壁之上。
需要理解前述的对实施例的总体描述以及接下来的细节描述都不是限制性的，而意在对要求保护的发明提供进一步的解释。
附图说明
图1A和1B示出根据本公开的第一实施例的半导体器件。
图2A到2N是示出根据本公开的一个实施例的的形成图1A中所示的半导体器件的方法的剖面图。
图3A和3B示出根据本公开的第二实施例的半导体器件。
图4A到4G是根据本公开的一个实施例的形成所述半导体器件的方法的剖面图。
图5是示出根据本公开的第三实施例的半导体器件的剖面图。
图6A到6G是示出根据本公开的一个实施例的形成图5中所示半导体器件的方法的剖面图。
图7是示出根据本公开的第四实施例的半导体器件的剖面图。
图8A到8C是示出根据本公开的一个实施例的形成图7中所示的半导体器件的方法的剖面图。
具体实施方式
现在将详细参考某些实施例，在附图中示出了所述实施例的例子。在所有可能的地方，贯穿整个附图中，相同的附图标记指相同或者类似的部分。在接下来的描述中，此中包含的相关已知的配置或者功能的详细描述可能使得主旨不太清晰，其将被省略。
图1A和1B示出了根据本公开的第一实施例的半导体器件。
参见图1A，多个第一栅电极112掩埋在包括有源区103和器件隔离膜105的半导体衬底100中。栅绝缘膜109和金属阻挡层110可以被置于有源区103中的第一栅电极112之下。这里，有源区103可以是由P型材料形成。两个第一栅电极112置于有源区103中，而一个第一栅电极置于器件隔离膜105的对应的一个中。密封膜114置于第一栅电极112之上以使得第一栅电极能够相互电隔离。
位线结区107b置于介于有源区103中设置的两个第一栅电极112之间的有源区103的上部。储存节点结区107a置于两个第一栅电极112的每个与邻近的掩埋在器件隔离膜105的对应的一个中的第一栅电极112之间的有源区103的上部。位线结区107b和储存节点结区107a可以通过注入与有源区103中的P型杂质具有相反的导电类型的N型杂质来形成。尽管在这个实施例中结区107a和107b包括N型杂质，但实施例不局限于此。在另一个实施例中，可以注入P型杂质来形成结区107a和107b。
此外，位线118在位线结区107b之上形成并耦接到位线结区107b。位线118具有层叠结构，所述层叠结构包括位线接触图案118a和位线导电图案118b。
此外，在储存节点结区107a之上形成耦接到储存节点结区107a的储存节点接触插塞124。储存节点接触插塞124可以包括n-p-n结构，第一N型多晶硅层124a(此文中也称作第一N型多晶硅图案)、P型基体124b以及第二N型多晶硅层124c(此文中也被称作第二N型多晶硅图案)顺序地层叠在所述n-p-n结构中。在一个实施例中，P型基体124b可以通过在储存节点结区107a之上形成N型多晶硅层并将P型杂质注入到所述N型多晶硅层的中间部分而形成，从而第一N型多晶硅层124a和第二N型多晶硅层124c通过P型基体124b而相互分开。
此外，栅绝缘膜126和金属阻挡层128置于储存节点接触插塞124的P型基体124b的一侧，而第二栅电极130a置于金属阻挡层128之上。n-p-n型储存节点接触插塞124和第二栅电极130a可以充当垂直晶体管。此外，储存节点135在储存节点接触插塞124之上形成并耦接到储存节点接触插塞124。储存节点135可以具有圆柱形或者凹面形。然而，储存节点135的形状并不局限于此，储存节点135可以具有另一种形状。
如上所述，根据第一实施例的半导体存储器包括具有n-p-n结构的储存节点接触插塞124。第二栅电极130a可以形成在n-p-n结构的P型基体124b的侧壁上。因此，垂直晶体管包括第二栅电极130a和储存节点接触插塞124。可以使用垂直晶体管的浮体特性来将从储存节点135泄漏的电荷集聚在垂直晶体管中。
根据第一实施例，当储存在单元电容器135中的一些电荷泄漏时，泄漏的电荷被集聚在具有浮体特性的垂直晶体管的储存节点接触插塞124的P型基体124b中。在读取操作期间，由于利用单元电容器135中剩余的电荷感测到P型基体124b中集聚的电荷，可以基本上阻止根据第一实施例的半导体器件的保持时间由于漏电而下降。结果，根据第一实施例的半导体器件可以具有与阻止从单元电容器135发生泄漏电荷基本上相同的效果。
在一个实施例中，垂直晶体管的第二栅电极130a与单元晶体管的第一栅电极112在基本上相同的操作时间使用基本上相同的操作电压来操作。例如，在写入操作期间，如果第一栅电极112和第二栅电极130a同时导通，电荷流过位线结区107b、第一栅电极112之下的沟道区以及储存节点结区107a到达第一和第二N型多晶硅层124a和124c。其后，第一栅电极112和第二栅电极130a同时关断。在读取操作期间，电荷以与写入操作中相反的方向流动。
将参照图1B来描述垂直晶体管的储存节点接触插塞124的电势。在初始状态，形成如图1B的①所示的第一N型多晶硅层124a和P型基体124b之间的第一电势差(此中也称作势垒)以及P型基体124b和第二N型多晶硅层124c之间的第二电势差。当电荷储存在单元电容器中时，如图②所示，两端第二N型晶体硅层124c和P型基体124b之间的结区的电势差增大。因此，由于第二N型多晶硅层124c和P型基体124b之间的结漏电以及第二N型多晶硅层124c和第二栅电极130a之间的栅致漏极泄漏(GIDL)，储存在单元电容器中的电荷的一部分可能通过第二N型多晶硅层124c而从单元电容器泄漏到P型基体124b。
然而，由于第一N型多晶硅层124a和P型基体124b之间的结区两端的势垒，泄漏的电荷被集聚在P型基体124b的浮置的部分，如图1B的标记‘h’所指。由于泄漏的电荷被集聚在浮置的部分，P型基体124b的浮置的部分的电势增大，如图1B的③中所示。结果，在第二N型多晶硅层124c和P型基体124b之间的电场下降以抑制单元电容器中的剩余电荷泄漏到P型基体124b。当P型基体124b的浮置的部分的电势变得更高时，一些集聚的电荷可以迁移到N型多晶硅层124a中。然而，在这个时候，第一N型多晶硅层124a和P型基体124b之间的结区充当壁垒。即，根据上面提到的原则，第一实施例可以将从单元电容器泄漏的电荷集聚在储存节点接触插塞124中。
图2A到2N是示出根据本公开的一个实施例的形成图1A中所示的半导体器件的方法的剖面图。
参见图2A，在半导体衬底100之上形成垫式氧化物膜(未显示)和垫式氮化物膜(未显示)。接下来，使用浅沟槽隔离(STI)方法的光刻工艺来在垫式氮化物膜之上形成定义有源区的光刻胶图案(未显示)。
使用光刻胶图案作为刻蚀掩膜来顺序地刻蚀垫式氮化物膜和垫式氧化物膜以形成掩膜图案(未显示)。其后，通过使用掩膜图案作为刻蚀掩膜以刻蚀半导体衬底100来形成定义有源区103的器件隔离沟槽。
接下来，在器件隔离沟槽的内表面上形成侧壁绝缘膜(未显示)。在那之后，形成绝缘膜以填充器件隔离沟槽的剩余部分，平坦化(例如，使用化学机械抛光(CMP)工艺)绝缘膜以形成定义有源区103的器件隔离膜105。器件隔离膜105可以包括硼磷硅玻璃(BPSG)膜、磷硅玻璃(PSG)膜、旋涂玻璃(SOG)膜、聚硅氮烷(PSZ)膜、O3-TEOS(四羟基硅烷)膜、高密度等离子体(HDP)氧化物膜以及原子层沉积(ALD)膜。
接下来，在有源区103上执行离子注入以形成结区。当有源区103由P型材料形成时，在有源区103的上部注入与有源区103的P型杂质的相反导电类型的N型离子来形成N型结区。
在那之后，在包括N型结区的所得结构之上形成硬掩膜层(未显示)，并在硬掩膜层之上形成定义栅区的光刻胶图案(未显示)。接下来，使用光刻胶图案作为刻蚀掩膜来刻蚀硬掩膜层以形成硬掩膜图案108。
其后，使用硬掩膜图案108作为刻蚀掩膜来将器件隔离膜105和有源区103刻蚀到预定深度，以使得形成多个凹槽以定义栅区。可以在有源区103和器件隔离膜105中都形成凹槽。结果，储存节点结区107a和位线结区107b在有源区103中形成以通过凹槽相互分开。在一个实施例中，有源区103的刻蚀速率可以比器件隔离膜105的刻蚀速率更低，从而在有源区103中形成的凹槽的深度可以比在器件隔离膜105中形成的凹槽的深度更小，如图2A中所示。
其后，沿着凹槽的表面来形成栅绝缘膜109。在一个实施例中，在使用自由基氧化工艺来在栅凹槽的内表面形成氧化硅(SiO2)膜之后，选择性地去除SiO2膜以形成栅绝缘膜109。在另一个实施例中，使用原子层沉积(ALD)或化学气相沉积(CVD)来将比SiO2膜具有更高的介电常数(即更高的电容率)的高介电(高k)材料沉积在栅凹槽的内表面之上以形成栅绝缘膜109。
在栅绝缘膜109之上形成金属阻挡层110。在一个实施例中，在有源区103中形成的凹槽中的栅绝缘膜109之上形成金属阻挡层110。其后，在包括凹槽的半导体衬底100的整个表面之上形成栅导电材料层(未显示)。接下来，平坦化栅导电材料层以使硬掩膜图案108的顶表面暴露。在一个实施例中，栅导电材料层可以包括钛(Ti)、氮化钛(TiN)、钨(W)或氮化钨(WN)或其组合中的任何一种。在另一个实施例中，栅导电材料层包括掺杂的多晶硅材料。
接下来，选择性地刻蚀被平坦化的栅导电材料层使得在每个凹槽的下部之处栅导电材料层保留以具有预定的高度，从而形成第一栅电极112。在一个实施例中，可以使用回刻蚀工艺来选择性地去除栅导电材料层，且金属阻挡层110和栅导电材料层被同时刻蚀。即，金属阻挡层110的顶表面与第一栅电极112的顶表面基本上共平面。
参见图2B，在包括第一栅电极112的所得结构的整个表面之上形成密封材料层。平坦化密封材料层直到硬掩膜图案108暴露以形成密封膜114。接下来，刻蚀密封膜114的部分及硬掩膜图案108的部分以使有源区103中的两个第一栅电极112之间的有源区103中的位线结区107b暴露，从而形成位线接触孔。在那之后，在包括位线接触孔的所得结构的整个表面之上顺序地形成位线接触层和位线导电层，且在位线导电层之上形成定义位线的掩膜图案(未显示)。使用掩膜图案作为刻蚀掩膜来刻蚀位线导电层和位线接触层，以使得包括位线接触图案118a和位线导电图案118b的位线118形成。
在包括位线118的所得结构的整个表面之上形成层间绝缘层120。可以形成层间绝缘层120以使得层间绝缘层120的顶表面与要在接下来的工艺中形成的储存节点接触插塞到的顶表面基本上共平面。
参见图2C，刻蚀层间绝缘层120上要形成储存节点接触插塞之处的部分以形成储存节点接触孔122。储存节点接触孔122可以形成以使有源区103的储存节点结区107a暴露。在形成储存节点接触孔122之后，可以执行用于延展储存节点接触孔122的底部尺寸的工艺。
参见图2D，N型多晶硅材料填充储存节点接触孔122以形成初步的储存节点接触插塞123。初步的储存节点接触插塞123可以使用外延生长工艺来由硅外延层来形成，而不是用N型多晶硅材料填充储存节点接触孔122来形成，在所述的外延生长工艺中，有源区103的暴露的部分充当晶种。其后，可以执行平坦化工艺(例如CMP工艺)以使得初步的储存节点接触插塞123的高度基本上相同。
参见图2E，回刻蚀层间绝缘层120a以使得初步的储存节点接触插塞123的上部暴露。在一个实施例中，回刻蚀层间绝缘层120a直到每个初步的储存节点接触插塞的大约40％～60％暴露以形成层间绝缘膜120b。层间绝缘层120a是通过回刻蚀工艺来刻蚀的。由于层间绝缘层120a的刻蚀速率足够高于初步的储存节点接触插塞123的刻蚀速率，因此层间绝缘层120a可以通过回刻蚀工艺来被选择性地去除。
参见图2F，使用倾角离子注入方法来将初步的储存节点接触插塞123的每个暴露的部分转变成P型多晶硅层。结果，P型基体124b和第一N型多晶硅层124a形成了。
其后，参见图2G，沿着包括P型基体124b的所得结构的整个表面保角沉积栅绝缘膜126。在栅绝缘膜126之上沉积金属阻挡层128。
参见图2H，沉积导电材料以覆盖包括栅绝缘膜126和金属阻挡层128的所得结构的整个表面。在那之后，对沉积的导电材料、金属阻挡层128以及栅绝缘膜126执行平坦化工艺(例如CMP工艺)来使P型基体124b的顶表面暴露以及来形成栅导电材料层130。
参见图2I，形成使栅导电材料层130的置于两个相邻的P型基体124b之间的中心部分暴露的第一掩膜图案132。使用第一掩膜图案132作为刻蚀掩膜来刻蚀栅导电材料层130暴露的部分以形成相互分开的第二栅电极130a对。在一个实施例中，当栅导电材料层130暴露的部分被刻蚀了时，置于与栅导电材料层130的中心部分相对应的区域中的金属阻挡层128也被去除了。
参见图2J，在去除第一掩膜图案132之后，形成使金属阻挡层128的置于器件隔离膜105之上的部分暴露的第二掩膜图案133。利用第二栅电极130a与金属阻挡层128在刻蚀速率上的差异(或刻蚀选择性)来选择性地去除金属阻挡层128的暴露的部分。由于去除了形成在对应的P型基体124b的第一侧的金属阻挡层128，P型基体124b与置于第一侧的第二栅电极130a电隔离。另一方面，由于在P型基体124的第二侧形成的金属阻挡层128仍然保留，P型基体耦接到置于与第一侧相对的第二侧的第二栅电极130a。耦接到P型基体124b的第二栅电极130a被用作辅助栅以抑制电荷的泄漏。
参见图2K，去除第二掩膜图案133，然后在所得结构的整个表面之上形成第二层间绝缘膜134。第二层间绝缘膜134可以填充栅电极130a与金属阻挡层128被去除的部分之间的空间。
参见图2L，刻蚀第二层间绝缘膜134以形成第二层间绝缘图案134a，所述第二层间绝缘图案134a使P型基体124b暴露。
参见图2M，在包括第二层间绝缘图案134a的所得结构的整个表面之上沉积N型多晶硅材料。接下来，对沉积的N型多晶硅材料执行平坦化工艺(比如CMP)来使第二层间绝缘膜图案134a暴露以及来在P型基体124之上形成第二N型多晶硅层124c。结果，形成了具有第一N型多晶硅层124a、P型基体124b以及第二N型多晶硅层124c的n-p-n结构的储存节点接触插塞124。
参见图2N，储存节点135形成在第二N型多晶硅层124c上以耦接到储存节点接触插塞124。储存节点135可以具有圆柱形或者凹面形。然而，储存节点135的形状不局限于此，储存节点135可以具有另一种形状。
图3A和3B示出了根据本公开的第二实施例的半导体器件。
参见图3A，可以在包括有源区203和器件隔离膜205的半导体衬底200中掩埋多个第一栅电极212、栅绝缘膜209以及金属阻挡层210。在一个实施例中，有源区203可以由P型材料形成。第一栅电极212对掩埋在有源区203中，而一个第一栅电极212掩埋在器件隔离膜205的对应的一个中。密封膜214置于第一栅电极212之上以使得第一栅电极212可以相互电隔离。
位线结区207b置于掩埋在有源区203中的第一栅电极212对之间的有源区203的上部中。储存节点结区207a置于第一栅电极212对中的每个第一栅电极212与相邻的掩埋在器件隔离膜205的对应的一个中的第一栅电极212之间的有源区203的上部中。可以通过将与有源区203中的P型杂质具有相反的导电类型的N型杂质注入到有源区203的上部中来形成位线结区207b和储存节点结区207a。尽管为了描述的方便以及为了更好地理解本公开，第二实施例的结区207a和207b包括N型杂质，但实施例不局限于此。例如，可以注入P型杂质以形成结区207a和207b。
此外，位线218形成在位线结区207b之上并耦接到位线结区207b。位线218可以具有包括位线接触图案218a和位线导电图案218b的层叠结构。
此外，储存节点接触插塞224形成在储存节点结区207a之上并耦接到储存节点结区207a。储存节点接触插塞224可以包括N型多晶硅层或硅外延层。
栅绝缘膜226和金属阻挡层228置于储存节点接触插塞224的一侧，而第二栅电极230a置于金属阻挡层228之上。此外，储存节点235耦接到储存节点接触插塞224。储存节点235可以具有圆柱形或凹面形。然而，储存节点235的形状不局限于此，储存节点可以具有另一种形状。
参见图3B，其示出了第二节点接触插塞中的电势分布，当置于N型储存节点接触插塞224的侧壁之上的第二栅电极230a关断时，第二节点接触插塞224与具有如图1B中所示的n-p-n结构的储存节点接触插塞224具有类似的电势分布。因此，当储存在单元电容器235中的电荷从单元电容器235泄漏时，泄漏的电荷可以被集聚在具有浮体特性的垂直晶体管的储存节点接触插塞224中。在读取操作期间，由于储存节点接触插塞224中集聚的电荷通过单元电容器235中剩余的电荷而感测到，可以基本上阻止根据第二个实施例的半导体器件的保持时间由于泄漏而减少。结果，根据第二实施例的半导体器件可以具有与阻止从单元电容器235发生泄漏电荷基本上相同的效果。此外，相比于图1A中所示的根据第一实施例的半导体器件，在图3A中所示的根据第二实施例的半导体器件可以轻松地实施。
图4A到4G是示出根据本公开的一个实施例的形成图3A中所示的半导体器件的方法的剖面图。
参见图4A，第一栅电极212、位线218和储存节点接触插塞224是使用与参照图2A到2E所描述的相同的制备工艺而形成的。在这种情况下，储存节点接触插塞224可以由N型多晶硅层或硅外延层形成，且储存节点接触插塞224的上部被暴露。
参见图4B，在储存节点接触插塞224的暴露的部分和第一层间绝缘膜220之上顺序地形成栅绝缘膜226和金属阻挡层228。
参见图4C，导电材料置于包括金属阻挡层228的所得结构的整个表面之上。其后，在沉积的导电材料、栅绝缘膜226以及金属阻挡层228上执行回刻蚀工艺直到储存节点接触插塞224的上部的一部分被暴露。结果，栅导电材料层230形成了。当沉积的栅导电材料被回刻蚀时，栅绝缘膜226和金属阻挡层228也被刻蚀。
其后，参见图4D，形成使栅导电材料层230的置于相邻的储存节点接触插塞224对之间的中心部分暴露的第一掩膜图案232。使用第一掩膜图案232作为刻蚀掩膜来刻蚀栅导电材料层230的暴露的部分以形成相互分开的第二栅电极230a。
参见图4E，在去除第一掩膜图案232之后，形成使金属阻挡层228的置于器件隔离膜205之上的部分暴露的第二掩膜图案233。可以使用栅导电材料层230和金属阻挡层228之间在刻蚀速率上的差异(或刻蚀选择性)来选择性地去除金属阻挡层228的暴露的部分。由于在对应的储存节点接触插塞224的第一侧形成的金属阻挡层228被去除了，储存节点接触插塞244与置于储存节点接触插塞224的第一侧的栅导电材料层230相隔离。另一方面，由于形成在储存节点接触插塞224的第二侧的金属阻挡层228仍然保留，储存节点接触插塞224耦接到置于与第一侧相对的第二侧的第二栅电极230a。置于第二侧的第二栅电极230a被用作辅助栅以抑制电荷的泄漏。
参见图4F，去除第二掩膜图案233，然后在所得结构的整个表面之上形成第二层间绝缘膜234。第二层间绝缘膜234可以填充栅电极230a与金属阻挡层228被去除的部分之间的空间。
参见图4G，形成耦接到储存节点接触插塞224的储存节点235。储存节点235可以具有圆柱形或凹面形。然而，储存节点235的形状不局限于此，储存节点235可以具有另一种形状。
图5是示出根据本公开的第三实施例的的半导体器件的剖面图。
参见图5，可以在包括有源区303和器件隔离膜305的半导体衬底300中掩埋多个第一栅电极312、栅绝缘膜309以及金属阻挡层310。在一个实施例中，有源区303可以由P型材料形成。两个第一栅电极312掩埋在有源区303中，而一个第一栅电极312掩埋在每个器件隔离膜305中。绝缘膜图案313置于第一栅电极312之上，而第二栅电极320置于绝缘膜图案313之上。第一栅电极312和第二栅电极320掩埋在半导体衬底300中，且第一栅电极312的一个与第二栅电极320的对应的一个可以通过绝缘膜图案313而相互电隔离。此外，密封膜322置于第二栅电极320之上，以使得具有第一栅电极312的一个和第二栅电极320的对应的一个的第一对可以与相邻于第一对的第二对电隔离。
位线结区315置于掩埋在有源区303中的两个第一栅电极312之间的有源区303的上部中。储存节点结区316置于掩埋在有源区303中的两个第一栅电极312的每个第一栅电极与相邻的掩埋在器件隔离膜305的对应的一个中的第一栅电极312之间的有源区303的上部中。位线结区315可以通过注入与有源区303中的P型杂质具有相反的导电类型的N型杂质而形成。在一个实施例中，储存节点结区316可以具有n-p-n结区，在所述n-p-n结区中，第一N型结区316a、P型结区316b以及第二N型结区316c顺序地层叠。第一N型结区316a的侧壁与绝缘膜图案313的侧壁重叠，而P型结区316b的侧壁与第二栅电极320的侧壁重叠。
尽管图5中所示的位线结区315作为例子具有n-p-n结构，实施例不局限于此，位线结区315可以仅具有N型结区。
此外，位线324在位线结区315之上形成并耦接到位线结区315。位线324可以包括位线接触图案324a和位线导电图案324b。
此外，储存节点接触插塞328在储存节点结区316之上形成并耦接到储存节点结区316。储存节点接触插塞328可以包括N型多晶硅层或硅外延层。此外，储存节点335耦接到储存节点接触插塞328。储存节点335可以具有圆柱形或者凹面形。然而，储存节点335的形状不局限于此，储存节点335可以具有另一种形状。
在这个实施例中，n-p-n型储存节点结区316和第二栅电极320充当垂直晶体管。
因此，当储存在单元电容器335中的电荷从单元电容器泄漏时，泄漏的电荷可以被集聚在具有浮体特性的垂直晶体管的P型结区316b中。在读取操作期间，由于集聚在储存节点结区316的P型结区316b中的电荷通过在单元电容器335中剩余的电荷而感测到，根据第三实施例的半导体器件的保持时间可以不因为电荷的泄漏而大幅地减少。结果，根据第三实施例的半导体器件可以具有与阻止从单元电容器335发生泄漏电荷基本上相同的效果。
图6A到6G是示出根据本公开的一个实施例的形成图5中所示的半导体器件的方法的剖面图。
参见图6A，在包括有源区303和器件隔离膜305的半导体衬底300之上形成定义栅区的掩膜图案308。使用掩膜图案308作为刻蚀掩膜来刻蚀半导体衬底300以形成多个凹槽。在一个实施例中，可以在有源区303中形成两个凹槽，而在每个器件隔离膜305中形成一个凹槽。
其后，在凹槽之上形成栅绝缘膜309和金属阻挡层310。其后，在包括金属阻挡层310的所得结构的整个表面之上形成栅导电材料层之后，回刻蚀栅导电材料层且在凹槽的下部之处栅导电材料层保留以形成第一栅电极312。在一个实施例中，在回刻蚀工艺期间，金属阻挡层310也被刻蚀。
参见图6B，在置于每个凹槽中的第一栅电极312之上形成具有预定厚度的绝缘膜313。绝缘膜313可以足够厚以将第一栅电极312与在接下来的工艺中要形成的栅电极电隔离。
参见图6C，对有源区303的上部执行倾角离子注入工艺以形成初步的N型结区317。
参见图6D，在包括绝缘膜313的所得结构的整个表面之上形成金属阻挡材料层，而在金属阻挡材料层之上形成栅导电材料层。其后，通过在栅导电材料层和金属阻挡材料层上执行回刻蚀工艺而在绝缘膜313之上形成第二栅电极320。在回刻蚀工艺中，可以同时刻蚀金属阻挡材料层与栅导电材料层以形成金属阻挡层318。
参见图6E，对有源区303的上部执行倾角离子注入工艺以形成初步的P型结区319。
在一个实施例中，用来形成初步的P型结区319的离子注入工艺以在初步的N型结区317的上部中形成初步的P型结区319的方式来执行。结果，形成了与初步的N型结区317的下部相对应的第一N型结区316a。初步的P型结区319被形成为具有预定深度以使得初步的P型结区319的侧壁与第二栅电极320的侧壁重叠。在一个实施例中，用来形成初步的P型结区319的离子注入工艺将初步的N型结区317的上部转变成初步的P型结区319。因此，优选的是，使用比在之前的形成初步的N型结区317的离子注入工艺中使用的杂质具有更高的离子密度的杂质来执行形成初步的P型结区319的离子注入工艺。
参见图6F，在包括初步的P型结区319的所得结构的整个表面之上形成密封材料层，使得第二栅电极320相互隔离。使用例如CMP工艺来平坦化密封材料层直到硬掩膜图案308被暴露。结果，在第二栅电极320的每个之上形成密封膜322。
在那之后，分别刻蚀密封膜322和硬掩膜图案308以使在有源区303中的两个第一栅电极312之上安置的第二栅电极320之间的有源区303暴露，从而形成位线接触孔。接下来，在包括位线接触孔的所得结构的整个表面之上顺序地形成位线接触材料层和位线导电材料层，且在位线导电材料层之上形成定义位线的掩膜图案(未显示)。使用掩膜图案作为刻蚀掩膜来刻蚀位线导电材料层和位线接触材料层以形成位线324的位线接触图案324a和位线导电图案324b。
接下来，在包括位线324的所得结构的整个表面之上形成层间绝缘材料层。层间绝缘材料层可以被形成以使得层间绝缘材料层的顶表面与在接下来的工艺中要形成的储存节点接触插塞的顶表面基本上共平面。
其后，刻蚀层间绝缘材料层的保留用于储存节点接触插塞的部分以及掩膜图案308直到初步的P型结区319被暴露。结果，储存节点接触孔形成了。将N型多晶硅层掩埋在储存节点接触孔中以形成储存节点接触插塞328。包括在储存节点接触插塞328中的N型杂质扩散进入初步的P型结区319的上部中。因此，在初步的P型结区319的上部形成第二N型结区316c、并且初步的P型结区319的剩余部分对应于P型结区316b。相应地，第二N型结区316c置于P型结区316b之上。结果，在有源区303中形成了包括第一N型结区316a、P型结区316b以及第二N型结区316c的n-p-n型储存节点结区316。
参见图6G，形成耦接到储存节点接触插塞328的储存节点335。储存节点335可以具有圆柱形或凹面形。然而，储存节点335的形状不局限于此，储存节点335可以具有另一种形状。
图7是示出根据本公开的第四实施例的半导体器件的剖面图。
参见图7，在包括有源区403和器件隔离膜405的半导体衬底400中可以掩埋多个第一栅电极412、栅绝缘膜409以及金属阻挡层410。在一个实施例中，有源区403可以由P型材料形成。在有源区403中掩埋第一栅电极412对，而在每个器件隔离膜405中掩埋一个第一栅电极412。绝缘膜图案413置于第一栅电极412之上，而第二栅电极420置于绝缘膜图案413之上。第一栅电极412和第二栅电极420可以掩埋在半导体衬底400中，且第一栅电极412中的一个与第二栅电极420中的对应的一个可以通过绝缘膜图案413相互电隔离。此外，密封膜422置于第二栅电极420之上，使得具有第一栅电极412中的一个和第二栅电极420中的对应的一个的第一对可以与邻近第一对的第二对相隔离。
位线结区415置于掩埋在有源区403中的第一栅电极412对之间的有源区403的上部中。储存节点结区416置于掩埋在有源区403中的第一栅电极412对中的每个第一栅电极412与相邻的掩埋在器件隔离膜405的对应的一个中的第一栅电极412之间的有源区403的上部中。在一个实施例中，位线结区415和储存节点结区416可以包括N型结区。
位线424在位线结区415之上形成并耦接到位线结区415。位线424可以包括位线接触图案424a和位线导电图案424b的层叠结构。
此外，储存节点接触插塞428在储存节点结区416之上形成并耦接到储存节点结区416。储存节点接触插塞428可以包括N型多晶硅层或硅外延层。储存节点430耦接到储存节点接触插塞428。储存节点430可以具有圆柱形或凹面形。然而，储存节点430的形状不局限于此，储存节点430可以具有另一种形状。
当储存节点结区416包括N型结区且包括与N型结区416的侧壁重叠的侧壁的第二栅电极420被关断时，储存节点结区416具有与如图1B和3B所示的n-p-n结构(例如，图1A的储存节点接触插塞124或图3A的储存节点接触插塞224)类似的电势分布。
因此，当储存在单元电容器430中的电荷从单元电容器430泄漏时，泄漏的电荷可以被集聚在储存节点结区416中。结果，根据第四实施例的半导体器件可以具有与阻止从单元电容器430发生泄漏电荷基本上相同的效果。
图8A到8C是示出根据本公开的一个实施例的形成图7中所示的半导体器件的方法的剖面图。
参见图8A，使用与参照图6A到6D所描述的相同的制备工艺来形成第一栅电极412、位线结区415、储存节点结区416、绝缘膜图案414以及第二栅电极420。在那之后，在包括第二栅电极420的所得结构的整个表面之上形成密封材料层，以使得第二栅电极420相互隔离。使用例如CMP工艺来平坦化密封材料层直到用来形成第一栅电极412和第二栅电极420的硬掩膜图案408被暴露，从而形成置于每个第二栅电极420之上的密封膜422。
参见图8B，分别刻蚀密封膜422和硬掩膜图案408以使在有源区403中的两个第一栅电极412之上安置的第二栅电极420之间的有源区403暴露，从而形成位线接触孔。接下来，在包括位线接触孔的所得结构的整个表面之上顺序地形成位线接触材料层和位线导电材料层，且在位线导电材料层之上形成定义位线的掩膜图案(未显示)。使用掩膜图案作为刻蚀掩膜来刻蚀位线导电材料层和位线接触材料层以形成包括在位线424中的位线接触图案424a和位线导电图案424b。
接下来，在包括位线424的所得结构的整个表面之上形成层间绝缘材料层。层间绝缘材料层可以被形成以使得层间绝缘材料层的顶表面与在接下的工艺中要形成的储存节点接触插塞的顶表面基本上共平面。
其后，刻蚀层间绝缘材料层的部分以形成储存节点接触孔，且将N型多晶硅掩埋在储存节点接触孔中以形成储存节点接触插塞428和层间绝缘膜426。
参见图8C，形成耦接到储存节点接触插塞428的储存节点430。储存节点430可以具有圆柱形或凹面形。然而，储存节点430的形状不局限于此，储存节点430可以具有另一种形状。
在实施例中，半导体器件包括具有浮体特性的垂直晶体管结构，从而从储存节点泄漏的电荷可以被储存在半导体器件的垂直晶体管结构中。结果，即便由于半导体器件的单元尺寸的降低导致单元电容的降低，实施例中的刷新特性可以大幅提升。
本领域的技术人员应当明白，在不背离这些实施例的主旨和基本特性情况下，本公开的实施例可以以除了此处陈述的之外的其他方法来实施。因此，上面的实施例在所有方面都应当理解为解释性的而非限制性的。
各种替代和等同是可能的。实施例不受此中描述的沉积类型、刻蚀、抛光以及图案化步骤的限制。实施例也不限制为任何特定类型的半导体器件。例如，实施例可以在易失性存储器件(比如动态随机存取存储器(DRAM)件)或非易失性存储器件中实施。基于本公开其他的添加、减少或者修改是明显的，并将要落于所附权利要求书的范围之内。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
多个第一栅电极，掩埋在包括有源区和器件隔离膜的半导体衬底中；
多个结区，每个所述结区置于两个相邻第一栅电极之间的所述有源区的部分中，所述结区包括储存节点结区以及置于所述储存节点结区之间的位线结区；
多个储存节点接触插塞，分别置于所述储存节点结区之上并耦接到所述储存节点结区；
多个储存节点，分别耦接到所述储存节点接触插塞并置于所述储存节点接触插塞之上；以及
第二栅电极，置于所述储存节点接触插塞中的一个对应的储存节点接触插塞的侧壁之上，
其中，垂直晶体管包括所述第二栅电极和所述对应的储存节点接触插塞，并储存从所述储存节点中的对应的一个储存节点中泄漏的电荷。
技术方案2.根据技术方案1所述的半导体器件，其中，结区的侧壁与所述第一栅电极中的对应的一个第一栅电极的侧壁部分地重叠。
技术方案3.根据技术方案1所述的半导体器件，其中，所述结区包括N型杂质。
技术方案4.根据技术方案1所述的半导体器件，其中，所述第一栅电极和所述第二栅电极每个均包括栅绝缘膜和金属阻挡层。
技术方案5.根据技术方案1所述的半导体器件，其中，所述储存节点接触插塞包括N型多晶硅层或硅外延层、或两者都被包括。
技术方案6.根据技术方案1所述的半导体器件，其中，每个所述的储存节点接触插塞包括n-p-n结构，其中第一N型层、P型基体和第二N型层置于所述n-p-n结构中。
技术方案7.根据技术方案6所述的半导体器件，其中，所述P型基体置于所述第一N型层与所述第二N型层之间，并包括P型杂质。
技术方案8.根据技术方案6所述的半导体器件，其中，所述第二栅电极置于所述n-p-n结构的所述P型基体的第一侧壁之上。
技术方案9.根据技术方案1所述的半导体器件，其中，所述储存节点接触插塞包括：
第一储存节点接触插塞，耦接到所述储存节点结区中的第一储存节点结区；以及
第二储存节点接触插塞，耦接到所述储存节点结区中的第二储存节点结区，且
其中，置于所述第一储存节点接触插塞的侧壁之上的所述第二栅电极与置于所述第二储存节点接触插塞的侧壁之上的所述第二栅电极相隔离。
技术方案10.根据技术方案1所述的半导体器件，还包括：
位线，耦接到所述位线结区并包括顺序地层叠在所述位线结区之上的位线接触图案和位线导电图案。
技术方案11.一种半导体器件，包括：
多个第一栅电极，掩埋在包括有源区和器件隔离膜的半导体衬底中；
多个结区，每个所述结区置于两个相邻的第一栅电极之间的所述有源区的部分中，所述多个结区包括储存节点结区以及置于所述储存节点结区之间的位线结区；
多个储存节点接触插塞，分别置于所述储存节点结区之上并耦接到所述储存节点结区；
多个储存节点，分别耦接到所述储存节点接触插塞并置于所述储存节点接触插塞之上；以及
多个第二栅电极，分别置于所述第一栅电极之上，且被配置用来阻止置于所述有源区中的所述储存节点的电荷泄漏，
其中，每个所述第一栅电极与所述第二栅电极中的对应的一个第二栅电极通过绝缘膜图案相互隔离。
技术方案12.根据技术方案11所述的半导体器件，其中，所述结区包括N型杂质。
技术方案13.根据技术方案11所述的半导体器件，其中，每个所述结区包括n-p-n结构，其中第一N型结区、P型结区和第二N型结区置于所述n-p-n结构中。
技术方案14.根据技术方案13所述的半导体器件，其中，所述P型结区置于所述第一N型结区与所述第二N型结区之间，并包括P型杂质。
技术方案15.根据技术方案13所述的半导体器件，其中，所述第一N型结区的侧壁与所述绝缘膜图案的侧壁重叠。
技术方案16.根据技术方案13所述的半导体器件，其中，所述P型结区的侧壁与所述第二栅电极的侧壁重叠。
技术方案17.根据技术方案11所述的半导体器件，其中，每个所述第一栅电极和每个所述第二栅电极包括栅绝缘膜和金属阻挡层。
技术方案18.根据技术方案11所述的半导体器件，其中，所述储存节点接触插塞包括N型多晶硅层。
技术方案19.根据技术方案11所述的半导体器件，其中，所述半导体器件还包括：
位线，耦接到所述位线结区，并包括顺序地层叠在所述位线结区之上的位线接触图案和位线导电图案。
技术方案20.一种半导体器件，包括：
两个相邻的第一栅电极，所述第一栅电极中的一个掩埋在有源区中，而所述第一栅电极中的另一个掩埋在器件隔离膜中，所述器件隔离膜在半导体衬底中定义所述有源区；
储存节点接触结区，置于设置在所述第一栅电极之间的所述有源区的部分中；
储存节点接触插塞，置于所述储存节点接触结区之上，并包括第一N型图案、P型基体以及第二N型图案；
储存节点，置于所述储存节点接触插塞之上；以及
第二栅电极，置于所述P型基体的侧壁之上。

Claims (10)

1.一种半导体器件，包括：
多个第一栅电极，掩埋在包括有源区和器件隔离膜的半导体衬底中；
多个结区，每个所述结区置于两个相邻第一栅电极之间的所述有源区的部分中，所述结区包括储存节点结区以及置于所述储存节点结区之间的位线结区；
多个储存节点接触插塞，分别置于所述储存节点结区之上并耦接到所述储存节点结区；
多个储存节点，分别耦接到所述储存节点接触插塞并置于所述储存节点接触插塞之上；以及
第二栅电极，置于所述储存节点接触插塞中的一个对应的储存节点接触插塞的侧壁之上，
其中，垂直晶体管包括所述第二栅电极和所述对应的储存节点接触插塞，并储存从所述储存节点中的对应的一个储存节点中泄漏的电荷。
2.根据权利要求1所述的半导体器件，其中，结区的侧壁与所述第一栅电极中的对应的一个第一栅电极的侧壁部分地重叠。
3.根据权利要求1所述的半导体器件，其中，所述结区包括N型杂质。
4.根据权利要求1所述的半导体器件，其中，所述第一栅电极和所述第二栅电极每个均包括栅绝缘膜和金属阻挡层。
5.根据权利要求1所述的半导体器件，其中，所述储存节点接触插塞包括N型多晶硅层或硅外延层、或两者都被包括。
6.根据权利要求1所述的半导体器件，其中，每个所述的储存节点接触插塞包括n-p-n结构，其中第一N型层、P型基体和第二N型层置于所述n-p-n结构中。
7.根据权利要求6所述的半导体器件，其中，所述P型基体置于所述第一N型层与所述第二N型层之间，并包括P型杂质。
8.根据权利要求6所述的半导体器件，其中，所述第二栅电极置于所述n-p-n结构的所述P型基体的第一侧壁之上。
9.一种半导体器件，包括：
多个第一栅电极，掩埋在包括有源区和器件隔离膜的半导体衬底中；
多个结区，每个所述结区置于两个相邻的第一栅电极之间的所述有源区的部分中，所述多个结区包括储存节点结区以及置于所述储存节点结区之间的位线结区；
多个储存节点接触插塞，分别置于所述储存节点结区之上并耦接到所述储存节点结区；
多个储存节点，分别耦接到所述储存节点接触插塞并置于所述储存节点接触插塞之上；以及
多个第二栅电极，分别置于所述第一栅电极之上，且被配置用来阻止置于所述有源区中的所述储存节点的电荷泄漏，
其中，每个所述第一栅电极与所述第二栅电极中的对应的一个第二栅电极通过绝缘膜图案相互隔离。
10.一种半导体器件，包括：
两个相邻的第一栅电极，所述第一栅电极中的一个掩埋在有源区中，而所述第一栅电极中的另一个掩埋在器件隔离膜中，所述器件隔离膜在半导体衬底中定义所述有源区；
储存节点接触结区，置于设置在所述第一栅电极之间的所述有源区的部分中；
储存节点接触插塞，置于所述储存节点接触结区之上，并包括第一N型图案、P型基体以及第二N型图案；
储存节点，置于所述储存节点接触插塞之上；以及
第二栅电极，置于所述P型基体的侧壁之上。
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