TW201926579A - 半導體記憶體結構及其製備方法 - Google Patents

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Abstract

本揭露的實施例提供一種半導體記憶體結構。該半導體記憶體結構包括：一基底，該基底包括一第一隔離結構和至少一個主動區，且該主動區由該第一隔離結構所定義；一第二隔離結構，設置在該主動區中；一第一埋入式字元線和一第二埋入式字元線，設置在該第二隔離結構；以及至少一埋入式數位線，設置在主動區中。該第一埋入式字元線和該第二埋入式字元線之最頂部低於該第二隔離結構之一頂表面，且該埋入式數位線之一頂表面低於該第一埋入式字元線和該第二埋入式字元線之底表面。

Description

半導體記憶體結構及其製備方法
本揭露係關於一種半導體記憶體結構及其製備方法，特別是關於一種半導體動態隨機存取記憶體(dynamic random access memory, DRAM)結構及其製備方法。
隨著電子產品走向輕薄短小化，DRAMs微縮化，以符合高整合度和高密度的趨勢。具有許多記憶體單元之DRAM是現今最通用揮發性記憶體元件之一。記憶體單元各包括一電晶體和至少一電容器，其中該電晶體與該電容器彼此形成串聯。記憶體單元被排列成記憶體陣列。記憶體單元藉由字元線和數位線（或位元線）定址，其中一個定址記憶體單元中的“列”，而另一個定址記憶體單元中的“行”。藉著字元線和數位線，DRAM單元可被讀取和編程。 近來，以金屬作一閘極導體，而字元線埋入低於基底之頂表面下的半導體基底中的埋入式字元線單元陣列電晶體的研究正在增加。然而，元件尺寸上的縮小也縮小了字元線和位元線間的距離，在相鄰的字元線中觀察到字元線干擾的狀況。當字元線干擾變得嚴重時，DRAM單元性能就會降低。 上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的實施例提供一種半導體記憶體結構。該半導體記憶體結構包括：一基底，該基底包括一第一隔離結構和至少一個主動區，且該主動區由該第一隔離結構所定義；一第二隔離結構，係設置在該主動區中；一第一埋入式字元線和一第二埋入式字元線，係設置在該第二隔離結構中；以及至少一埋入式數位線，係設置在主動區中。在一些實施例中，該第一埋入式字元線和該第二埋入式字元線的最頂部低於該第二隔離結構之一頂表面，且該埋入式數位線之一頂表面低於該第一埋入式字元線和該第二埋入式字元線之底表面。 在本揭露之一些實施例中，該第一埋入式字元線和該第二埋入式字元線藉著該第二隔離結構彼此電性絕緣。 在本揭露之一些實施例中，該第一埋入式字元線和該第二埋入式字元線各分別包括一間隙型導電結構。 在本揭露之一些實施例中，該第一埋入式字元線和該第二埋入式字元線，各包括一第一表面，係平行於該第二隔離結構之側壁、一第二表面，係平行於該第二隔離結構之一底表面，以及一傾斜表面，係連接該第一表面和該第二表面。 在本揭露之一些實施例中，該第一埋入式字元線和該第二埋入式字元線藉著該第二隔離結構與該主動區電性絕緣。 在本揭露之一些實施例中，該半導體記憶體結構還包括一第三隔離結構，係設置在該第二隔離結構和該埋入式數位線之間。 在本揭露之一些實施例中，該第一埋入式字元線和該第二埋入式字元線，藉著該第二隔離結構和該第三隔離結構，與該埋入式數位線電性絕緣。 在本揭露之一些實施例中，該埋入式數位線的一寬度小於該第二隔離結構的一寬度。 在本揭露之一些實施例中，該第一埋入式字元線和第二埋入式字元線間的一最小間隔距離等於或大於該埋入式數位線的該寬度。 在本揭露之一些實施例中，該第一埋入式字元線和第二埋入式字元線間的一最小間隔距離小於埋入式數位線的該寬度。 在本揭露之一些實施例中，該埋入式數位線沿著一第一方向延伸。在一些實施例中，該第一埋入式字元線和第二埋入式字元線沿著一第二方向延伸，且該第二方向垂直於該第一方向。在一些實施例中，該主動區沿著一第三方向延伸，且該第三方向不同於該第一方向和該第二方向。 本揭露的另實施例提供一種半導體記憶體結構之製備方法。該方法包括以下步驟。提供一基底，係包括一隔離結構以定義至少一主動區。形成一第一溝渠在該基底中。形成一埋入式數位線在該第一溝渠中，其中該埋入式數位線的一頂表面低於該主動區的一頂表面。形成一第二溝渠在該基底中之埋入式數位線上。之後，形成一第一埋入式字元線和一第二埋入式字元線在該第二溝渠中。在一些實施例中，該第一埋入式字元線和該第二埋入式字元線之最頂部低於該主動區之該頂表面，而該第一埋入式字元線和該第二埋入式字元線之底表面高於該埋入式數位線之該頂表面。 在本揭露之一些實施例中，該第一溝渠沿著一第一方向延伸。在一些實施例中，該第二溝渠沿著一第二方向延伸，且該第二方向垂直於該第一方向。在一些實施例中，該主動區沿著一第三方向延伸，且該第三方向不同於該第一方向和該第二方向。 在本揭露之一些實施例中，該第二溝渠的一寬度大於該第一溝渠的一寬度。在一些實施例中，該第二溝渠的一深度小於該第一溝渠的一深度。 在本揭露之一些實施例中，該形成該埋入式數位線在該第一溝渠中之該步驟還包括以下步驟。形成一摻雜區在藉著該第一溝渠的一底部所暴露出的該主動區中。形成一第一導電材料在該第一溝渠中。在一些實施例中，該第一導電材料的一頂表面低於該第一溝渠的一開口。之後，形成一第一絕緣材料以填入該第一溝渠。 在本揭露之一些實施例中，該埋入式數位線藉著至少該第一絕緣材料，與該第一埋入式字元線和該第二埋入式字元線電性絕緣。 在本揭露之一些實施例中，該形成該第一埋入式字元線和該第二埋入式字元線之該步驟，還包括以下步驟。形成一第二絕緣材料，覆蓋該第二溝渠之一底部與側壁。形成一第二導電材料在該第二絕緣材料上。回蝕刻該第二導電材料以形成該第一埋入式字元線和該第二埋入式字元線在該第二溝渠中，且彼此間隔開。形成一第三絕緣材料以填入該第二溝渠。 在本揭露之一些實施例中，該第一埋入式字元線和該第二埋入式字元線各包括一第一表面，係平行於該第二溝渠的側壁、一第二表面，係平行於該第二溝渠的一底表面，以及一傾斜表面，係連接該第一表面和該第二表面。 在本揭露之一些實施例中，該第一埋入式字元線和該第二埋入式字元線藉著該第二絕緣材料和該第三絕緣材料與該主動區電性絕緣。 在本揭露之一些實施例中，該第一埋入式字元線和該第二埋入式字元線藉著該第三絕緣材料，彼此電性絕緣。 在本揭露實施例中，一半導體記憶體結構包括一第一埋入式字元線、一第二埋入式字元線和一埋入式數位線。利用該第一埋入式字元線和該第二埋入式字元線，一個DRAM單元可被讀取和編程。相同地，使用該第二埋入式字元線和該埋入式數位線，另一DRAM單元亦可被讀取和編程。此外，雖然兩個DRAM單元共享相同的埋入式數位線，但由於該第二隔離結構提供該第一埋入式字元線和該第二埋入式字元線之間的電性絕緣，所以通道區仍彼此隔開；如此，減少了字元線干擾。 相比之下，在比較例之DRAM記憶體結構中，的兩條字元線共享相同的數位線，同樣的也共享相同的通道區，因此總有字元線干擾。 上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。 「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。 為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。 圖1為根據本揭露之一些實施例之流程圖，說明一種半導體記憶體結構之製備方法10。半導體記憶體結構之製備方法10，包括步驟102：提供一基底，包括一隔離結構，以定義至少一主動區。半導體記憶體結構之製備方法10，還包括步驟104：形成一第一溝渠於該基底中。半導體記憶體結構之製備方法10，還包括步驟106：形成一埋入式數位線在該第一溝渠中。在一些實施例中，該埋入式數位線之一上表面低於該主動區之一上表面。半導體記憶體結構之製備方法10，還包括步驟108：形成一第二溝渠在該基底中之該埋入式數位線上。半導體記憶體結構之製備方法10，還包括步驟110：形成一第一埋入式字元線和一第二埋入式字元線在該第二溝渠中。根據一個或多個實施例，將進一步描述半導體記憶體結構之製備方法10。 圖2A、3A、4A、5A、6A、7A、8A、9A、10A、11A和12A為根據本揭露之一些實施例之示意圖，說明圖1之半導體記憶體結構之製備方法各製造階段，以及圖2B、3B、4B、5B、6B、7B、8B、9B、10B、11B和12B分別為沿著圖2A、3A、4A、5A、6A、7A、8A、9A、10A、11A和12A中之I-I'切線之剖面圖。參照圖2A和圖2B，根據步驟102，提供一基底200。在一些實施例中，基底200包括一矽基底、鍺基底或矽-鍺基底，但本揭露並不限於此。根據步驟102，基底200包括一隔離結構210，形成以定義至少一主動區220。在一些實施例中，如圖2A中所示之平面圖，主動區220各包括一島型，係被隔離結構210所圍繞。因此，主動區220可以沿著行和列，排列成一矩陣。在一些實施例中，隔離結構210可藉著淺溝槽隔離（STI）技術形成，但本揭露並不限於此。例如，可以以柵格的形式，在基底200中形成一淺溝渠（未示出），並形成一絕緣材料以填補該淺溝渠，該絕緣材料，例如為氧化矽（SiO）、氮化矽（SiN）和/或氮氧化矽（SiON）。在一些實施例中，在絕緣材料填入該淺溝渠前，可選擇性執行離子植入，以將硼（B）植入在藉著該淺溝渠所暴露出的基底200中，以進一步改善電性絕緣，但本揭露並不限於此。在一些實施例中，可在形成隔離結構210後，於阱區，執行一離子植入。 接下來，根據步驟104，在基底200中，形成埋入式數位線230。在一些實施例中，埋入式數位線230的形成還包括以下步驟。例如，在基板200上，形成圖案化硬遮罩202，並執行蝕刻製程，藉著圖案化硬遮罩202以蝕刻基板200。結果，形成至少一第一溝渠204在基底200中。如圖3A和3B所示，第一溝渠204沿著第一方向D1延伸。此外，部分的第一溝渠204形成在主動區220中，而部分的第一溝渠204形成在隔離結構210中，如圖3所示。在一些實施例中，第一溝渠204的深度dT1 小於隔離結構210的深度d1。 參照圖4A和圖4B，隨後執行離子注入，藉著第一溝渠204的底部，在所暴露出的主動區220中，形成摻雜區232。在一些實施例中，對摻雜區232，重摻雜砷（As），但本揭露並不限於此。在形成摻雜區232後，去除圖案化硬遮罩202。 參照圖5A和圖5B，接著，形成一第一導電材料在第一溝渠204中。因此，該第一導電材料可為氮化鈦（TiN）、鈦/氮化鈦（Ti/TiN）、氮化鎢（WN）、鎢/氮化鎢（W/WN）、鉭氮化鉭（TaN）、鉭/氮化鉭（Ta/TaN）、氮化矽鈦（TiSiN）、氮化鉭矽（TaSiN）、氮化鎢矽（WSiN）或其組合中之任一種導電材料。該第一導電材料可用化學氣相沉積（CVD）或原子層沉積（ALD）方法形成。在形成該第一導電材料後，可執行一蝕刻製程，以下凹該第一導電材料。於是，得到埋入式數位線230。如圖5A所示，埋入式數位線230沿著第一方向D1延伸。因此，部分的埋入式數位線230形成在主動區220中，而部分的埋入式數位線230形成在隔離結構210中。如圖5B所示，埋入式數位線230的頂表面230s低於第一溝渠204的開口。 參照圖6A和圖6B，在形成埋入式數位線230後，形成一第一絕緣材料以填入第一溝渠204。隨後可執行一平坦化製程以從基底200去除多餘的第一絕緣材料，因而形成隔離結構212在第一溝渠204中。結果，埋入式數位線230被隔離結構212所覆蓋，而埋入式數位線230的頂表面230s低於主動區220的頂表面220s。在一些實施例中，第一絕緣材料包括不同於隔離結構210的絕緣材料。例如，當隔離結構210包括SiO時，第一絕緣材料可包括SiN，但本揭露並不限於此。如圖6A所示，隔離結構212沿著第一方向D1延伸。此外，由於埋入式數位線230與隔離結構212均形成於第一溝渠204中，因此埋入式數字線230、隔離結構212與第一溝渠204包括相同的寬度W1，如圖6B所示。 參考圖7A和圖7B，形成圖案化硬遮罩206在基底200上，且執行一蝕刻製程，藉著圖案化硬遮罩206蝕刻基底200。結果，根據步驟108，至少一個第二溝渠208形成在基底200中。而且，第二溝渠208形成在埋入式數位線230和隔離結構212上。如圖7A和圖7B所示，第二溝渠208沿著第二方向D2延伸。第二方向D2不同於第一方向D1。在一些實施例中，第二方向D2垂直於第一方向D1。此外，一部分的第二溝渠208形成在主動區220中，且一部分的第二溝渠208形成在隔離結構210中，如圖7A所示。在一些實施例中，第二溝渠208的深度dT2 小於隔離結構210的深度d1。在一些實施例中，第二溝渠208的深度dT2 小於第一溝渠204的深度dT1 （由虛線示出）。在一些實施例中，第二溝渠208的深度dT2 小於隔離結構212的深度d2，如圖7B所示。此外，第二溝渠208的寬度W2大於埋入式數位線230、隔離結構212和第一溝渠204的寬度W1。另外，藉著第二溝渠208的底部，暴露出隔離結構212和一部分的主動區220，以及藉著第二溝渠208的側壁，暴露出一部分的主動區220。之後，去除圖案化硬遮罩206。 接下來，根據步驟110，形成第一埋入式字元線240a和第二埋入式字元線240b在第二溝渠208中。在一些實施例中，第一埋入式字元線240a和第二埋入式字元線240b的形成還包括以下步驟。在一些實施例中，第二絕緣材料213a形成在第二溝渠208中。如圖8A和8B所示，第二絕緣材料213a覆蓋第二溝渠208的側壁和底部。在一些實施例中，第二絕緣材料213a可以包括SiO、SiN、SiON或高介電係數(high-k)介電材料。在一些實施例中，第二絕緣材料213a可以不同於用於形成隔離結構212的第一絕緣材料。例如，第一絕緣材料可包括SiN，而第二絕緣材料213a則可包括SiO，但本揭露並不限於此。此外，第二溝渠208的側壁和底部被第二絕緣材料213a所覆蓋，而第二溝渠208未被填滿，如圖8B所示。 參照圖9A和9B，然後形成一第二導電材料在第二溝渠208中。在一些實施例中，該第二導電材料可以由TiN、Ti/TiN、WN、W/WN、TaN、Ta/TaN、TiSiN、TaSiN、WSiN或其組合。第二導電材料可用CVD或ALD方法形成。在形成第二導電材料後，可執行回蝕刻製程以下凹該第二導電材料。因此，形成第一埋入式字元線240a和第二埋入式字元240b在第二溝渠208中。如圖9B所示，第一埋入式字元線240a和第二埋入式字元線240b各以間隙壁的形式形成。換句話說，第一埋入式字元線240a和第二埋入式字元線240b分別包括一間隙型導電結構。而且，第一埋入式字元線240a和第二埋入式字元線240b彼此間隔開。第一埋入式字元線240a和第二埋入式字元線240b的最頂部低於第二溝渠208的開口。或是，第一埋入式字元線240a和第二埋入式字元線240b的最頂部低於主動區220的頂表面220s。但第一埋入式字元線240a和第二埋入式字元線240b的底表面高於埋入式數位線230的頂表面230s。 仍參照圖9A和9B，如圖9A所示，第一埋入式字元線240a和第二埋入式字元線240b均延伸在第二方向D2。換句話說，第一埋入式字元線240a和第二埋入式字元線240b垂直於埋入式數位線230。如圖9B所示，第一埋入式字元線240a和第二埋入式字元線240b各包括一第一表面242，平行於第二溝渠208的側壁、一第二表面244，平行於第二溝渠208的底表面，以及一傾斜表面246(或一曲面246)，係連接於第一表面242和第二表面244。 參照圖10A和圖10B，形成一第三絕緣材料213b以填入第二溝渠208。在一些實施例中，第三絕緣材料213b和第二絕緣材料213a可包括相同的材料，但本揭露並不限於此。可執行一平坦化製程，以從基底200去除多餘的第三絕緣材料213b，因而在第二溝渠208中形成包括第二絕緣材料213a和第三絕緣材料213b的隔離結構214。如圖10A所示，隔離結構214沿著第二方向D2延伸。如圖10B所示，第三絕緣材料213b覆蓋第一埋入式字元線240a和第二埋入式字元線240b。也就是說，第一埋入式字元線240a與第二埋入式字元線240b完全嵌入並封於隔離結構214中。 參照圖11A和圖11B，形成摻雜區250在各個主動區220中。在一些實施例中，執行一離子注入以形成摻雜區250在藉著隔離結構210和隔離結構214所暴露出的主動區220中。在一些實施例中，摻雜區250重摻雜砷，但本揭露並不限於此。參照圖12A和12B，然後形成接觸插塞260在摻雜區250上。 如此，提供一半導體記憶體結構20。在一些實施例中，半導體記憶體結構20包括一基底200，係包括一隔離結構210和至少一個的主動區220，且主動區220由隔離結構210定義、一隔離結構214，係設置在主動區220中、一第一埋入式字元線240a和一第二埋入式字元線240b，係設置在隔離結構214中，以及一埋入式數位線230，係設置在主動區220中。在一些實施例中，埋入式數位線230設置在第一埋入式字元線240a和第二埋入式字元線240b的下方。在一些實施例中，第一埋入式字元線240a和第二埋入式字元線240b的最頂部低於隔離結構214的頂表面214s和主動區220的頂表面220s。如上所述，埋入式數位線230的頂表面230s低於第一埋入式字元線240a和第二埋入式字元線240b的底表面。此外，從透視平面圖來看，埋入式數位線230設置在埋入式字元線240a與第二埋入式字元線240b之間。 埋入式數位線230沿著第一方向D1延伸，且第一埋入式字元線240a和第二埋入式字元線240b沿著第二方向D2延伸。如上所述，第一方向D1垂直於第二方向D2。此外，主動區220沿著第三方向D3延伸，而第三方向D3不同於第一方向D1和第二方向D2。參照圖12B，第一埋入式字元線240a和第二埋入式字元線240b藉著隔離結構214彼此間隔開且電性絕緣。在一些實施例中，第一埋入式字元線240a和第二埋入式字元線240b藉著隔離結構214的第三絕緣材料213b彼此間隔開且電性絕緣。此外，第一埋入式字元線240a和第二埋入式字元線240b藉著隔離結構214間隔開且與主動區220電性絕緣。在一些實施例中，第一埋入式字元線240a和第二埋入式字元線240b是藉著隔離結構214的第二絕緣材料213a和第三絕緣材料213b間隔開且與主動區220電性絕緣。在一些實施例中，第一埋入式字元線240a和第二埋入式字元線240b藉著隔離結構214和隔離結構212間隔開且與埋入式數位線230電性絕緣。也就是說，第一埋入式字元線240a和第二埋入式字元線240b藉著第一絕緣材料和隔離結構214間隔開且與埋入式數位線230電性絕緣。此外，埋入式數位線230的寬度W1小於隔離結構214的寬度W2。在一些實施例中，隔離結構210的深度d1大於隔離結構212的深度d2，且隔離結構212的深度d2大於隔離結構214的深度d3，但本揭露並不限於此。 圖13為根據本揭露之一些實施例之示意圖，例示半導體記憶體結構20之部分結構。圖14為根據本揭露之一些實施例之示意圖，例示一半導體記憶體結構22之部分結構。應注意，圖13和圖14可包括相似的材料且可藉著相似的步驟而形成；因此，在此為了簡潔之故，省略其細節。在一些實施例中，第一埋入式字元線240a和第二埋入式字元線240b之間的最小間隔距離寬S等於或大於埋入式數位線230的寬度W1，如圖13所示。在一些實施例中，第一埋入式字元線240a和第二埋入式字元線240b之間的最小間隔距離寬S'小於埋入式數位線230的寬度W1，如圖14所示。也就是說，在一些實施例中，至少一部分的第一埋入式字元線240a和至少一部分的第二埋入式字元線240b與埋入式數位線230重疊，但本揭露並不限於此。可輕易了解，第一埋入式字元線240a和第二埋入式字元線240b之間的最小間隔距離寬S或S'可根據第二溝渠208的寬度W2或隔離結構214的寬度W2。在一些實施例中，如圖13所示，藉著增加隔離結構214的寬度W2，以增加最小間隔距離S，因此，用以形成第一埋入式字元線240a和第二埋入式字元線240b的製程視窗（Process window）得到改善。在一些實施例中，如圖14所示，藉著減小隔離結構214的寬度W2，以減小最小間隔距離S'。然而，藉著隔離結構214暴露更大的主動區220，因此用以形成摻雜區250的區域增加。 在本揭露之實施例中，半導體記憶體結構的製備方法10形成兩個DRAM單元C1和C2。藉著利用第一埋入式字元線240a和埋入式數位線230，DRAM單元C1可被讀取和編程。同樣地，藉由利用第二埋入式字元線240b和埋入式數位線230，DRAM單元C2可被讀取和編程。因此，埋入式數位線230由兩個DRAM單元C1和C2共享。然而，DRAM單元C1的通道區Ch1和通道區Ch2藉著隔離結構214、第一埋入式字元線240a和第二埋入式字元線240b彼此隔離，如圖13和圖14所示。由於通道區Ch1和Ch2不再彼此相鄰，所以減少了字元線干擾的問題。此外，因為埋入式數位線230與第一埋入式字元線240a和第二埋入式字元線240b彼此間隔開且電性絕緣，所以減小了BL-Cell寄生電容。回頭參照圖12A和圖12B，由於所有的字元線和數位線都埋在主動區220的頂表面220s下，所以可獲得更多空間來用以定位接觸插塞260與容器狀的儲存節點結構，因此製程視窗和信賴性都有被改善。此外，由於主通道區Ch1和Ch2沿著隔離結構214的側壁，如圖13和圖14所示，藉著改變第二溝渠208的深度dT2或隔離結構214的深度d3，可輕易地調整DRAM單元C1和C2的通道長度。此外，製備半導體記憶體結構的製備方法10可輕易整合在半導體製程中。簡而言之，半導體記憶體結構之製備方法10不只改善了製程視窗，而且也提供半導體記憶體結構20改善了的性能和信賴性。 相比之下，在比較例之DRAM記憶體結構中，的兩條字元線共享相同的數位線，同樣的也共享相同的通道區，因此總有字元線干擾。 本揭露的實施例提供一種半導體記憶體結構。該半導體記憶體結構包括：一基底，係包括一第一隔離結構和至少一個主動區，且該主動區由該第一隔離結構所定義、一第二隔離結構，係設置在該主動區中、一第一埋入式字元線和一第二埋入式字元線，係設置在該第二隔離結構中，以及至少一埋入式數位線，係設置在主動區中。在一些實施例中，該第一埋入式字元線和該第二埋入式字元線的最頂部低於該第二隔離結構之一頂表面，且該埋入式數位線之一頂表面低於該第一埋入式字元線和該第二埋入式字元線之底表面。 本揭露的實施例提供一種半導體記憶體結構的製備方法。該製備方法包括以下的步驟：提供一基底，係包括一隔離結構以定義至少一主動區；形成一第一溝渠在該基底中；形成一埋入式數位線在該第一溝渠中，其中該埋入式數位線的一頂表面低於該主動區的一頂表面；形成一第二溝渠在該基底中之埋入式數位線上；之後，形成一第一埋入式字元線和一第二埋入式字元線在該第二溝渠中。在一些實施例中，該第一埋入式字元線和該第二埋入式字元線之最頂部低於該主動區之該頂表面，而該第一埋入式字元線和該第二埋入式字元線之底表面高於該埋入式數位線之該頂表面。 雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。 再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10‧‧‧半導體記憶體結構
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
108‧‧‧步驟
110‧‧‧步驟
200‧‧‧基底
202‧‧‧圖案化硬遮罩
204‧‧‧第一溝渠
206‧‧‧圖案化硬遮罩
208‧‧‧第二溝渠
210‧‧‧隔離結構
212‧‧‧隔離結構
213a‧‧‧第二絕緣材料
213b‧‧‧第三絕緣材料
214‧‧‧隔離結構
214s‧‧‧頂表面
220‧‧‧主動區
220s‧‧‧頂表面
230‧‧‧埋入式數位線
230s‧‧‧頂表面
232‧‧‧摻雜區
240a‧‧‧第一埋入式字元線
240b‧‧‧第二埋入式字元線
242‧‧‧第一表面
244‧‧‧第二表面
246‧‧‧傾斜表面(曲面)
250‧‧‧摻雜區
260‧‧‧接觸插塞
C1、C2‧‧‧DRAM單元
Ch1、Ch2‧‧‧通道區
d1、d2、d3、dT1、dT2‧‧‧深度
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
W1、W2‧‧‧寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為根據本揭露之一些實施例之流程圖，說明一種半導體記憶體結構之製備方法。 圖2A、3A、4A、5A、6A、7A、8A、9A、10A、11A和12A為根據本揭露之一些實施例之示意圖，說明圖1之半導體記憶體結構之製備方法各製造階段。 圖2B、3B、4B、5B、6B、7B、8B、9B、10B、11B和12B分別為沿著圖2A、3A、4A、5A、6A、7A、8A、9A、10A、11A和12A中之I-I'剖面線之剖面圖。 圖13為根據本揭露之一些實施例之示意圖，例示一半導體記憶體結構之部分結構。 圖14為根據本揭露之一些實施例之示意圖，例示一半導體記憶體結構之部分結構。

Claims (20)

  1. 一半導體記憶體結構，包括： 一基底，包括一第一隔離結構，和至少一主動區，係由該第一隔離結構所定義； 一第二隔離結構，係設置在該主動區中； 一第一埋入式字元線和一第二埋入式字元線，係設置在該第二隔離結構中，其中該第一埋入式字元線和該第二埋入式字元線之一最頂部低於該第二隔離結構之一頂表面；以及 至少一埋入式數位線，係設置在主動區中，其中該埋入式數位線的一頂表面低於該第一埋入式字元線和該第二埋入式字元線之一底表面。
  2. 如申請專利範圍第1項所述之半導體記憶體結構，其中該第一埋入式字元線和該第二埋入式字元線藉著該第二隔離結構彼此電性絕緣。
  3. 如申請專利範圍第1項所述之半導體記憶體結構，其中該第一埋入式字元線和該第二埋入式字元線各分別包括一間隙型導電結構。
  4. 如申請專利範圍第3項所述之半導體記憶體結構，其中該第一埋入式字元線和該第二埋入式字元線，各包括一第一表面，係平行於該第二隔離結構之側壁、一第二表面，係平行於該第二隔離結構之一底表面，以及一傾斜表面，係連接該第一表面和該第二表面。
  5. 如申請專利範圍第1項所述之半導體記憶體結構，其中該第一埋入式字元線和該第二埋入式字元線藉著該第二隔離結構與該主動區電性絕緣。
  6. 如申請專利範圍第1項所述之半導體記憶體結構，還包括一第三隔離結構，係設置在該第二隔離結構和該埋入式數位線之間。
  7. 如申請專利範圍第6項所述之半導體記憶體結構，其中該第一埋入式字元線和該第二埋入式字元線，藉著該第二隔離結構和該第三隔離結構，與該埋入式數位線電性絕緣。
  8. 如申請專利範圍第1項所述之半導體記憶體結構，其中該埋入式數位線的一寬度小於該第二隔離結構的一寬度。
  9. 如申請專利範圍第1項所述之半導體記憶體結構，其中該第一埋入式字元線和第二埋入式字元線間的一最小間隔距離等於或大於該埋入式數位線的該寬度。
  10. 如申請專利範圍第1項所述之半導體記憶體結構，其中該第一埋入式字元線和第二埋入式字元線間的一最小間隔距離小於埋入式數位線的該寬度。
  11. 如申請專利範圍第1項所述之半導體記憶體結構，其中該埋入式數位線沿著一第一方向延伸，該第一埋入式字元線和第二埋入式字元線沿著一第二方向延伸，且該第二方向垂直於該第一方向，以及該主動區沿著一第三方向延伸，且該第三方向不同於該第一方向和該第二方向。
  12. 一種半導體記憶體結構之製備方法，包括： 提供一基底，係包括一隔離結構以定義至少一主動區； 形成一第一溝渠在該基底中； 形成一埋入式數位線在該第一溝渠中，其中該埋入式數位線之一頂表面低於該主動區之一頂表面。 形成一第二溝渠在該基底中之埋入式數位線上；以及 形成一第一埋入式字元線和一第二埋入式字元線在該第二溝渠中， 其中該第一埋入式字元線和該第二埋入式字元線之一最頂部低於該主動區之該頂表面，以及該第一埋入式字元線和該第二埋入式字元線之一底表面高於該埋入式數位線之該頂表面。
  13. 如申請專利範圍第12項所述之半導體記憶體結構之製備方法，其中該第一溝渠沿著一第一方向延伸，該第二溝渠沿著一第二方向延伸，且該第二方向垂直於該第一方向，以及該主動區沿著一第三方向延伸，且該第三方向不同於該第一方向和該第二方向。
  14. 如申請專利範圍第12項所述之半導體記憶體結構之製備方法，其中該第二溝渠的一寬度大於該第一溝渠的一寬度，且該第二溝渠的一深度小於該第一溝渠的一深度。
  15. 如申請專利範圍第12項所述之半導體記憶體結構之製備方法，其中形成該埋入式數位線在該第一溝渠中之該步驟還包括： 形成一摻雜區在藉著該第一溝渠的一底部所暴露出的該主動區中； 形成一第一導電材料在該第一溝渠中，該第一導電材料的一頂表面低於該第一溝渠的一開口；以及 形成一第一絕緣材料以填入該第一溝渠。
  16. 如申請專利範圍第15項所述之半導體記憶體結構之製備方法，其中該埋入式數位線藉著至少該第一絕緣材料，與該第一埋入式字元線和該第二埋入式字元線電性絕緣。
  17. 如申請專利範圍第12項所述之半導體記憶體結構之製備方法，其中該形成該第一埋入式字元線和該第二埋入式字元線之該步驟，還包括： 形成一第二絕緣材料，覆蓋該第二溝渠之一底部與一側壁； 形成一第二導電材料在該第二絕緣材料上； 回蝕刻該第二導電材料以形成該第一埋入式字元線和該第二埋入式字元線在該第二溝渠中，且彼此間隔開；以及 形成一第三絕緣材料以填入該第二溝渠。
  18. 如申請專利範圍第17項所述之半導體記憶體結構之製備方法，其中該第一埋入式字元線和該第二埋入式字元線各包括一第一表面，係平行於該第二溝渠的側壁、一第二表面，係平行於該第二溝渠的一底表面，以及一傾斜表面，係連接該第一表面和該第二表面。
  19. 如申請專利範圍第17項所述之半導體記憶體結構之製備方法，其中該第一埋入式字元線和該第二埋入式字元線藉著該第二絕緣材料和該第三絕緣材料與該主動區電性絕緣。
  20. 如申請專利範圍第17項所述之半導體記憶體結構之製備方法，其中該第一埋入式字元線和該第二埋入式字元線藉著該第三絕緣材料，彼此電性絕緣。
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