JP2013045894A

JP2013045894A - 補助電極構造を備えた立体型ｄｒａｍ

Info

Publication number: JP2013045894A
Application number: JP2011182712A
Authority: JP
Inventors: Jiwon Chen; 志遠陳; Kyeonghyeon Chen; 孟賢陳; Zhi-Wei Xiong; 志偉熊
Original assignee: Rexchip Electronics Corp
Current assignee: Rexchip Electronics Corp
Priority date: 2011-08-24
Filing date: 2011-08-24
Publication date: 2013-03-04

Abstract

【課題】補助電極構造を備えた立体型DRAMの提供。
【解決手段】本補助電極構造を備えた立体型DRAMは、基板(10)、該基板(10)上に形成された少なくとも一つのビット線(11)、該ビット線(11)上の成長領域(111)に形成された柱状体(20)、補助電極(40)、該基板(10)に平行で且つ該ビット線(11)に垂直なワード線(60)、該柱状体(20)に接続されたコンデンサ(70)を包含し、該ビット線(11)は該基板(10)にドーパントをドープし並びに拡散を実行して形成され、該補助電極(40)は該ビット線(11)の間隔領域(112)に設置され、並びに該柱状体(20)に隣接し、該ワード線(60)は該補助電極(40)と絶縁されて設置され、並びに該ビット線(11)と組み合わされて該コンデンサ(70)に電子データを入出力する。本発明は該補助電極(40)の設置により、該ビット線(11)の抵抗を制御できるようにすることで、該ビット線(11)の導電能力を向上する。
【選択図】図２Ｂ

Description

本発明は立体型DRAMに係り、特に補助電極構造を備えた立体型DRAMに関する。

半導体製造技術の不断の進歩により、電子部品の体積はますます縮小される一方で、その機能は大幅に増加している。一般に半導体工程の主要な研究開発の方向はトランジスタのサイズ縮小により、素子の集積度をアップすると共に、素子のスイッチング速度と素子のパワー消耗を改善し、素子の機能性を強化することにある。ただし、素子サイズの縮小は精密にエッチング工程方法及び設備を制御することと組み合わせなければ、製品歩留りを効果的に改善することはできない。

DRAMの技術領域において、もし回路設置面積を有効に減少できれば、有限なウエハー範囲内に更に多くのメモリチップを製造でき、それにより製造コストを減らすことができる。そのうち、垂直式のDRAMが主流とされ、それはトレンチ式コンデンサ構造と、スタック式コンデンサ構造とに分けられ、これら二種類の構造は、業界で広く採用されており、有効にメモリユニットのサイズを縮小でき、妥当にチップ空間を利用して、高密度のDRAM構造を製造できる。例えば特許文献１によると、一種のSGT(Surrounding Gate Transistor)が記載され、並びに垂直式トランジスタスタック構造を利用して、ウエハーの占有面積を減らしている。

図１を参照されたい。それは垂直式の柱状トランジスタ(Vertical Pillar Transistor, VPT)構造とされ、それは、ビット線1、シリコン基板2、垂直式トランジスタ3、及びコンデンサ4を包含する。該ビット線1はイオンドープの方式で該シリコン基板2の表面に形成され、イオンドープの方式で形成されたビット線1構造は、エッチングにより金属線を埋蔵するステップが削減されて、工程ステップ数を減らせ、且つそのカップリングノイズは比較的小さい。しかしその一方で、その抵抗は金属線で形成したビット線よりも遥かに高く、信号伝送時の損耗を形成し、コンデンサ4内に保存される電荷が減ってしまうため、改善の必要がある。

米国特許公告第7795620号明細書

本発明の主要な目的は、イオンドープ式のビット線の高抵抗の問題を解決することにある。

上述の目的を達成するため、本発明は補助電極構造を備えた立体型DRAMを提供し、それは、基板、該基板上に形成された少なくとも一つのビット線、該ビット線上に形成された少なくとも一つの柱状体、第１誘電層、少なくとも一つの補助電極、第２誘電層、該基板に平行で且つ該ビット線に垂直な少なくとも一つのワード線、及び少なくとも一つのコンデンサを包含する。該ビット線は該基板上にドーパントをドープし、並びに拡散を実行することで形成される。且つ該ビット線は成長領域と間隔領域を有する。該柱状体は該ビット線の該成長領域上に形成され、並びに該ビット線より離れた上壁と、該ビット線と該上壁の間に介在する側壁とを有し、且つ該側壁は該ビット線に垂直である。該第１誘電層は該ビット線の該間隔領域及び該柱状体の表面に形成され、並びに該柱状体の該上壁に、該コンデンサに接続された開口が形成される。該補助電極は該第１誘電層の該間隔領域に対応する表面に形成され、並びに該柱状体に隣接し、該第２誘電層と該第１誘電層は接続され並びに該補助電極を被覆する。該ワード線は該第１誘電層の該側壁から離れた表面に形成され、並びに該補助電極との間が該第２誘電層で隔てられている。

以上の説明から分かるように、本発明は該補助電極が該間隔領域に設置されたことで、該第１誘電層により該ビット線の抵抗の大きさを制御でき、これにより該ビット線の導電能力を改善することができる。このほか、本発明の工程構造及びステップは垂直式柱状トランジスタの製造ステップに類似し、これにより高い工程の互換性を有する。

周知の技術の表示図である。本発明の実施例の立体構造図である。図２Ａの断面図である。本発明の製造ステップ表示図である。本発明の製造ステップ表示図である。本発明の製造ステップ表示図である。本発明の製造ステップ表示図である。本発明の製造ステップ表示図である。本発明の製造ステップ表示図である。本発明の実施例の電流比較図である。

本発明の技術内容、構造特徴、達成する目的を詳細に説明するため、以下に実施例を挙げ並びに図面を組み合わせて説明する。

図２Ａ及び図２Ｂを参照されたい。図２Ｂは図２Ａ中のＡ−Ａ断面図である。本発明は補助電極構造を備えた立体型DRAMとされ、それは基板(10)、該基板(10)上に形成された少なくとも一つのビット線(11)、該ビット線(11)上に形成された少なくとも一つの柱状体(20)、第１誘電層(30)、少なくとも一つの補助電極(40)、第２誘電層(50)、該基板(10)に平行で且つ該ビット線(11)に垂直な少なくとも一つのワード線(60)、及び少なくとも一つのコンデンサ(70)を包含する。

該ビット線(11)は該基板(10)上にドーパントをドープし、並びに拡散を実行することで形成される。該ドーパントは３Ａ或いは５Ａ族の元素とされ、該ビット線(11)にP 型或いはN 型半導体を形成させ、ドープ拡散の方式は、イオンレイアウト、炉管ドープ拡散或いはプラズマ拡散等とされ、且つ該ビット線(11)は成長領域(111)と間隔領域(112)を具備する。本実施例では、該ビット線(11)は複数の成長領域(111)と複数の間隔領域(112)を有し、且つ複数の該成長領域(111)と複数の該間隔領域(112)が相互に間隔を取って配列され、該ビット線(11)は複数個が設けられ得て、且つ該基板(10)上に、相互に平行に間隔を以て配列される。該柱状体(20)は該ビット線(11)の該成長領域(111)上に形成され、並びに該ビット線(11)より離れた上壁(21)と該ビット線(11)と該上壁(21)の間に介在する側壁(22)とを有し、且つ該側壁(22)は該ビット線(11)に垂直である。この実施例では、該柱状体(20)は該成長領域(111)に対応して複数個設けられる。

該第１誘電層(30)は該ビット線(11)の該間隔領域(112)及び該柱状体(20)の表面に形成され、並びに該柱状体(20)の上壁(21)は開口(31)を形成する。該補助電極(40)は該第１誘電層(30)の該間隔領域(112)に対応する表面に形成され、並びに該柱状体(20)に隣接する。そのうち該補助電極(40)は、隣り合った該柱状体(20)の間に位置し、並びに該基板(10)の表面に平行で且つ該ビット線(11)に垂直な方式で設置され、該第２誘電層(50)と該第１誘電層(30)は接続され、並びに該間隔領域(112)の領域範囲内に該補助電極(40)を被覆し、これにより該補助電極(40)とその他の素子の電気的導通を防止する。

該ワード線(60)は第１ワード線(61)と第２ワード線(62)を包含し、それは該第１誘電層(30)の該側壁(22)より離れた表面に形成される。さらに詳しくは、該第１ワード線(61)及び該第２ワード線(62)はそれぞれ複数の該柱状体(20)の隣り合った該側壁(22)の一側に設置され、並びに補助電極(40)との間が該第２誘電層(50)で隔てられ、且つ相互に未接触とされる。本実施例では、該ワード線(60)は該ビット線(11)に対応して複数個が設けられ、該ビット線(11)とアレイ方式の配列を形成している。

該コンデンサ(70)は該柱状体(20)の上壁(21)に形成され、並びに該開口(31)を通して該柱状体(20)と接続されている。

図３Ａに示されるように、製造する時は、まず、該基板(10)上にドーパントをドープし並びに拡散を実行することで、該ビット線(11)を形成する。ドープ拡散の方式は、イオンレイアウト、炉管ドープ拡散、或いはプラズマ拡散等とされる。且つ、該ワード線(60)上に複数の該柱状体(20)を形成する。

図３Ｂも合わせて参照されたい。該第１誘電層(30)を該柱状体(20)及び該ビット線(11)の表面に形成し、続いて、図３Ｃのように、複数の該柱状体(20)の間の領域に該補助電極(40)を形成し、すなわち、該間隔領域(112)に対応する位置に、該補助電極(40)を形成する。その後、図３Ｄに示されるように、該補助電極(40)の表面に該第２誘電層(50)を形成し、且つ該第２誘電層(50)と該第１誘電層(30)は接続し並びに該補助電極(40)を被覆するようにする。そのうち、該第１誘電層(30)と該第２誘電層(50)の材質は同じか或いは異なる材質組成とする。

該第２誘電層(50)の設置完成後、図３Ｅも参照されたいが、該第２誘電層(50)の上に該ワード線(60)を形成し、並びにエッチングの方式で、該柱状体(20)の隣り合った該側壁(22)の表面に、該第１ワード線(61)と該第２ワード線(62)を形成し、且つ該第１ワード線(61)と該第２ワード線(62)は相互に未接触とする。

特に説明しておくべきことは、該柱状体(20)は実際上、ドープ可能な元素をトランジスタのソース或いはドレインとして使用でき、該第１ワード線(61)及び該第２ワード線(62)はトランジスタのゲートとして使用できるということであるが、ソースとドレインのドープ或いは設置方式は本領域における通常の知識であるため、ここでは詳しくは説明しない。

本発明において、該第１ワード線(61)と該第２ワード線(62)が相互に未接触であるとは、複数の該柱状体(20)の隣り合う側壁(22)上の第１ワード線(61)と第２ワード線(62)に関することであり、同一の柱状体(20)の両側の側壁(22)上にそれぞれ設置された第１ワード線(61a)と第２ワード線(62)は相互に電気的に接続され、トランジスタのゲートとして使用される。

最後に、図3Ｆを参照されたい。コンデンサ(70)を該柱状体(20)上に設置して垂直式のDRAM構造を形成する。

図４を参照されたい。これは本発明の構造を利用した電流及び伝統的構造の電流の量子化標準差（ｓｉｇｍａ）比較図であり、図示されるように、周知構造(81)の量子化標準差は比較的不安定であり、且つ電流は明かに本発明の構造(82)より小さく、ほぼ本発明の構造(82)の電流量の三分の一であり、本発明の横座標は、対数座標で電流量の大きさを表現し、並びに、本発明の構造(82)の量子化標準差の曲線は比較的平坦であり、工程後の誤差が比較的小さいことを表し、これにより、全体の安定性と歩留りをアップできる。

総合すると、本発明は、該補助電極(40)を利用してドープ拡散で形成する該ビット線(11)の抵抗の大きさを制御し、それにより該ビット線(11)の導電能力をアップし、よって該コンデンサ(70)中に保存される電荷損失を防止する。このほか、本発明の工程構造及びステップは垂直式柱状トランジスタの工程ステップに類似するため、高い工程の互換性を有し、並びに実際の測定数値の表現により、本発明の構造は周知の技術よりも安定性が極めて高い。このため本発明は極めて進歩性を有し、特許の要件に符合する。

以上述べたことは、本発明の実施例にすぎず、本発明の実施の範囲を限定するものではなく、本発明の特許請求の範囲に基づきなし得る同等の変化と修飾は、いずれも本発明の権利のカバーする範囲内に属するものとする。

(10) 基板
(11) ビット線
(111)成長領域
(112)間隔領域
(20) 柱状体
(21) 上壁
(22) 側壁
(30) 第１誘電層
(40) 補助電極
(50) 第２誘電層
(60) ワード線
(61) 第１ワード線
(62) 第２ワード線
(70) コンデンサ

Claims

補助電極構造を備えた立体型DRAMにおいて、
基板10と、少なくとも一つのビット線11であって、該基板10上に形成され、該ビット線11は該基板10上にドーパントをドープし並びに拡散を実行して形成され、且つ該ビット線11は成長領域111と間隔領域112とを備えた、上記ビット線11と、
少なくとも一つの柱状体20であって、該ビット線11の該成長領域111上に形成され、該ビット線11より遠く離れた上壁21と該ビット線11と該上壁21の間に介在する側壁22とを備え、且つ該側壁22が該ビット線11に垂直である、上記柱状体20と、第１誘電層30であって、該ビット線11の間隔領域112及び該柱状体20の表面に形成され、並びに該柱状体20の上壁21において開口31を形成する、上記第１誘電層30と、少なくとも一つの補助電極40であって、該第１誘電層30の、該間隔領域112に対応する表面に形成され、並びに該柱状体20に隣接する、上記補助電極40と、第２誘電層50であって、該第１誘電層30と接続され並びに該補助電極40を被覆する、上記第２誘電層50と、少なくとも一つのワード線60であって、該基板10の表面に平行であり且つ該ビット線11に平行であり、該第１誘電層30の該側壁22より離れた表面に形成され、並びに該補助電極40との間に該第２誘電層50が介在する、上記ワード線60と、少なくとも一つのコンデンサ70であって、該柱状体20の該上壁21に形成され、並びに該開口31を通して該柱状体20と接続された、上記コンデンサ70と、を包含したことを特徴とする、補助電極構造を備えた立体型DRAM。
請求項１記載の補助電極構造を備えた立体型DRAMにおいて、該第１誘電層30と該第２誘電層50は異なる材質とされたことを特徴とする、補助電極構造を備えた立体型DRAM。
請求項１記載の補助電極構造を備えた立体型DRAMにおいて、該成長領域111及び該間隔領域112はそれぞれ複数個が設けられ、且つ相互に間隔を以て配列され、該柱状体20は該成長領域111に対応して複数個が設けられることを特徴とする、補助電極構造を備えた立体型DRAM。
請求項３記載の補助電極構造を備えた立体型DRAMにおいて、該ワード線60は第１ワード線61と第２ワード線62を包含し、該第１ワード線61と該第２ワード線62はそれぞれ複数の該柱状体20の隣り合う該側壁22の一側に設けられ、且つ相互に未接触であることを特徴とする、補助電極構造を備えた立体型DRAM。
請求項３記載の補助電極構造を備えた立体型DRAMにおいて、該ビット線11は複数個が設けられ、且つ相互に平行で間隔を以て設置されたことを特徴とする、補助電極構造を備えた立体型DRAM。
請求項５記載の補助電極構造を備えた立体型DRAMにおいて、該補助電極40は複数個が設けられ且つ複数の該柱状体20の間に設けられ、並びに該基板10の表面に平行であり且つ該ビット線11に垂直であることを特徴とする、補助電極構造を備えた立体型DRAM。
請求項１記載の補助電極構造を備えた立体型DRAMにおいて、該ドーパントは３Ａ或いは５Ａ族元素とされ、該ビット線11にP型或いはN型半導体を形成させることを特徴とする、補助電極構造を備えた立体型DRAM。
請求項１記載の補助電極構造を備えた立体型DRAMにおいて、該ビット線11はイオンレイアウト、炉管を使用したドープ拡散、或いはプラズマ拡散の方式により該ドーパントを該基板10にドープし並びに拡散を実行することにより形成されることを特徴とする、補助電極構造を備えた立体型DRAM。