JPH11243183A - メモリセル装置、その製造方法及び作動方法 - Google Patents

メモリセル装置、その製造方法及び作動方法

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JPH11243183A
JPH11243183A JP10358127A JP35812798A JPH11243183A JP H11243183 A JPH11243183 A JP H11243183A JP 10358127 A JP10358127 A JP 10358127A JP 35812798 A JP35812798 A JP 35812798A JP H11243183 A JPH11243183 A JP H11243183A
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semiconductor
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Franz Hoffmann
ホフマン フランツ
Wolfgang Dipl I Krautschneider
クラウチュナイダー ウォルフガング
Wolfgang Dr Roesner
レスナー ウォルフガング
Lothar Dr Risch
リッシュ ロタール
Till Schloesser
シュレーサー ティル
Paul-Werner Von Basse
フォン バッセ パウル−ウェルナー
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Abstract

(57)【要約】 【課題】 改善された方法で制御することのできる、特
にギガビット世代に必要なメモリ密度を有するメモリセ
ル装置、このようなメモリセル装置の製造方法及び作動
方法を提供する。 【解決手段】メモリセル装置はシリコン基板内にそれぞ
れビット線とメモリ素子との間に接続されている少なく
とも１つの選択トランジスタを有する多数のメモリセル
を有している。これらのメモリセルはそれぞれ第１のワ
ード線と第２のワード線を介して制御可能であり、その
際第１のワード線及び第２のワード線は交差している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリセル装置、そ
の製造方法及び作動方法に関する。
【０００２】
【従来の技術】メモリセル装置、特にＤＲＡＭ装置、Ｒ
ＯＭ装置、ＥＰＲＯＭ装置及びＥＥＰＲＯＭ装置は多く
の場合マトリックス状に配設される多数のメモリセルを
有する。その際個々のメモリセルはそれぞれビット線及
びワード線を介して制御可能である。メモリセルはそれ
ぞれ情報を格納するメモリ素子を有する。情報の格納は
例えばメモリキャパシタに蓄えられる電荷、浮遊ゲート
に蓄えられる電荷又はトランジスタの特性、例えばしき
い値電圧を介して又はビット線に対する導電接続の有無
を介して行われる。
【０００３】情報の読出しには個々のメモリセルを連続
的にその所属のワード線及びビット線を介して制御し、
情報を電圧又は電流の評価により読出す（例えばナカゴ
メ（Ｙ．Ｎａｋａｇｏｍｅ）その他による「アイ・イー
・イー・イー・ジャーナル・オブ・ソリッドステート
（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ）」第２６巻、第４号、１９
９１年第４６５〜４７０頁参照）。電流の評価は読出し
速度に関して電圧評価よりも勝っているが、それには回
路にかなりの出費を要する。読出し過程を促進するため
にしばしば多数の、例えば２５６個のメモリセルが１つ
のセルブロックにまとめられる。個々のセルブロックは
並列的に読出しされる。しかし個々のセルブロックでの
読出し過程は依然として連続的に行われる。
【０００４】電気的に書込み可能のメモリセル装置、例
えばＤＲＡＭ装置又はＥＥＰＲＯＭ装置では情報の書込
みに同様に各メモリセルがその所属のビット線及びワー
ド線を介して制御される。同時にビット線は書込むべき
情報に相応する電圧レベルを印加される。情報の書込み
は全てのメモリセルに連続的に行われる。その際ビット
線は、その都度１つの電圧状態から別の電圧状態に切換
えなければならない。これは電力の消費を伴い、特に例
えば携帯電話、ノートパソコン、データバンク計算機又
はＰＤＡ（パーソナル・ディジタル・アシスタント−個
人情報機器−）のようなモバイル機器のメモリセルの使
用時に障害となる。
【０００５】更にＤＲＡＭ装置の場合格納された情報が
規則的な時間間隔で更新されなければならないという問
題が生じる。それには情報はまず連続的にメモリセルか
ら読出され、次いで再び書込まれる。この場合も不所望
の電力の消費が発生する。
【０００６】ＤＲＡＭ装置におけるもう１つの問題はメ
モリ世代毎に増大するメモリ密度にある。これに伴って
実装密度を高める、即ちメモリセル当たりの所要面積を
削減する必要性が生じる。ドイツ連邦共和国特許出願公
告第１９５１９１６０号Ｃ１明細書から４Ｆ2 のメモリ
セル面で形成することのできるメモリ装置が公知であ
る。その際Ｆとはその時の技術で最小に形成可能の構造
寸法のことである。その場合メモリセル当たり１個の縦
型ＭＯＳトランジスタが備えられ、その第１のソース／
ドレイン領域はメモリコンデンサのメモリノードと接続
され、チャネル領域はゲート電極により環状に囲まれ、
第２のソース／ドレイン領域は埋込みビット線と接続さ
れている。ワード線に沿って隣接する縦型ＭＯＳトラン
ジスタのゲート電極はこの場合互いに隣接しており、一
緒にワード線を形成する。
【０００７】
【発明が解決しようとする課題】本発明の課題は、改善
された方法で制御することのできるメモリセル装置を提
供することにある。特にギガビット世代に必要であるよ
うなメモリ密度を有するメモリセル装置を作ることがで
きなければならない。更にこのようなメモリセル装置の
製造方法及び作動方法を提供することにある。
【０００８】
【課題を解決するための手段】この課題は本発明の請求
項１に記載のメモリセル装置、請求項１２に記載のその
製造方法並びに請求項１９及び２０に記載のその作動方
法により解決される。本発明の実施態様は従属請求項か
ら明らかである。
【０００９】本発明によれば多数のメモリセルを有する
半導体基板をまず形成する。これらのメモリセルはそれ
ぞれ半導体基板の主面に関して垂直の少なくとも１つの
選択トランジスタを有しており、このトランジスタはメ
モリ素子に接続されている。有利には選択トランジスタ
はビット線とメモリ素子との間に挿入接続されている。
しかしビット線は他の方法でも接続可能である。メモリ
セルはそれぞれ第１のワード線と第２のワード線を介し
て制御可能であり、その際第１のワード線と第２のワー
ド線は交差している。メモリセルの制御は第１のワード
線と第２のワード線を介してのみ行われる。それにより
ビット線を並列的に読出しすることができる。
【００１０】電気的に書込み可能のメモリセル装置の場
合メモリセルは同様にそれぞれ第１のワード線と第２の
ワード線を介して制御される。ビット線は情報に相応す
る電圧レベルの印加のためだけに使用され、制御には使
用されない。従って所定の電圧レベルに相応する情報の
書込みのために全てのビット線を所定の電圧レベルに印
加することができる。情報を格納すべきメモリセルは第
１のワード線と第２のワード線を介して制御される。こ
の情報は１つのサイクルで全ての相応するメモリセルに
書込まれる。従ってディジタル情報の書込みには２つの
過程、即ち“１”の第１の並列的な書込み、“０”の第
２の並列的な書込みで十分である。それにより書込み過
程は従来技術に比べて著しく促進される。更にビット線
は種々の情報の数に相当する頻度で再充電するだけでよ
い。ディジタル情報の場合ビット線は２回だけ再充電す
れば良い。従って電力の消費は低減される。
【００１１】ＤＲＡＭ装置の場合このことは情報の更新
（リフレッシュ）にも利用される。その際格納された情
報はシフトレジスタを介して読出されると有利である。
シフトレジスタに格納されたデータワードはその後第１
のワード線と第２のワード線の制御に使用され、その際
ビット線はそれぞれの電圧レベルに置かれる。
【００１２】従来技術に比べてビット線に必要な再充電
の回数が著しく減少することから、書込み並びに情報の
更新の際の電力の消費は著しく削減される。
【００１３】半導体基板としては特に単結晶シリコンウ
ェハ又はＳＯＩ基板の単結晶シリコン層が適している。
【００１４】メモリ素子としてはメモリセル装置に通常
使用される全てのメモリ素子が適している。特にしばし
ばＲＯＭ装置に使用されるような種々の電気的特性を有
するＭＯＳトランジスタ、ＲＯＭ装置に使用されるよう
な回線遮断素子、ヒューズ、浮遊ゲート有するＭＯＳト
ランジスタ並びにメモリキャパシタを有するメモリ素子
が適している。
【００１５】メモリセル装置をＤＲＡＭ装置として形成
することは本発明の枠内にある。この場合情報の読取り
及び書込みの際のより迅速なデータアクセス並びに情報
の書込み及び更新の際の電力の消費が比較的僅かである
という利点が有効となる。ＤＲＡＭ装置ではメモリ素子
はメモリキャパシタとして形成されると有利であり、こ
れは半導体基板内に、特にトレンチコンデンサとして、
また半導体基板の主面にもしくは半導体基板の主面の上
方に、特に積層コンデンサとして形成可能である。コン
デンサ誘電体としては通常のメモリ誘電体、特に酸化シ
リコン、酸化シリコンと窒化シリコンとの配合物又は例
えばＢＳＴ（バリウム−ストロンチウム−チタン酸
塩）、Ｔａ2 Ｏ5 又はＳＢＴ（ストロンチウム−ビスマ
ス−タンタル酸塩）のような高ε誘電体が適している。
【００１６】本発明の一実施態様によれば複数のメモリ
セルが１つのセルブロックにまとめられる。各セルブロ
ックのメモリセルは共通のビット線に接続されている。
これはビット線の電気抵抗を低減する利点を有する。更
にこれにより読出し増幅器の設計に新たな自由度がもた
らされる。
【００１７】メモリセルがそれぞれビット線とメモリ素
子との間に直列に接続されている第１の選択トランジス
タと第２の選択トランジスタを有することは本発明の枠
内にある。その際第１の選択トランジスタは第１のワー
ド線により、第２の選択トランジスタは第２のワード線
により制御可能である。その際実装密度が高められるた
めに隣接するメモリセルはそれぞれ共通の第１の選択ト
ランジスタと第１のワード線を有する。隣接するメモリ
セルはそれぞれ異なる第２の選択トランジスタと第２の
ワード線を有する。それらはまたそれぞれ共通の第１の
ワード線と異なる第２のワード線を介して制御可能であ
る。
【００１８】本発明の一実施形態によれば、共通の第１
の選択トランジスタと異なる第２の選択トランジスタを
有する２つの隣接するメモリセルが１つの半導体柱体内
に配設されている。この半導体柱体は半導体基板の主面
に隣接しており、半導体基板の主面に直交する側面を有
する。柱体は特に互いに交差するほぼ並列の第１のトレ
ンチとほぼ並列の第２のトレンチとにより画成される。
共通の第１の選択トランジスタは縦型ＭＯＳトランジス
タとして形成されており、そのゲート電極は半導体柱体
の少なくとも１つの側面に配設されている。主面の範囲
には２つの隣接するメモリセルの第２の選択トランジス
タがプレーナ型ＭＯＳトランジスタとして配設されてい
る。第２の選択トランジスタのゲート電極はそれぞれ半
導体柱体の主面の上方にある。これらのゲート電極は異
なる第２のワード線の構成要素である。共通の第１の選
択トランジスタのゲート電極は第１のワード線の構成要
素である。隣接するメモリセルは半導体柱体内に配置さ
れている。
【００１９】本発明のこの実施形態では共通の第１の選
択トランジスタの第１のゲート電極が半導体柱体を囲む
ように環状に形成されると有利である。第１のワード線
の１つに沿って隣接するメモリセル対の半導体柱体をそ
れらの間隔が主面に平行に第１のゲート電極の厚みより
も小さくなるように配置した場合、隣接する半導体柱体
の第１のゲート電極は互いに接し、こうして第１のワー
ド線が形成される。第１のワード線に直交して隣接する
半導体柱体の間隔は主面に平行に第１のゲート電極の厚
さの２倍よりも大きくなる。第１のワード線はこの場合
自己整合による処理工程で、即ち整合すべきマスクを使
用せずに形成することができる。
【００２０】更に第１の選択トランジスタ及び第２の選
択トランジスタを、半導体基板の主面に接しかつ主面と
交差する側面を有する半導体柱体の少なくとも１つの側
面に沿ってそれぞれ配置することは本発明の枠内にあ
る。その際第１の選択トランジスタと第２の選択トラン
ジスタは上下に配置される。第１の選択トランジスタの
第１のゲート電極と第２の選択トランジスタの第２のゲ
ート電極はその場合半導体柱体の各側面に接している。
【００２１】この実施形態において第１のゲート電極と
第２のゲート電極が半導体柱体をそれぞれ環状に囲んで
いることは本発明の枠内にある。有利にはこの形態は半
導体基板の主面内に第１のトレンチと第２のトレンチを
エッチングすることにより形成される。第１のトレンチ
はそれぞれほぼ平行に上下に延びている。第２のトレン
チも同様に上下にほぼ平行に延びている。第１のトレン
チと第２のトレンチは互いに交差している。その際それ
ぞれ２つの隣接する第１のトレンチと第２のトレンチで
１つの半導体柱体を画成する。第１のゲート電極を形成
する前に、隣接する半導体柱体の間隔が第１のワード線
の方向には第２のワード線の方向におけるよりも狭くな
るように、半導体柱体の断面を少なくとも１つの補助構
造によって拡大する。第２のワード線の範囲では少なく
とも１つの第２の補助構造を使用して、第２のワード線
の範囲内で隣接する半導体柱体の間隔が第２のワード線
の方向には第１のワード線の方向におけるよりも狭くな
るように半導体柱体の断面を拡大する。次に第１のワー
ド線と第２のワード線を自己整合的に例えば層の蒸着及
び層の異方性エッチバックによりスペーサを形成するよ
うにして形成する。隣接する半導体柱体の間隔が一つの
方向では別の方向よりも狭いため、隣接するゲート電極
は狭い方の間隔を有する方向で互いに接し、一方広い方
の間隔の方向では互いに間隔を置かれている。このよう
にして平行に互いに延びる鎖状の回路が形成される。こ
の実施形態では各半導体柱体は１つのメモリセルを有す
る。
【００２２】メモリセルがそれぞれ第１のワード線と第
２のワード線を介して制御することのできる唯１つの選
択トランジスタを有することは本発明の枠内にある。選
択トランジスタは、特にソース及びドレイン領域間に第
１のワード線の一部もしくは第２のワード線の一部であ
る２つのゲート電極を有するＭＯＳトランジスタとして
形成されている。その際第１のワード線の分散フィール
ドと第２のワード線の分散フィールドが重複しているの
で、第１のワード線及び第２のワード線を介しての制御
により連続した導電性チャネルが接続可能となる。その
際実装密度を高めるために交差して隣接する第１のトレ
ンチと第２のトレンチにより画成される半導体柱体の側
面に選択トランジスタを配置し、第１のワード線と第２
のワード線を半導体柱体の側面に上下に配置すると有利
である。第１のトレンチ並びに第２のトレンチの幅及び
相互間隔がそれぞれ最小に形成可能の構造寸法Ｆである
とすると、メモリセル当たり４Ｆ2 の所要面積を有する
メモリセル装置を実現することができる。
【００２３】半導体柱体は半導体基板内にトレンチをエ
ッチングすることによっても、選択エピタキシーにより
格子状の絶縁構造の開口の内部に形成することも可能で
ある。後者の場合格子状の絶縁構造はトレンチの形状を
限定する。
【００２４】各メモリセルが第１と第２のワード線を介
して制御可能であるので、メモリセル装置は第１と第２
のワード線の相応する制御により折返しビット線構成に
従って作動することができる。
【００２５】
【発明の実施の形態】本発明を図示の実施例に基づき以
下に詳述する。
【００２６】少なくとも主面１１の範囲に単結晶シリコ
ンを有する半導体基板はｐドープ基板本体１２、その上
に配置されているｎ+ ドープシリコン層１３、その上に
配置されている第１のｐドープ層１４及びその上に配置
されている第２のｐドープシリコン層１５を含んでいる
（図１参照）。ｐドープ基板本体１２は１０16ｃｍ-3の
ドーパント濃度を有する。ｎ+ ドープシリコン層１３は
エピタキシャル成長により５００ｎｍの厚さに形成され
ている。この層は１０20ｃｍ-3のドーパント濃度を有す
る。第１のｐドープシリコン層１４及び第２のｐドープ
シリコン層１５はエピタキシャル成長により合わせて５
００ｎｍの厚さを有する。第１のｐドープシリコン層１
４は２００ｎｍの厚さと、１０17ｃｍ-3のドーパント濃
度を有する。第２のｐドープシリコン層１５は３００ｎ
ｍの厚さと１０16ｃｍ-3のドーパント濃度を有する。
【００２７】引続き主面１１上に第１のトレンチマスク
１６をＳｉＯ2 層の堆積及び構造化により形成する。Ｓ
ｉＯ2 層をＴＥＯＳ法で１５０ｎｍの層厚で堆積し、フ
ォトレジストマスクを使用してＣＨＦ3 、Ｏ2 での乾式
エッチングにより構造化する。第１のトレンチマスク１
６は２５０ｎｍの幅、２５０ｎｍの相互間隔を有する条
片状の開口を有する。この幅及び間隔はそれぞれ使用さ
れる技術で最小に形成可能の構造寸法Ｆに相当する。
【００２８】第１のトレンチマスク１６を形成するため
に使用されたフォトレジストマスクを除去した後、第１
のトレンチ１７をエッチングするが、その際この第１の
トレンチマスク１６はＨＢｒ、Ｈｅ、Ｏ2 、ＮＦ3 での
乾式エッチングプロセスのトレンチマスクとして使用さ
れる。引続き第１のトレンチマスク１６を例えばＨＦを
使用する湿式化学法により除去する（図２参照）。第１
のトレンチ１７の深さは１１００ｎｍである。従って第
１のトレンチ１７はｐドープ基板本体１２にまで達す
る。その際ｎ+ ドープシリコン層１３から条片状のビッ
ト線１３′が形成される。
【００２９】次に第１のトレンチ１７を完全に満たすＳ
ｉＯ2 層１８を堆積する。ＳｉＯ2層１８はＴＥＯＳ法
で２００ｎｍの厚層に堆積する（図３参照）。ＳｉＯ2
層１８の表面に条片状の開口を有するフォトレジストマ
スク１９を形成する。フォトレジストマスク１９の条片
状の開口は第１のトレンチ１７に直交している（図３及
び図４参照）。フォトレジストマスク１９内の条片形の
開口は２５０ｎｍの幅と１２５０ｎｍの相互間隔を有す
る。
【００３０】Ａｒ、ＣＦ4 、ＣＨＦ3 、Ｎ2 、Ｈｅでの
乾式エッチングによりＳｉＯ2 層１８から第２のトレン
チマスク１８′を形成する。次にフォトレジストマスク
１９を除去する。第２のトレンチマスク１８′の構造化
の際に第１のトレンチ１７がＳｉＯ2 で満たされたまま
残っている。８０ｎｍの厚さのＳｉＯ2 層のＴＥＯＳ法
での堆積により、また引続いてのＣＨＦ3 、Ｏ2 での異
方性エッチングにより第２のトレンチマスク１８′の主
面に対し垂直な側面にＳｉＯ2 スペーサ１９０が形成さ
れる（図５参照）。
【００３１】第２のトレンチマスク１８′及びＳｉＯ2
スペーサ１９０の使用下に異方性乾式エッチングにより
第２のトレンチ１１０を形成する（図５参照）。第２の
トレンチ１１０を５００ｎｍの深さにエッチングする。
このトレンチはビット線１３′にまで達するが、ビット
線１３′を切断することはない。第２のトレンチ１１０
の深さは第１のｐドープシリコン層１４が確実に切断さ
れる程度にしなければならない。第２のトレンチ１１０
の幅は９０ｎｍである。この幅は第２のトレンチマスク
１８′内の条片状の開口の幅に比べてＳｉＯ2 スペーサ
１９０の幅だけ削減されている。
【００３２】引続きＣＨＦ3 、Ｏ2 での異方性エッチン
グによりＳｉＯ2 スペーサ１９０及び第２のトレンチマ
スク１８′の上方範囲をシリコンに対し選択的にエッチ
ングする。その際第１のトレンチ１７内にある第２のト
レンチマスク１８′の部分をトレンチ１７内に第２のト
レンチマスク１８′から第１の絶縁構造１８′′が形成
される程度にエッチングする（図６及び図７参照）。第
１の絶縁構造１８′′は第１のトレンチの底部を覆い、
ビット線１３′の上方範囲にまで達する。その際第１の
ｐドープシリコン層１４、第２のｐドープシリコン層１
５及びビット線１３′の上方範囲の側面は露出される。
第１の絶縁構造１８′′の高さは約５００ｎｍである。
【００３３】熱酸化によりＳｉＯ2 から成る第１の誘電
層１１１を５ｎｍの層厚に形成する。この第１の誘電層
１１１上に導電層１１２を施す。導電層１１２をインサ
イチューでドープされたポリシリコンから８０ｎｍの層
厚に形成する。ドーパントとしてはリンを使用する。ド
ーパント濃度は１０21ｃｍ-3である。導電層１１２は第
２のトレンチ１１０を完全に満たす。第１のトレンチ１
７は導電層１１２によって満たされていない（図６及び
図７参照）。
【００３４】Ｈｅ、ＨＢｒ、Ｃｌ2 、Ｃ2 Ｆ6 での異方
性エッチングにより導電層１１２を第１の誘電層１１１
に対し選択的にエッチングする。その際導電層１１２を
主面１１の下方２００ｎｍの深さまで除去する。その際
導電層１１２から第１のワード線１１２′が形成され
る。第１のワード線１１２′の高さは、第１の誘電層１
１１が第１のｐドープシリコン層１４の側面を覆う範囲
を確実に覆うように調整される。このワード線１１２′
はそれぞれ半導体柱体を囲む環状の素子から形成され
る。その際第１のトレンチ１７の方向に隣接する環状素
子は互いに接している（図８及び図９参照）。ＳｉＯ2
層の堆積及びエッチバックにより第１のトレンチ１７及
び第２のトレンチ１１０は第２の絶縁構造１１３で満た
される。ＳｉＯ2 層はＴＥＯＳ法で２００ｎｍの層厚に
堆積される。エッチバックはＣＨＦ3、Ｏ2 で行われ
る。第２の絶縁構造１１３を形成する際に第１のトレン
チ１７及び第２のトレンチ１１０の外側の主面１１は露
出される。
【００３５】熱酸化によりＳｉＯ2 から成る第２の誘電
層１１４を５ｎｍの層厚に形成する。第２の誘電層１１
４上に条片状の第２のワード線１１５を、その上に条片
状の窒化シリコン構造１１６を形成する（図８及び図９
参照）。第２のワード線１１５は第２のトレンチ１１０
に平行に延びている。第２のワード線を形成するために
第２の導電層と窒化シリコン層を堆積し、フォトレジス
トマスクを使用して条片状に構造化する。それにはＣＦ
4 、Ｏ2 、Ｎ2 、Ｈ2 、ＨＢｒ、Ｃｌ2 、Ｃ2Ｆ6 を以
下に記載するエッチングプロセスで使用する。第２のワ
ード線１１５を２５０ｎｍの幅、２５０ｎｍの間隔、２
００ｎｍの長さ及び１５０ｎｍの厚さに形成する。第２
のワード線１１５を例えばインサイチューでドープされ
たポリシリコンから形成する。ドーパントとしてはリン
が適している。ドーパント濃度は１０21ｃｍ-3である。
条片状の窒化シリコン構造１１６は第２のワード線１１
５と同じ寸法を有し、５０ｎｍの厚さを有する。
【００３６】窒化シリコン層の堆積及び窒化シリコン層
の異方性エッチングにより第２のワード線１１５の側面
に窒化シリコンスペーサを形成する。窒化シリコン層を
ＣＶＤ法で３０ｎｍの層厚で堆積する。エッチングはＣ
Ｆ4 、Ｏ2 、Ｎ2 で行われる。このエッチングはＳｉＯ
2 に対して選択的に行われる。
【００３７】フォトレジストマスク（図示せず）を注入
マスクとして使用して次に第１のｎ + ドープ領域１１８
を形成する。第１のｎ+ ドープ領域１１８はそれぞれ隣
接する第１のトレンチ１７の間に配置されており、主面
１１に接し、また第１のｐドープシリコン層１４の界面
に接している。それぞれ隣接する第１のトレンチ１７及
び第２のトレンチ１１０により画成される各半導体柱体
には第１のｎ+ ドープ領域１１８が設けられている。こ
の領域１１８は隣接する第２のトレンチ１１０の中央に
ある（図１０及び図１１参照）。第１のｎ+ ドープ領域
１１８は１０21ｃｍ-3のドーパント濃度と３００ｎｍの
深さを有する。注入はリン又はヒ素で行われる。
【００３８】フォトレジストマスクの除去後、第２のｎ
+ ドープ領域１１９を形成するための注入マスクとして
使用されるもう１つのフォトレジストマスク（図示せ
ず）を形成する。各半導体柱体には隣接する第２のトレ
ンチ１１０間のそれぞれ第１のｎ+ ドープ領域１１８の
両側に配設されている２つのｎ+ ドープ領域１１９を形
成する。第２のｎ+ ドープ領域１１９と第１のｎ+ 領域
１１８との間ではそれぞれ第２のｐドープシリコン層１
５が主面１１に接している。第２のｎ+ ドープ領域１１
９の深さは１００ｎｍである。これは第２のドープシリ
コン層１５の厚さよりも少ない。注入はリンで行われ
る。第１のｎ+ ドープ領域１１８と第２のｎ + ドープ領
域１１９との間の半導体柱体の表面には第２のワード線
１１５の１つが延びている（図１１参照）。引続きＳｉ
Ｏ2 層１２０を堆積し、化学機械的研磨（ＣＭＰ）によ
り平坦化する。ＳｉＯ2 層１２０の平坦な表面は主面１
１の上方約５００ｎｍに配置されている。
【００３９】次にフォトレジストマスク及び例えばＡ
ｒ、ＣＦ4 、ＣＨＦ3 での異方性エッチングによりＳｉ
Ｏ2 層１２０内に第２のｎ+ ドープ領域１１９に対する
接触孔を開口する。接触孔にメモリノード１２１を設け
る。そのため全面的にドープされたポリシリコン層を堆
積し、化学機械的研磨により平坦化する。メモリノード
１２１は１０21ｃｍ-3のドーパント濃度のリンをインサ
イチューでドープされる。
【００４０】メモリノード１２１のための接触孔を開口
するためフォトリソグラフィにより形成されるフォトレ
ジストマスクが必要となるが、その調整は第２のワード
線１１５が完全に窒化シリコンで覆われており、接触孔
のエッチングが窒化シリコンに対して選択的に行われる
ので特に問題とはならず、従ってフォトレジストマスク
の調整誤差は問題とならない。
【００４１】その後ＳｉＯ2 から成るコンデンサ誘電体
１２２、ＳｉＯ2 、Ｓｉ3 Ｎ4 及びＳｉＯ2 から成る三
重層又はＢＳＴ（バリウム−ストロンチウム−チタン酸
塩）又はＳＢＴ（ストロンチウム−ビスマス−タンタル
酸塩）から成る強誘電層を堆積する。コンデンサ誘電体
１２２は４ｎｍの層厚で堆積される。このコンデンサ誘
電体１２２上にドープされたポリシリコンから成るコン
デンサ板１２３を施す。このコンデンサ板１２３はドー
パントとしてリンを１０21ｃｍ-3のドーパント濃度でイ
ンサイチューでドープされたポリシリコンの堆積により
形成される。
【００４２】この実施例ではそれぞれ２つの隣接する第
１のトレンチ１７と第２のトレンチ１１０により画成さ
れる半導体柱体はそれぞれ２つのメモリセルを含んでい
る。この２つのメモリセルはビット線１３′、ソース／
ドレイン領域としての第１のｎ+ ドープ領域１１８及び
その間に配置されているチャネル領域としての第１のｐ
ドープシリコン層１４、第１のゲート誘電体１１１′及
び第１のワード線１１２′から構成される共通の第１の
選択トランジスタを有する。更にメモリセルはそれぞれ
第１のｎ+ ドープ領域１１８及びソース／ドレイン領域
としての第２のｎ+ ドープ領域１１９の１つ並びにその
間に配設されるチャネル領域としての第２のｐドープシ
リコン層１５、ゲート誘電体としての第２の誘電層１１
４及びチャネル領域の上方に配設される第２のワード線
１１５から構成される第２の選択トランジスタを有す
る。第１のｎ+ ドープ領域１１８を介して２つの第２の
選択トランジスタは共通の第１の選択トランジスタと直
列に接続されている。第２のトレンチ１１０の上方に配
設されている第２のワード線１１５はこのメモリセル装
置内に電気的機能をもたない。それらの機能は窒化シリ
コンに対して選択的にメモリノード１２１のための接触
孔のエッチングを可能にすることにある。
【００４３】共通の第１の選択トランジスタのしきい値
電圧は第１のｐドープシリコン層１４のドーピングによ
り調整される。第２の選択トランジスタのしきい値電圧
は第２のｐドープシリコン層１５のドーピングにより調
整される。或いは第２の選択トランジスタのしきい値電
圧は特別のチャネル注入により調整してもよい。
【００４４】第１のワード線１１２′は第２のワード線
１１５に直交しており、それぞれ１つの半導体柱体を囲
む環状の素子を有する（図１２参照）。
【００４５】最小に形成可能の構造寸法Ｆの幅とＦの間
隔を有する第１のトレンチ１７と、ＳｉＯ2 スペーサ１
９０の幅を差引いたＦの幅とＳｉＯ2 スペーサ１９０の
幅を加えて隣接する第２のトレンチ１１０の間の間隔５
Ｆを有する第２のトレンチ１１０を形成すると、それぞ
れ２つのメモリセルに１２Ｆ2 の所要面積が生じる。即
ちメモリセル装置はメモリセル当たり６Ｆ2 の所要面積
で形成することができる。
【００４６】第２の実施例ではＳＯＩ基板２１を含み、
その上に第１のｎ+ ドープシリコン層２２、第１のｐド
ープシリコン層２３、第２のｎ+ ドープシリコン層２
４、第２のｐドープシリコン層２５及び第３のｎ+ ドー
プ層２６をエピタキシャル成長させた半導体基板が使用
される。第３のｎ+ ドープ層２６は主面２７に接してい
る（図１３参照）。第１のｎ+ ドープシリコン層２２を
３００ｎｍの層厚でドーパントとしてヒ素を１×１０20
ｃｍ-3の濃度で形成する。第１のｐドープシリコン層２
３を１×１０18ｃｍ-3のドーパント濃度でホウ素をドー
プして２００ｎｍの層厚に形成する。第２のｎ+ ドープ
層２４はヒ素を１×１０19ｃｍ-3のドーパント濃度でド
ープして１００ｎｍの層厚に形成する。第２のｐドープ
シリコン層２５を２００ｎｍの層厚でホウ素を１×１０
18ｃｍ-3のドーパント濃度で形成する。第３のｎ+ ドー
プ層２６を２００ｎｍの層厚でヒ素を１×１０19ｃｍ-3
のドーパント濃度で形成する。
【００４７】主面２７上にＳｉＯ2 層の堆積及び構造化
により第１のトレンチマスク２８を形成する。ＳｉＯ2
層はＴＥＯＳ法で１５０ｎｍの層厚で堆積される。フォ
トレジストマスクを使用してこの層をＣＨＦ3 、Ｏ2 の
異方性エッチングにより構造化する。フォトレジストマ
スクの除去後第１のトレンチ２９をエッチングする。第
１のトレンチ２９をＨＢｒ、Ｈｅ、Ｏ2 、ＮＦ3 での異
方性エッチングにより形成する。第１のトレンチ２９は
第１のｎ+ ドープシリコン層２２にまで達する。第１の
トレンチ２９は条片状をしており、２００ｎｍの幅と隣
接する第１のトレンチ２９との間に２００ｎｍの間隔を
有する。第１のトレンチ２９の長さは５μm 、深さは８
００ｎｍである。
【００４８】第１のトレンチマスク２８をＨＦで湿式化
学エッチングにより除去した後主面２７に対してほぼ垂
直な第１のトレンチ２９の側面に窒化シリコンスペーサ
２１０を形成する。そのため窒化シリコン層を７０ｎｍ
の厚さに堆積し、異方性にＣＦ4 、Ｏ2 、Ｎ2 でシリコ
ンに対して選択的にエッチングする。窒化シリコン層の
厚さは第１のトレンチ２９の幅の１／３に相当する。
【００４９】次にシリコンスペーサ２１０の間に残留す
る間隙を第１の絶縁構造２１１で満たす。そのためＳｉ
Ｏ2 層をＴＥＯＳ法で堆積し、主面２７が露出されるま
でＣＨＦ3 、Ｏ2 で異方性にエッチバックする（図１４
参照）。
【００５０】主面２７上に第２のトレンチマスクをＳｉ
Ｏ2 層及び窒化シリコン層の堆積により形成する。Ｓｉ
Ｏ2 層はＴＥＯＳ法で１５０ｎｍの厚さで堆積される。
窒化シリコン層の厚さは７０ｎｍである。フォトレジス
トマスクを使用してＣＨＦ3、Ｏ2 での異方性エッチン
グにより窒化物層及びＳｉＯ2 層を構造化する。フォト
レジストマスクの除去後第２のトレンチ２１２を形成す
る。その際まずシリコンをＨＢｒ、Ｈｅ、Ｏ2 、ＮＦ3
で異方性にエッチングする。次にＳｉＯ2 を窒化物に対
して選択的にＣ2 Ｆ6 、Ｃ3 Ｆ8 でエッチングし、その
際第２のトレンチマスクの窒化シリコン層をハードマス
クとして使用する。引続き窒化シリコンスペーサ及び同
時に窒化シリコンハードマスクをＨ3 ＰＯ4 を使用する
湿式化学法により除去する。
【００５１】第２のトレンチ２１２は第１のトレンチ２
９にほぼ垂直に延びている（図１４のＸＶ−ＸＶ線によ
り切断した図１５参照）。第２のトレンチ２１２は２０
０ｎｍの幅、隣接する第２のトレンチ２１２との間に２
００ｎｍの間隔及び５μm の長さの条片状の断面を有す
る。第２のトレンチ２１２の深さは８００ｎｍである。
従って第２のトレンチ２１２は同様に第１のｎ+ ドープ
シリコン層２２にまで達する。
【００５２】引続き第１の絶縁構造２１１を除去する。
これは酸化シリコンのＨＦを使用しての湿式化学エッチ
ングにより窒化シリコン及びシリコンに対して選択的に
行われる。
【００５３】熱酸化により第１のゲート酸化物２１３を
５ｎｍの厚さに形成する。次にインサイチュウーでドー
プされたポリシリコン層の堆積及びドープされたポリシ
リコン層の異方性エッチングにより第１のワード線２１
４を形成する。このドープポリシリコン層はリンのドー
プにより堆積される。この層は７０ｎｍの厚さを有す
る。これは第１のトレンチ２９並びに第２のトレンチ２
１２の幅の１／３に相当する。従って第１のトレンチ２
９の対向する側面に配設された窒化シリコンスペーサ２
１０間の間隙は満たされるが、主面２７に対してほぼ垂
直に延びる側面が薄い第１のゲート酸化物２１３のみで
覆われる第２のトレンチ２１２は満たされない。ドープ
ポリシリコン層のエッチングはＨｅ、ＨＢｒ、Ｃｌ2 、
Ｃ2 Ｆ6 で異方性に行われる。異方性エッチングはワー
ド線２１４が第２のｎ+ ドープシリコン層２４の範囲の
高さになるまで継続される。第１のワード線２１４は第
１のｐドープシリコン２３を完全に覆う高さを有する
（図１６及び図１７参照）。
【００５４】第１のワード線２１４の部分はそれぞれ２
つの隣接する第１のトレンチ２９と第２のトレンチ２１
２により画成される１つの半導体柱体を環状に囲む。窒
化シリコンスペーサ２１０の間に残留する第１のトレン
チ２９内の空隙はその際完全に第１のワード線２１４で
満たされている。従って第１のトレンチ２９内では第１
のワード線２１４の環状の素子が共に接している。従っ
て第１のワード線２１４は互いに接する環状素子により
形成される。
【００５５】引続きＳｉＯ2 層の堆積及び異方性エッチ
バックにより第２のトレンチ２１２内で隣接する第１の
ワード線２１４の間に残留する空隙を満たす第２の絶縁
構造２１５を形成する。第２の絶縁構造２１５の高さは
第１のワード線２１４のそれよりも高い。第２の絶縁構
造２１５は最大で第２のｎ+ ドープシリコン層２４と第
２のｐドープシリコン層２５との界面にまで達する。Ｓ
ｉＯ2 層の堆積はＴＥＯＳ法で行われる。これはＡｒ、
ＣＦ4 、ＣＨＦ3 での異方性エッチングである。この異
方性エッチングでは主面２７上及び第２のトレンチ２１
２の上方範囲にある第１のゲート酸化物が同様に除去さ
れる。
【００５６】その後選択エピタキシーにより露出シリコ
ン表面上にシリコン構造２１６を成長させる。選択エピ
タキシーは７００℃〜９００℃の温度範囲でシランを含
むプロセスガスを使用して行われる。シリコン構造２１
６は第２の絶縁構造２１５の上方の第２のトレンチ２１
２の範囲の露出する側面を覆う。更にこのシリコン構造
は第３のｎ+ ドープシリコン層２６の表面を覆う。シリ
コン構造２１６はそれが成長するシリコン表面に対し垂
直に７０ｎｍの寸法を有する。これは第２のトレンチ２
１２の幅の１／３の相当する。従って第２のトレンチ２
１２は満たされない。第１のトレンチ２９の側面は窒化
シリコンスペーサ２１０により覆われているので、第１
のトレンチ２９の側面にシリコンは成長しない（図１８
及び図１９参照）。
【００５７】Ｈ3 ＰＯ4 を使用する湿式化学法で窒化シ
リコンをシリコンに対して選択的にエッチングする。こ
のようなエッチングにより第３のｎ+ ドープシリコン層
２６及び第２のｐドープシリコン層２５の側面は少なく
とも部分的に露出される。それにより第１のトレンチ２
９内の窒化シリコンスペーサ２１０の高さが削減される
（図２０参照）。
【００５８】熱酸化により第２のゲート酸化物２１７を
露出シリコン表面に形成する。特に第２のゲート酸化物
２１７は第１のトレンチ２９内の第２のｐドープシリコ
ン層２５の露出表面に形成される（図２０及び図２１参
照）。第２のゲート酸化物２１７は５ｎｍの層厚で形成
される。
【００５９】インサイチューでドープされたポリシリコ
ン層の堆積及びドープポリシリコン層の異方性エッチバ
ックにより第２のワード線２１８を形成する。インサイ
チューでドープされるポリシリコン層はリンでドープさ
れ、１０21ｃｎ-3のドーパント濃度を有する。ドープポ
リシリコン層を７０ｎｍの厚さに堆積する。これは第１
のトレンチ２９並びに第２のトレンチ２１２の幅の１／
３に相当する。この異方性エッチングは第１のトレンチ
２９の範囲内で第３のｎ+ ドープシリコン層２６の側面
が部分的に露出されるまで継続される（図２０参照）。
【００６０】主面の範囲の第２のトレンチ２１２の幅が
シリコン構造２１６により約１／３に削減されているの
で、ドープポリシリコン層は第２のトレンチ２１２を満
たす。従って第２のワード線２１８は第２のトレンチの
幅を満たす。第２のワード線２１８はそれぞれ１つのシ
リコン柱体を囲む環状の素子を含んでいる。第２のトレ
ンチ２１２内の隣接する環状素子は互いに衝合し、それ
により第２のワード線２１８は互いに隣接する環状の素
子の鎖として形成される。
【００６１】第１のトレンチ２９を第３の絶縁構造２１
９で満たす。そのためＳｉＯ2 層をＴＥＯＳ法で堆積
し、ＣＨＦ3 、０2 で異方性にエッチングする。第３の
絶縁構造２１９の高さは主面で終わる。
【００６２】２０ｋｅＶのエネルギー及び１０14ｃｍ-2
の線量でのヒ素の注入により主面２７に配置されたメモ
リノード２２０を形成する。メモリノード２２０は主面
２７にあるシリコン構造２１６の一部から形成される。
メモリノード２２０は第３のｎ+ ドープシリコン層２６
と電気的に接続されている。
【００６３】引続きコンデンサ誘電体２２１を全面的に
堆積する。コンデンサ誘電体２２１はＳｉＯ2 、又はＳ
ｉＯ2 、Ｓｉ3 Ｎ4 及びＳｉＯ2 から成る三重層又は高
ε誘電体、例えばＢＳＴ（バリウム−ストロンチウム−
チタン酸塩）又はＳＢＴ（ストロンチウム−ビスマス−
タンタル酸塩）から形成される。
【００６４】コンデンサ誘電体２２１の上にコンデンサ
板２２２を施す。コンデンサ誘電体２２１はインサイチ
ューでドープされた２００ｎｍの層厚のポリシリコンの
堆積及びこのドープされたポリシリコン層の平坦化によ
り形成される。このドープポリシリコン層は１０21ｃｍ
-3のドーパント濃度のリンをドープされている（図２２
参照）。
【００６５】図２３は図２２のＸＸＩＩＩ−ＸＸＩＩＩ
線による切断面を示す。図２４は図２２のＸＸＩＶ−Ｘ
ＸＩＶの切断線による断面を示す。第１のワード線２１
４及び第２のワード線２１８はそれぞれ環状素子の鎖と
して形成されており、それぞれ互いに上下に並列に延び
ている。第１のワード線２１４及び第２のワード線２１
８は互いに直交している。
【００６６】メモリセル装置のこの実施形態ではそれぞ
れ２つの隣接する第１のトレンチ２９と第２のトレンチ
２１２により画成される半導体柱体はそれぞれ１つのメ
モリセルを含んでいる。このメモリセルは、ソース／ド
レイン領域としての第１のｎ + ドープシリコン層２２及
び第２のｎ+ ドープシリコン層２４、チャネル領域とし
ての第１のｐドープシリコン層２３、ゲート電極として
の第１のゲート酸化物及び第１のワード線２１４から構
成される第１の選択トランジスタを有する。メモリセル
の第２の選択トランジスタはソース／ドレイン領域とし
ての第２のｎ+ドープシリコン層２４及び第３のｎ+ ド
ープシリコン層２６、チャネル領域としての第２のｐド
ープシリコン層２５、ゲート電極としての第２のゲート
酸化物２１７及び第２のワード線２１８から構成され
る。第１の選択トランジスタ及び第２の選択トランジス
タは共通のソース／ドレイン領域の作用をする第２のｎ
+ ドープシリコン層１４を介して直列に接続されてい
る。第１のｎ+ ドープシリコン層２２は共通のビット線
として作用する。
【００６７】この実施例の１変形においては第２のｎ+
ドープシリコン層２４がｐドープシリコン層と置換され
る。この場合各メモリセルは１つの選択トランジスタの
みを含むが、このトランジスタは上下に配置されそれら
の分散フィールドが互いに重複する大きさを有する２つ
のゲート電極を介して制御される。重複する分散フィー
ルドは投入状態において、第１のｎ+ ドープシリコン層
２２から第３のｎ+ ドープシリコン層２６への導電チャ
ネルが全てのｐドープシリコン層にわたって形成する働
きをする。導電チャネルが２つのゲート電極の制御時に
のみ形成されるので、この選択トランジスタは直列に接
続された２つの選択トランジスタの作用をする。
【００６８】第１のワード線ＷＬＸｉ（ｉ＝１〜ｎ）と
第２のワード線ＷＬＹｉ（ｉ＝１〜ｎ）を有するメモリ
セル装置及び共通のビット線プレートＢＬＰにおいて情
報を書込むためにデータワードをデータ線ＤＬを介して
第１のシフトレジスタＳＲ１に読込む。それと同時にデ
ータワードをインバータＩを介して反転させ、第２のシ
フトレジスタＳＲ２に読込む。第１のシフトレジスタＳ
Ｒ１の出力はスイッチＳ１を介して第１のワード線ＷＬ
Ｘｉ（ｉ＝１〜ｎ）と接続されている。第２のシフトレ
ジスタの出力はスイッチＳ２を介して第１のワード線Ｗ
ＬＸｉ（ｉ＝１〜ｎ）と接続されている。
【００６９】論理値１を有する情報の書込みには第１の
シフトレジスタＳＲ１の出力を第１のワード線ＷＬＸｉ
（ｉ＝１〜ｎ）と接続するようにスイッチＳ１を制御す
る。ビット線プレートＢＬＰに論理値１に相応する電圧
値を印加する。第１のワード線ＷＬＸｉ（ｉ＝１〜ｎ）
及び第２のワード線ＷＬＹｉ（ｉ＝１〜ｎ）を介して論
理値１が記憶される個々のメモリセルを制御する。この
ようにしてビット線プレートＢＬＰを再充電することな
く全てのメモリセルは論理値１が記憶される第２のワー
ド線ＷＬＹｉ（ｉ＝１）に沿って１が書込まれる。
【００７０】引続き第１のワード線ＷＬＸｉ（ｉ＝１〜
ｎ）と第１のシフトレジスタＳＲ１との間の接続をスイ
ッチＳ１の適切な制御により遮断し、ビット線プレート
ＢＬＰを論理値０に相当する電圧レベルに印加する。次
に第２のシフトレジスタＳＲ２を第１のワード線ＷＬＸ
ｉ（ｉ＝１〜ｎ）と接続するようにスイッチＳ２を制御
する。次いで第１のワード線ＷＬＸｉ（ｉ＝１〜ｎ）と
第２のワード線ＷＬＹｉ（ｉ＝１〜ｎ）を介して論理値
０を記憶すべき個々のメモリセルを制御する。その次の
データワードは相応して読込まれるが、その際第２のワ
ード線ＷＬＹｉ（ｉ＝２）が投入接続される。それ以後
のデータワードの読込みには第２のワード線ＷＬＹｉの
インデックスｉをｉ＝３以上に増やす（図２５参照）。
【００７１】第１のワード線ＷＬＸｉ（ｉ＝１〜ｎ）及
び第２のワード線ＷＬＹｉ（１＝１〜ｎ）及び条片状の
ビット線ＢＬｉ（ｉ＝１〜ｎ）を有するメモリセル装置
の読出しには、条片状のビット線ＢＬｉに沿って配置さ
れている個々のメモリセルを順次その第１のワード線Ｗ
ＬＸｉ及びその第２のワード線ＷＬＹｉ（ｉ＝１〜ｎ）
を介して制御する（図２６参照）。データの読出しは全
てのビット線ＢＬｉ（ｉ＝１〜ｎ）に対して並列に行わ
れる。この並列読出しはセルブロックＺＢ内で行われ
る。それに加えて更に並列読出しする複数のセルブロッ
クを設定することができる。それによりデータアクセス
時間が短縮される。
【００７２】ＤＲＡＭセル装置内のデータをリフレッシ
ュするには図２６に記載されているようにまず格納され
た情報をシフトレジスタ内に読出し、引続き図２５に記
載されているように再び読込む。この作動方法の利点は
読出された格納情報がワード線の制御のみに役立ち、メ
モリセル内の電圧レベルを上げるのに使用されないこと
である。
【図面の簡単な説明】
【図１】第１のトレンチマスクを有する半導体基板の断
面図。
【図２】第１のトレンチをエッチングした後の半導体基
板の断面図。
【図３】第２のトレンチマスクを形成後の半導体基板の
断面図。
【図４】図３のＩＶ−ＩＶ線による断面図。図３の切断
面は図４ではＩＩＩ−ＩＩＩで記されている。
【図５】第２のトレンチをエッチングした後の図４に示
す半導体基板の断面図。
【図６】第１の誘電層と第２の誘電層を形成後の図３に
示す半導体基板の断面図。
【図７】図６のＶＩＩ−ＶＩＩ線による断面図。図６の
切断面は図７ではＶ−Ｖで記されている。
【図８】第１のワード線、第２の誘電層及び第２のワー
ド線を形成後の図６に示す半導体基板の断面図。
【図９】図８のＩＸ−ＩＸ線による断面図。図９では図
８に示す切断面はＶＩＩＩ−ＶＩＩＩで記されている。
【図１０】第１のｎ+ ドープ領域と第２のｎ+ ドープ領
域を形成した後並びに中間酸化物層の堆積及び接触部を
開口し、コンデンサ誘電体及びコンデンサ板を形成した
後の図８に示す断面図。
【図１１】図１０のＸＩ−ＸＩ線の断面図。図１１には
図１０に示された切断面はＸ−Ｘと記されている。
【図１２】図１０及び図１１のＸＩＩ−ＸＩＩ線による
断面図。図１０及び図１１に示されている切断面はＸ−
ＸもしくはＸ１−ＸＩと記されている。
【図１３】第１のトレンチを形成後の半導体基板の断面
図。
【図１４】第１のトレンチの側面に窒化物スペーサを形
成し、第１のトレンチをＳｉＯ2構造で満たした後の図
１３に示されている半導体基板の断面図。
【図１５】第２のトレンチを形成後の半導体基板の図１
４のＸＶ−ＸＶ線による断面図。図１４に示されている
切断面はＸＩＶ−ＸＩＶと記されている。
【図１６】第２の絶縁構造で覆われている第１のゲート
誘電体及び第１のワード線を形成後の半導体基板の図１
４に示されている断面図。
【図１７】半導体基板の図１６のＸＶＩＩ−ＸＶＩＩ線
による断面図。図１６に示されている半導体基板の切断
面は図１７ではＸＶＩ−ＸＶＩ線で記されている。
【図１８】第２の補助構造を形成するための選択エピタ
キシーを行った後の図１６に示されている断面図。
【図１９】図１８のＸＩＸ−ＸＩＸ線による断面図。図
１９では図１８に示された切断面はＸＶＩＩ−ＸＶＩＩ
線で記されている。
【図２０】第１の補助構造をエッチバックし、第２のゲ
ート誘電体、第２のワード線及び第３の絶縁構造を形成
後並びに注入後の図１８の断面図。
【図２１】図２０のＸＸＩ−ＸＸＩ線による断面図。図
２１では図２０の切断面はＸＸ−ＸＸと記されている。
【図２２】コンデンサ誘電体及びコンデンサ板を形成後
の図２０の断面図。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線による断
面図。
【図２４】図２２のＸＩＶ−ＸＩＶ線による断面図。
【図２５】第１のワード線及び第２のワード線を有する
メモリセル装置内に情報を書込む回路を示す概略図。
【図２６】第１のワード線及び第２のワード線及び条片
状の埋込みビット線を有するメモリセル装置の読出し回
路を示す概略図。
【符号の説明】
１１ 主面 １２ ｐドープ基板本体 １３ ｎ+ ドープシリコン層 １３′ ビット線 １４ 第１のｐドープ層 １５ 第２のｐドープ層 １６ 第１のトレンチマスク １７ 第１のトレンチ １８ ＳｉＯ2 層 １８′ 第２のトレンチマスク １８′′ 第１の絶縁構造 １９ フォトレジストマスク １９０ ＳｉＯ2 スペーサ １１０ 第２のトレンチ １１１ 第１の誘電層 １１１′第１のゲート誘電体 １１２ 導電層 １１２′ 第１のワード線 １１３ 第２の絶縁構造 １１４ 第２の誘電層 １１５ 第２のワード線 １１６ 窒化シリコン構造 １１７ 窒化シリコンスペーサ １１８ 第１のｎ+ ドープ領域 １１９ 第２のｎ+ ドープ領域 １２０ ＳｉＯ2 層 １２１ メモリノード １２２ コンデンサ誘電体 １２３ コンデンサ板 ２１ ＳＯＩ基板 ２２ 第１のｎ+ ドープシリコン層 ２３ 第１のｐドープシリコン層 ２４ 第２のｎ+ ドープシリコン層 ２５ 第２のｐドープシリコン層 ２６ 第３のｎ+ ドープシリコン層 ２７ 主面 ２８ 第１のトレンチマスク ２９ 第１のトレンチ ２１０ 窒化シリコンスペーサ ２１１ 第１の絶縁構造 ２１２ 第２のトレンチ ２１３ ゲート酸化物 ２１４ 第１のワード線 ２１５ 第２の絶縁構造 ２１６ シリコン構造 ２１７ 第２のゲート酸化物 ２１８ 第２のワード線 ２１９ 第３の絶縁構造 ２２０ メモリノード ２２１ コンデンサ誘電体 ２２２ コンデンサ板 ＷＬＸｉ 第１のード線（ｉ＝１〜ｎ） ＷＬＹｉ 第２のワード線（ｉ＝１〜ｎ） ＢＬＰ ビット線プレート ＺＢ セルブロック ＢＬｉ ビット線（ｉ＝１〜ｎ） ＤＬ データライン Ｉインバータ Ｓ１ 第１のスイッチ Ｓ２ 第２のスイッチ ＳＲ１ 第１のシフトレジスタ ＳＲ２ 第２のシフトレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウォルフガング レスナー ドイツ連邦共和国 81739 ミュンヘン ハインツェルメンヒェンシュトラーセ ２ (72)発明者 ロタール リッシュ ドイツ連邦共和国 85579 ノイビベルク ティチアンシュトラーセ 27 (72)発明者 ティル シュレーサー ドイツ連邦共和国 80339 ミュンヘン パークシュトラーセ 28 (72)発明者 パウル−ウェルナー フォン バッセ ドイツ連邦共和国 82515 ウォルフラー ツハウゼン ハイグル シュトラーセ 60

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に多数のメモリセルが備えら
    れており、 これらのメモリセルがそれぞれ半導体基板の主面に関し
    て垂直な少なくとも１つの選択トランジスタを有し、こ
    の選択トランジスタがメモリ素子（１２１、１２２、１
    ２３）と接続されており、 メモリセルがそれぞれ第１のワード線（１１２′）と第
    ２のワード線（１１５）を介して制御可能であり、その
    際第１のワード線（１１２′）と第２のワード線（１１
    ５）が互いに交差していることを特徴とするメモリセル
    装置。
  2. 【請求項２】 それぞれ複数のメモリセルが１つのセル
    ブロックにまとめられており、 各セルブロックのメモリセルが共通のビット線（２２）
    と接続されていることを特徴とする請求項１記載のメモ
    リセル装置。
  3. 【請求項３】 メモリセルがそれぞれ直列に接続されて
    いる第１の選択トランジスタと第２の選択トランジスタ
    を有しており、第１の選択トランジスタが第１のワード
    線により、第２の選択トランジスタが第２のワード線に
    より制御可能であることを特徴とする請求項１又は２記
    載のメモリセル装置。
  4. 【請求項４】 第１の選択トランジスタが半導体基板の
    主面（１１）に関して垂直のトランジスタとして形成さ
    れており、 第１の選択トランジスタと第２の選択トランジスタが互
    いに上下に配置されていることを特徴とする請求項３記
    載のメモリセル装置。
  5. 【請求項５】 第２の選択トランジスタが半導体基板の
    主面（２７）に関して垂直のトランジスタとして形成さ
    れていることを特徴とする請求項４記載のメモリセル装
    置。
  6. 【請求項６】 半導体基板が、主面（１１）に接しその
    側面が主面（１１）と交差する半導体柱体を有してお
    り、 それぞれメモリセルの１つの選択トランジスタがＭＯＳ
    トランジスタとして形成され、１つの半導体柱体の少な
    くとも１つの側面に配設されていることを特徴とする請
    求項４又は５記載のメモリセル装置。
  7. 【請求項７】 半導体基板が、主面（１１）に接しその
    側面が主面（１１）と交差しかつ格子状に配置されてい
    る半導体柱体を有しており、 メモリセルの第１の選択トランジスタと第２の選択トラ
    ンジスタがそれぞれ１つの半導体柱体の少なくとも１つ
    の側面に沿って配設されており、 第１のワード線（２１４）が隣接する半導体柱体を囲み
    互いに接続されている環状の素子を有しており、 第１のワード線（２１４）と直交する第２のワード線
    （２１８）が隣接する半導体柱体を囲み互いに接続され
    ている環状の素子を有していることを特徴とする請求項
    ５記載のメモリセル装置。
  8. 【請求項８】 メモリセルがそれぞれ第１のワード線と
    第２のワード線を介して制御可能の唯１つの選択トラン
    ジスタを有していることを特徴とする請求項１又は２記
    載のメモリセル装置。
  9. 【請求項９】 半導体基板が、主面（２７）と交差する
    側面を有し格子状に配置されている半導体柱体を有して
    おり、 メモリセルの選択トランジスタが１つの半導体柱体の少
    なくとも１つの側面に沿って配設されており、ソース領
    域、ドレイン領域、及びソース領域とドレイン領域との
    間に互いに上下に配置されている第１のゲート電極及び
    第２のゲート電極を有しており、 第１のワード線（２１４）が隣接する半導体柱体を囲み
    互いに接続されている環状の素子を有しており、 第１のワード線（２１４）と直交する第２のワード線
    （２１８）が隣接する半導体柱体を囲み互いに接続され
    ている環状の素子を有しており、 第１のワード線（２１４）が第１のゲート電極と、第２
    のワード線（２１８）が第２のゲート電極と接続されて
    いることを特徴とする請求項８記載のメモリセル装置。
  10. 【請求項１０】 メモリ素子としてメモリキャパシタが
    備えられていることを特徴とする請求項１乃至９のいず
    れか１つの記載のメモリセル装置。
  11. 【請求項１１】 ビット線が半導体基板内に埋込まれた
    ビット線として形成されており、 メモリキャパシタが半導体基板の主面及び／又はその上
    方に配設されていることを特徴とする請求項１０記載の
    メモリセル装置。
  12. 【請求項１２】 メモリ素子と接続されているそれぞれ
    少なくとも１つの縦型選択トランジスタを有し、それぞ
    れ第１のワード線と第２のワード線を介して制御可能で
    あり、その際第１のワード線と第２のワード線が互いに
    交差しているメモリセルを形成することを特徴とするメ
    モリセル装置の製造方法。
  13. 【請求項１３】 半導体基板の主面内に第１のトレンチ
    と第２のトレンチをエッチングし、その際それぞれ隣接
    する第１のトレンチと隣接する第２のトレンチにより画
    成され主面に直交する側面を有する半導体柱体が形成さ
    れるように、第１のトレンチが第２のトレンチに交差し
    ており、 メモリセルの選択トランジスタが、ソース及び／又はド
    レイン領域が少なくとも部分的に半導体柱体の側面に接
    しソース及びドレイン領域との間の第１のゲート電極と
    第２のゲート電極がその側面に配設されるように、それ
    ぞれ１つの半導体柱体の少なくとも１つの側面に沿って
    形成されており、その際第１のゲート電極が第１のワー
    ド線と、また第２のゲート電極が第２のワード線と接続
    されることを特徴とする請求項１２記載の方法。
  14. 【請求項１４】 メモリセルがそれぞれ直列に接続され
    ている第１の選択トランジスタと第２の選択トランジス
    タを有しており、 半導体基板の主面内に第１のトレンチと第２のトレンチ
    をエッチングし、その際主面と交差する側面を有する半
    導体柱体が形成されるように、第１のトレンチが第２の
    トレンチと交差し、 メモリセルの第１の選択トランジスタと第２の選択トラ
    ンジスタをそれぞれ１つの半導体柱体の少なくとも１つ
    の側面に互いに上下に形成し、その際第１の選択トラン
    ジスタに第１のゲート電極を、また第２の選択トランジ
    スタに第２のゲート電極を設け、第１のゲート電極が第
    １のワード線と、また第２のゲート電極が第２のワード
    線と接続されることを特徴とする請求項１２記載の方
    法。
  15. 【請求項１５】 第１のゲート電極の範囲内に、隣接す
    る半導体柱体の間隔が第１のトレンチの方向に第２のト
    レンチの方向の間隔よりも大きくなるようにそれぞれ半
    導体柱体の少なくとも１つの側面に第１の補助構造を形
    成し、 第１のゲート電極を環状に形成し、その際第１のゲート
    電極が各半導体柱体を環状に囲み、第２のトレンチの方
    向に隣接するメモリセルの第１のゲート電極が互いに隣
    接して第１のワード線の一部を形成し、 第２のゲート電極の範囲内に半導体柱体の少なくとも１
    つの側面に、第２のトレンチの方向に隣接する半導体柱
    体の間隔が第１のトレンチの方向の間隔よりも大きくな
    るように第２の補助構造を形成し、 第２のゲート電極を環状に形成し、その際第２のゲート
    電極がそれぞれ半導体柱体を囲み、第１のトレンチの方
    向に隣接するメモリセルの第２のゲート電極が互いに隣
    接して第２のワード線の一部を形成することを特徴とす
    る請求項１３又は１４記載の方法。
  16. 【請求項１６】 第１の補助構造及び／又は第２の補助
    構造を同形堆積及び異方性エッチングにより及び／又は
    選択エピタキシーにより形成することを特徴とする請求
    項１５記載の方法。
  17. 【請求項１７】 メモリセルが直列に接続されているそ
    れぞれ第１の選択トランジスタと第２の選択トランジス
    タを有しており、 半導体基板の主面内に第１のトレンチ及び第２のトレン
    チをエッチングし、その際第１のトレンチが第２のトレ
    ンチと交差し、それにより主面と交差する側面を有する
    半導体柱体が形成され、 メモリセルの第１の選択トランジスタをそれぞれ１つの
    半導体柱体の少なくとも１つの側面に、またメモリセル
    の第２の選択トランジスタを主面の範囲に形成すること
    を特徴とする請求項１２記載の方法。
  18. 【請求項１８】 半導体基板内に埋込みドープ層を形成
    し、 埋込みドープ層から条片状のドープ領域の形の埋込みビ
    ット線を形成するように第１のトレンチの深さを調節
    し、 第２のトレンチの深さが第１のトレンチのそれよりも少
    ないことを特徴とする請求項１３乃至１７のいずれか１
    つに記載の方法。
  19. 【請求項１９】 それぞれビット線とメモリ素子との間
    に接続されている少なくとも１つの選択トランジスタを
    有し、互いに交差している第１のワード線と第２のワー
    ド線を介して制御可能であるメモリセルを有するメモリ
    装置の作動方法において、 情報の読出しのためにメモリセルを第１のワード線と第
    ２のワード線を介して制御し、ビット線を並列読出しす
    ることを特徴とするメモリセル装置の作動方法。
  20. 【請求項２０】 それぞれビット線とメモリ素子との間
    に接続されている少なくとも１つの選択トランジスタを
    有し、互いに交差している第１のワード線と第２のワー
    ド線を介して制御可能であるメモリセルを有するメモリ
    セル装置の作動方法において、 情報の書込みのためにそれぞれ複数のメモリセルを１つ
    のセルブロックにまとめ、 情報をセルブロックに書込むためにセルブロックの全て
    のビット線を情報に相応する１つの電圧レベルに印加
    し、メモリセルを第１のワード線と第２のワード線を介
    して制御することを特徴とするメモリセル装置の作動方
    法。
  21. 【請求項２１】 データワードを第１のシフトレジスタ
    に格納し、その出力を第１のスイッチを介して第１のワ
    ード線と接続し、 データワードをインバータを介して反転させて第２のシ
    フトレジスタに格納し、その出力を第２のスイッチを介
    して第１のワード線と接続し、 ビット線を第１の電圧レベルに印加し、第１のシフトレ
    ジスタが第１のワード線と接続されるように第１のスイ
    ッチを制御し、 ビット線を第２の電圧レベルに印加し、第２のスイッチ
    を第２のシフトレジスタが第１のワード線と接続される
    ように制御することを特徴とする請求項２０記載の作動
    方法。
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