JP3589791B2 - Ｄｒａｍセルの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＤＲＡＭセル装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭセル装置、すなわちダイナミックランダムアクセスメモリセル装置では、ほとんど専らいわゆるワントランジスタメモリセルが使用される。ワントランジスタメモリセルは読出しトランジスタおよびメモリコンデンサを含んでいる。メモリコンデンサでは情報は論理値である０または１を表す電荷の形態で記憶される。ワード線を介しての読出しトランジスタの駆動によりこの情報がビット線を介して読出される。
【０００３】
メモリ世代から次のメモリ世代へとメモリ密度が増大するので、ワントランジスタメモリセルの必要とされる面積は世代から世代へと減少されなければならない。構造的大きさの減少はそのつどのテクノロジーで製造可能な最小の構造的大きさＦにより限度を課せられているので、このことはワントランジスタメモリセルの変更とも結び付けられている。たとえば１ＭＢｉｔ世代までは読出しトランジスタもメモリコンデンサもプレーナ構成要素として実現された。４ＭＢｉｔ世代からはさらに面積減少が読出しトランジスタおよびメモリコンデンサの三次元配置により行われなければならなかった。その１つの可能性は、メモリコンデンサをトレンチ内に実現することにある（たとえばヤマダ（Ｋ．Ｙａｍａｄａ）ほか著「４ＭＢｉｔ・ＤＲＡＭ用の深く掘られたキャパシタテクノロジー」国際電子デバイスおよび材料ＩＥＤＭ８５論文集、第７０２頁参照）。
【０００４】
さらに、メモリコンデンサをスタックコンデンサ、いわゆる積層キャパシタとして構成することも提案されている（たとえばヤマダ（Ｋ．Ｙａｍａｄａ）ほか著「６４ＭＢｉｔ・ＤＲＡＭテクノロジー用の１．２８μｍ２ ビット線遮蔽メモリセルテクノロジー」ＶＬＳＩシンポジウム１９９０年の抄録、第１３頁参照）。その際ワード線の上に基板と接触されるポリシリコンから成る構造、たとえば冠構造または円筒が形成される。このポリシリコン構造がメモリ節点を形成する。この節点にはコンデンサ誘電体およびコンデンサ板が設けられる。このコンセプトは、広範囲に論理プロセスと両立可能であるという利点を有する。
【０００５】
１ＧＢｉｔ世代のＤＲＡＭのメモリセルの面積は約０．２μｍ２ 以下でなければならない。その際にメモリコンデンサは２０ないし３０ｆＦのキャパシタンスを有する。このようなキャパシタンスは、１ＧＢｉｔ世代で利用可能なセル面積においてスタックコンデンサにおいてポリシリコン構造の比較的複雑な構造によってしか実現可能でない。これらの複雑な構造は追加的にそのテクノロジーによりしばしば製造に困難を伴う。
【０００６】
さらに、面積あたり達成可能なキャパシタンスを高い誘電定数を有する誘電体の使用により高めることが提案されている。高い誘電定数を有する誘電体としては特に常および強誘電体が適している（たとえば国際特許出願公開第ＷＯ９３／１２５４２号明細書参照）。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、メモリセルとしてワントランジスタメモリセルを含んでおり、また１ＧＢｉｔ世代に対して必要な実装密度で製造可能であるＤＲＡＭセル装置を提供することにある。さらに、このようなＤＲＡＭセル装置に対する製造方法が示されなければならない。
【０００８】
【課題を解決するための手段】
この課題は請求項１によるＤＲＡＭセル装置ならびに請求項７によるその製造のための方法により解決される。本発明の実施態様は従属請求項にあげられている。
【０００９】
本発明によるＤＲＡＭセル装置にはワントランジスタメモリセルが設けられており、そのなかに読出しトランジスタが垂直ＭＯＳトランジスタとして構成されている。その際に垂直ＭＯＳトランジスタの第１のソース／ドレイン領域は、ＤＲＡＭセル装置が実現されている半導体基板の主面に境を接している。第２のソース／ドレイン領域は埋められたビット線に境を接している。
【００１０】
メモリコンデンサは主面の上側に配置されている。それは第１のソース／ドレイン領域と電気的に接続されているメモリ節点を含んでいる。メモリ節点はプレーナに構成されていてもよいし、スタックコンデンサから知られているような多少複雑なポリシリコン構造として構成されていてもよい。
【００１１】
１つの実施態様では、主面上に境を接している第１のソース／ドレイン領域の表面にコンデンサ誘電体が、またその上にコンデンサ板が配置されている。主面に境を接している第１のソース／ドレイン領域は、この実施態様では、追加的に、コンデンサ板、コンデンサ誘電体およびソース／ドレイン領域から形成されるメモリコンデンサに対するメモリ節点として使用される。メモリ節点の小さい面積において十分なキャパシタンスを達成するため、コンデンサ誘電体として１００と１０００との間の範囲内の相対的誘電定数を有する材料を使用することは有利である。
【００１２】
第１のソース／ドレイン領域と第２のソース／ドレイン領域との間の半導体基板には、ゲート酸化物およびゲート電極によりリング状に囲まれるチャネル領域が配置されている。ワード線に沿って隣接する垂直ＭＯＳトランジスタのゲート電極は互いに境を接している。
【００１３】
ＤＲＡＭセル装置は、好ましくは、少なくともＤＲＡＭセル装置に対する範囲内に単結晶シリコンを含んでいる半導体基板において実現される。この基板は単結晶シリコンだけから成る円板であってもよいし、シリコン円板の上に絶縁層、またその上に薄い単結晶シリコン層を含んでいるＳＯＩ基板であってもよい。
【００１４】
本発明によるＤＲＡＭセル装置は、メモリ節点として第１のソース／ドレイン領域を使用する際に、平らな表面を有するものとして、または平らなトポロジーを有する表面を有するものとして製造され得るので、コンデンサ誘電体として強誘電性層または常誘電性層が使用され得る。強誘電性層および常誘電性層は５００ないし１０００の範囲内の高い相対的誘電定数εr を有する。これらの層がスパッタリングにより析出されるならば、それらは平らな表面または平らなトポロジーを有する表面の上にのみ使用可能である。一層良好なエッジカバリングを有するＣＶＤまたはゾル‐ゲル法の際にも、層の必要とされる厚みのため、複雑な三次元構造は製造できない。コンデンサ誘電体として、好ましくは、バリウム‐ストロンチウム‐チタン酸塩、ストロンチウム‐チタン酸塩または鉛‐ジルコニア‐チタン酸塩が使用される。さらに、国際特許出願公開第ＷＯ９３／１２５４２号明細書から公知の材料がコンデンサ誘電体として適している。高い相対的誘電定数を有するこの誘電体により２０ないし３０ｆＦの必要なキャパシタンスが約０．１ないし０．４μｍの面積上にも達成され得る。
【００１５】
ワード線がそれぞれ互いに境を接するゲート電極から形成されることは本発明の範囲内にある。
【００１６】
本発明によるＤＲＡＭセル装置の製造は、好ましくは、自己整合法で行われる。その際に半導体基板には、ＤＲＡＭセル装置に対する範囲の上に延びておりまたソース／ドレイン領域に対する相応のドーピングを有する領域と、それらの間に配置されているチャネル領域とが形成される。続いて、ソース／ドレイン領域に対する領域、チャネル領域およびビット線を切断する第１のトレンチが形成される。第１のトレンチのエッチングの際にこうしてビット線が画定される。第１のトレンチを絶縁構造で満たした後に、それに対して横方向に延びている第２のトレンチがエッチングされ、この第２のトレンチはソース／ドレイン領域に対する領域およびチャネル領域を切断するが、ビット線は切断しない。第２のトレンチには第２の絶縁構造が設けられる。続いて、第１のトレンチおよび第２のトレンチの側面においてチャネル領域および第１のソース／ドレイン領域に対するドープされた領域の表面が露出されるまで、第１の絶縁構造および第２の絶縁構造が半導体材料に対して選択的にエッチングされる。次いでゲート酸化物が形成される。続いてゲート電極を形成するため、ほぼ同一のエッジカバリングを有するドープされたポリシリコン層が形成される。
【００１７】
第１のトレンチは第２のトレンチよりも小さい幅を有するものとして形成される。ポリシリコン層の厚みは、ポリシリコン層が第１のトレンチは満たすが、第２のトレンチは満たさないように選定される。ポリシリコン層の異方性バックエッチングにより第２のトレンチ内で第２の絶縁構造の表面が部分的に露出される。第２のトレンチの側面にその際にドープされたポリシリコンスペーサがとどまる。この異方性バックエッチングの際に、第１のトレンチ内にとどまるポリシリコン層は同じく侵食されるが、第１のトレンチ内の第１の絶縁構造の表面はドープされたポリシリコンで覆われた状態にとどまる。このようにしてゲート電極がドープされたポリシリコンから成るリング状の構造として生じ、その際にそれぞれ第１のトレンチ内に配置されている構造部分は２つの隣接するゲート電極に属し、またこれらを製造上互いに接続する。
【００１８】
ゲート電極は最後に第３の絶縁構造により覆われる。第３の絶縁構造はほぼ完全にゲート電極の上側で第１のトレンチおよび第２のトレンチを満たす。第２のトレンチ内では第３の絶縁構造は向かい合う側面に配置されているゲート電極を絶縁する。続いてコンデンサ誘電体およびコンデンサ板が被覆される。第３の絶縁構造は好ましくは同じくほぼ同一のエッジカバリングを有する層の析出およびこの層のバックエッチングにより形成される。
【００１９】
自己整合法による製造のために、ポリシリコン層が第１のトレンチは満たすが、第２のトレンチは満たさないように、第１のトレンチおよび第２のトレンチの幅が相い異なっていることが重要である。それにより同時にワード線を形成するゲート電極の構造化がホトリソグラフ過程なしに可能にされる。この方法では２つのホトリソグラフ過程のみが必要とされる。第１のトレンチのエッチングおよび第２のトレンチのエッチングはそれぞれトレンチマスクにより行われる。しかし、これらのトレンチマスクはそれらの整合に関して完全に非臨界的である。
【００２０】
第１のトレンチをエッチングするために、下記のように製造される第１のトレンチマスクを使用すると特に有利である。第１のＳｉＯ2層が析出され、またホトリソグラフ法を用いて構造化される。その上に、構造化された第１のＳｉＯ2層の側面に第１のトレンチの幅を定めるＳｉＯ2スペーサが生ずるように、第１のＳｉＯ 2 層のエッジをほぼ同形に被覆するように第２のＳｉＯ2層が析出され、かつ異方性にエッチングされる。このようにして各テクノロジーでの最小製造可能な構造寸法Ｆの幅よりも小さい幅を有する第１のトレンチを製造することが可能である。このようにして第２のトレンチの幅は各テクノロジーでの最小の構造寸法Ｆ、たとえば０．２５μｍであり得るし、第１のトレンチの幅はスペーサ幅の２倍だけ小さい幅であり得る。なぜならば、第１のＳｉＯ2層内に形成される構造は同じく最小構造幅Ｆにより制限されているからである。それにより４Ｆ2のメモリセルあたり占有場所を有するＤＲＡＭセル装置が製造される。
【００２１】
ソース／ドレイン領域およびチャネル領域ならびにビット線に対する領域を全面的な層としてエピタキシャル成長させることは本発明の範囲内にある。その際に、ＤＲＡＭセル装置の範囲内に単結晶シリコンを含んでいる基板を使用する際に、ビット線の導電性を改善するために第２のソース／ドレイン領域の下にエピタキシャル成長させられたＣｏＳｉ２ から成る導電層が形成される。この導電層は第１のトレンチのエッチングの際に同じく切断され、またビット線の構成部分である。
【００２２】
【実施例】
以下、図面に示す実施例により本発明を一層詳細に説明する。
【００２３】
出発材料は、たとえば１０１７ｃｍ−３のドーピング濃度を有するたとえばｐドープされた単結晶シリコンから成る範囲１と、たとえば１０２０ｃｍ−３のドーピング濃度を有するｎ＋ ドープされたシリコンから成る第１の層２と、たとえば３×１０１７ｃｍ−３のドーピング濃度を有するｐドープされたシリコンから成る第２の層３と、たとえば１０２１ｃｍ−３のドーピング濃度を有するｎ＋ ドープされたシリコンから成る第３の層４とを有する基板である（図１参照）。第１の層２、第２の層３および第３の層４は好ましくはエピタキシャル成長より形成される。第３の層４は基板の主面５を形成する。第１の層２はたとえば５００ｎｍの厚みを、第２の層３はたとえば２００ｎｍの厚みを、また第３の層４はたとえば１００ｎｍの厚みを有する。
【００２４】
主面５の上に第１のＳｉＯ２ 層６が被覆され、また構造化される。第１のＳｉＯ２ 層６はたとえばＴＥＯＳ法で１５０ｎｍの厚みに析出される。第１のＳｉＯ２ 層６を構造化するためホトレジストマスク（図示せず）が使用される。構造化は乾式エッチングプロセスで行われる。その際に主面５が露出される。
【００２５】
ホトレジストマスクの除去後に構造化された第１のＳｉＯ2層６の垂直な側面にＳｉＯ2スペーサ７が形成される。そのため第２のＳｉＯ2層がＴＥＯＳ法でたとえば８０ｎｍの厚みに析出される。異方性の乾式エッチングによりシリコンに対して選択的に第２のＳｉＯ2層からスペーサ７が形成される（図２参照）。
【００２６】
構造化された第１のＳｉＯ２ 層６およびＳｉＯ２ スペーサ７の使用のもとに異方性乾式エッチングプロセスで第１のトレンチ８がエッチングされる。エッチングプロセスとしてはたとえばＨＢｒ、ＮＦ３ 、Ｈｅ、Ｏ２ が適している。第１のトレンチ８はたとえば１０００ｎｍの深さで形成される。それによって第１のトレンチ８は半導体基板のｐドープされた範囲１内まで達する。第１のトレンチ８は第１の層２、第２の層３および第３の層４を切断する。主面５に対して平行に第１のトレンチ８はストリップ状の横断面を有する。第１のトレンチ８はセル領域全体にわたりほぼ平行に延びている。第１のトレンチ８はたとえば９０ｎｍの幅および６４ｎｍの長さを有する。隣接する第１のトレンチ８の中心間の間隔はたとえば５００ｎｍであり、これは使用されるテクノロジーでの最小構造寸法Ｆ＝２５０ｎｍの２倍に相当する。
【００２７】
続いてたとえばＮＨ４ Ｆ（３０％）／ＨＦ（６％）による湿式エッチングにより構造化された第１のＳｉＯ２ 層６およびＳｉＯ２ スペーサ７が除去される。
【００２８】
ＴＥＯＳ法により１００ｎｍの層厚に別のＳｉＯ２ 層を析出することにより第１のトレンチ８が第１の絶縁構造９（図７）で満たされる。第１の絶縁構造９を形成するため、トレンチ８の外側に主面５が露出されるまで、ＳｉＯ２ 層がバックエッチングされ、またプレーナ化される。バックエッチングはたとえばＣＨＦ３ 、Ｏ２ により乾式エッチングプロセスで行われる。
【００２９】
続いて、第２のトレンチ１０をエッチングするためのエッチングマスクとして使用される別のトレンチマスクがホトリソグラフ法を用いて形成される（図３参照）。第２のトレンチ１０を形成するためには、シリコンをＳｉＯ2に対して選択的に侵食するエッチング法が使用されなければならない。特にそのためにＨＢｒ、Ｃｌ2、Ｈｅ、Ｏ2が適している。第２のトレンチ１０はたとえば第１のトレンチ８に対して垂直に延びている（図３は図２に対して垂直に装置を通る断面を示す）。後で短絡が生じるのを防止するため、第２のトレンチ１０のエッチングの際に第１の絶縁構造９の側面においてシリコンが残滓なしに除去されることが重要である。このことを確実にするため、異方性の乾式エッチングの後にたとえばコリン（Cholin）による湿式エッチングも追加される。第２のトレンチ１０はたとえば５００ｎｍの深さにエッチングされる。第２のトレンチ１０は第１の層２内まで達するが、これを切断はしない。完成したＤＲＡＭセル装置において第１の層２の通しの部分、即ちトレンチ１０が到達していない、横方向に連続した部分はそれぞれビット線として作用する。主面５に対して平行に第２のトレンチ１０はストリップ状の横断面を有する。それらはほぼ平行に延びており、また２５０ｎｍの幅および１２８μｍの長さを有する。隣接する第２のトレンチ１０の中心間隔はたとえば５００ｎｍ、すなわち２Ｆである。
【００３０】
トレンチマスクを除去した後に第２のトレンチ１０はたとえば３００ｎｍの層厚でＴＥＯＳ法でＳｉＯ２ 層１１´を析出することにより満たされる。
【００３１】
たとえばＣＨＦ３ 、Ｏ２ による異方性乾式エッチングによりＳｉＯ２ 層１１´がバックエッチングされる。その際に第２のトレンチ１０内に第２の絶縁構造１１が形成される（図４）。異方性乾式エッチングプロセスはＳｉＯ２ をシリコンに対して選択的に侵食する。エッチングプロセスは、第２の絶縁構造１１の表面が主面５の下４００ｎｍに位置するまで継続される。この乾式エッチングプロセスで第１の絶縁構造９も侵食され、その表面は乾式エッチングプロセスの後に第２の絶縁構造１１の表面と等しい高さに位置する。バックエッチングの際に第１のトレンチ８および第２のトレンチ１０内でそのつどのトレンチの側面に境を接する第３の層４および第２の層３の表面は完全に露出される。必要な場合には、これはたとえばＨＦ（１％）による追加的な湿式エッチング過程により確実にされる。
【００３２】
第２の層３の表面にゲート酸化物１２を形成するため、続いて、たとえば８００°Ｃにおいて熱的酸化が行われる。ゲート酸化物１２はたとえば５ｎｍの厚みに形成される。熱的酸化の際にすべての露出したシリコン表面に５ｎｍ厚みのＳｉＯ2層が生ずる。最後に、本来の場所にドープされたポリシリコン層１３´が析出される。ドープされたポリシリコン層、たとえば燐により１０21ｃｍ-3のドーピング濃度でｎドープされたポリシリコン層は８０ｎｍの厚みに析出される（図４参照）。ドープされたポリシリコン層１３´はゲート酸化物１２のエッジを同形にカバーするように析出される。それにより第２のトレンチ１０は満たされない。しかし、その際に、第２のトレンチ１０よりも小さい幅を有する第１のトレンチ８は満たされる。
【００３３】
ゲート電極１３を形成するため、ドープされたポリシリコン層１３´が異方性乾式エッチングプロセスでバックエッチングされる。その際に第２のトレンチ１０内で第２の絶縁構造１１の表面が露出される。第２のトレンチ１０内に配置されているゲート電極１３の部分は第２のトレンチ１０の側面に沿うスペーサとして生ずる。異方性エッチングがたとえばＨＢｒ、Ｃｌ2、Ｈｅ、Ｏ2により行われ、その際に１５０ｎｍのポリシリコンの厚みがエッチングされる。すなわちエッチングは、ゲート酸化物で覆われた第３の層４の側面が第２のトレンチ１０の範囲内で露出されるように、強く行われる（図５参照）。主面５の範囲内の第３の層４の表面にゲート酸化の際に形成される薄いＳｉＯ2層は異方性エッチングの際にエッチングストップとして作用する。
【００３４】
ゲート電極１３を形成するための異方性エッチングの際に、ドープされたポリシリコン層１３´により満たされている第１のトレンチ８内のドープされたポリシリコン層１３´は主面５の高さの下側までバックエッチングされる（図７参照）。ゲート電極１３はそれぞれ、２つの隣接する第１のトレンチおよび２つの隣接する第２のトレンチにより境される第２の層３の部分をリング状に囲んでいる（図６参照）。第１のトレンチ８の幅は小さいので、隣接するゲート電極１３はそのつどの第１のトレンチ８内に配置されている部分を介して互いに接続されている。
【００３５】
別のＳｉＯ２ 層がＴＥＯＳ法でたとえば１５０ｎｍの厚みに析出され、また乾式エッチング法で異方性にバックエッチングされる。それにより第３の絶縁構造１４が形成される。第３の絶縁構造１４は同一の第２のトレンチ１０の向かい合う側面に配置されているゲート電極１３を互いに絶縁する（図５参照）。第１のトレンチ内で第３の絶縁構造１４はゲート電極１３を覆う。第２のトレンチ１０は同じく第３の絶縁構造１４によりほぼ満たされている。より大きい厚みでＳｉＯ２ 層を析出することにより避けられ得るわずかな非平坦性だけが残留する。
【００３６】
続いてコンデンサ誘電体１５が被覆される。コンデンサ誘電体１５は高い相対的誘電定数εｒ を有する材料から製造される。好ましくはコンデンサ誘電体１５はバリウム‐ストロンチウム‐チタン酸塩、ストロンチウム‐チタン酸塩または鉛‐ジルコニア‐チタン酸塩の１つから形成される。これらの強誘電性および常誘電性層はたとえばスパッタリングにより、またはＣＶＤまたはゾル‐ゲル法により被覆される。コンデンサ誘電体１５はたとえば５０ｎｍの層厚で形成される。
【００３７】
コンデンサ誘電体１５の材料による第３の層４のシリコンの損傷が危惧される場合に、第３の層４とコンデンサ誘電体１５との間にたとえばＴｉＮ、Ｐｔ、ＷまたはＲｕＯ2から成る中間層を設けることは本発明の範囲内にある。
【００３８】
メモリ応用に対してコンデンサ誘電体内の漏れ電流が受け入れられない場合には、コンデンサ誘電体が構造化され得る。しかし、そのためには追加的なマスクが必要である。
【００３９】
コンデンサ誘電体の上に全面にコンデンサ板１６が被覆される。そのためにたとえばＴｉＮ、Ｐｔ、Ｗ、ＲｕＯ２ またはｎ＋ ドープされたポリシリコンから成る導電層が析出される。コンデンサ板１６はたとえば１００ｎｍの厚みに形成される。
【００４０】
ＤＲＡＭセル装置内で各メモリセルは、それぞれ隣接する第１のトレンチおよび隣接する第２のトレンチにより境界付けられており、またそこに配置されているソース／ドレイン領域としての第１の層２、チャネル領域としての第２の層３およびソース／ドレイン領域としての第３の層４の部分を含んでいる垂直ＭＯＳトランジスタから成る読出しトランジスタを含んでいる。第１の層２の通しの部分、すなわちトレンチ１０が到達しない連続した部分（図５参照）はビット線として作用する。ビット線方向に対して垂直に隣接しておりまた第１のトレンチ８の範囲内で互いに接続されているゲート電極１３は、埋められたワード線を形成する。隣接するワード線は第３の絶縁構造により互いに絶縁されている。メモリセルはさらに、メモリ節点としての第３の層４の各部分、コンデンサ誘電体１５およびコンデンサ板１７から形成されるメモリコンデンサを含んでいる。
【００４１】
ＤＲＡＭセル装置を製造するために、ただ２つのマスクが必要である。第１のＳｉＯ２ 層６を構造化するための第１のマスク、第２のトレンチ１０をエッチングするための第２のマスク。両マスク内の構造が最小製造可能な構造寸法Ｆに相応してそのつどのテクノロジーで製造されると、メモリセルあたり４Ｆ２ の占有場所が生ずる。Ｆ＝０．２５μｍを有するテクノロジーを基礎とすると、０．２５μｍ２ のメモリセルあたりの占有場所が生ずる。使用される両マスクはそれらの調整に関して非臨界的である。ゲート電極、従ってまたワード線の構造化のために別のマスクは必要でない。
【図面の簡単な説明】
【図１】第１の構造化されたＳｉＯ２ 層を有する半導体基板の断面図。
【図２】第１のトレンチマスクの形成および第１のトレンチのエッチング後の半導体基板の断面図。
【図３】第２のトレンチのエッチングおよび第２のトレンチの充填後の半導体基板を通る図２に示されている断面に対して垂直な断面図。
【図４】ゲート酸化物の形成およびドープされたポリシリコン層の析出後の半導体基板を通る図３に示されている断面図。
【図５】ゲート電極の形成およびメモリコンデンサの完成後の半導体基板を通る図４に示されている断面図。
【図６】半導体基板を通る図５中にＶＩ−ＶＩにより示されている断面図。
【図７】半導体基板を通る図６中にＶＩＩ−ＶＩＩにより示されている断面図。
【符号の説明】
２ 第２のソース／ドレイン領域
３ チャネル領域
４ 第１のソース／ドレイン領域
５ 主面
８ 第１のトレンチ
９ 第１の絶縁構造
１０ 第２のトレンチ
１２ ゲート酸化物
１３ ゲート電極
１５ コンデンサ誘電体
１６ コンデンサ板
【発明の属する技術分野】
本発明はＤＲＡＭセル装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭセル装置、すなわちダイナミックランダムアクセスメモリセル装置では、ほとんど専らいわゆるワントランジスタメモリセルが使用される。ワントランジスタメモリセルは読出しトランジスタおよびメモリコンデンサを含んでいる。メモリコンデンサでは情報は論理値である０または１を表す電荷の形態で記憶される。ワード線を介しての読出しトランジスタの駆動によりこの情報がビット線を介して読出される。
【０００３】
メモリ世代から次のメモリ世代へとメモリ密度が増大するので、ワントランジスタメモリセルの必要とされる面積は世代から世代へと減少されなければならない。構造的大きさの減少はそのつどのテクノロジーで製造可能な最小の構造的大きさＦにより限度を課せられているので、このことはワントランジスタメモリセルの変更とも結び付けられている。たとえば１ＭＢｉｔ世代までは読出しトランジスタもメモリコンデンサもプレーナ構成要素として実現された。４ＭＢｉｔ世代からはさらに面積減少が読出しトランジスタおよびメモリコンデンサの三次元配置により行われなければならなかった。その１つの可能性は、メモリコンデンサをトレンチ内に実現することにある（たとえばヤマダ（Ｋ．Ｙａｍａｄａ）ほか著「４ＭＢｉｔ・ＤＲＡＭ用の深く掘られたキャパシタテクノロジー」国際電子デバイスおよび材料ＩＥＤＭ８５論文集、第７０２頁参照）。
【０００４】
さらに、メモリコンデンサをスタックコンデンサ、いわゆる積層キャパシタとして構成することも提案されている（たとえばヤマダ（Ｋ．Ｙａｍａｄａ）ほか著「６４ＭＢｉｔ・ＤＲＡＭテクノロジー用の１．２８μｍ２ ビット線遮蔽メモリセルテクノロジー」ＶＬＳＩシンポジウム１９９０年の抄録、第１３頁参照）。その際ワード線の上に基板と接触されるポリシリコンから成る構造、たとえば冠構造または円筒が形成される。このポリシリコン構造がメモリ節点を形成する。この節点にはコンデンサ誘電体およびコンデンサ板が設けられる。このコンセプトは、広範囲に論理プロセスと両立可能であるという利点を有する。
【０００５】
１ＧＢｉｔ世代のＤＲＡＭのメモリセルの面積は約０．２μｍ２ 以下でなければならない。その際にメモリコンデンサは２０ないし３０ｆＦのキャパシタンスを有する。このようなキャパシタンスは、１ＧＢｉｔ世代で利用可能なセル面積においてスタックコンデンサにおいてポリシリコン構造の比較的複雑な構造によってしか実現可能でない。これらの複雑な構造は追加的にそのテクノロジーによりしばしば製造に困難を伴う。
【０００６】
さらに、面積あたり達成可能なキャパシタンスを高い誘電定数を有する誘電体の使用により高めることが提案されている。高い誘電定数を有する誘電体としては特に常および強誘電体が適している（たとえば国際特許出願公開第ＷＯ９３／１２５４２号明細書参照）。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、メモリセルとしてワントランジスタメモリセルを含んでおり、また１ＧＢｉｔ世代に対して必要な実装密度で製造可能であるＤＲＡＭセル装置を提供することにある。さらに、このようなＤＲＡＭセル装置に対する製造方法が示されなければならない。
【０００８】
【課題を解決するための手段】
この課題は請求項１によるＤＲＡＭセル装置ならびに請求項７によるその製造のための方法により解決される。本発明の実施態様は従属請求項にあげられている。
【０００９】
本発明によるＤＲＡＭセル装置にはワントランジスタメモリセルが設けられており、そのなかに読出しトランジスタが垂直ＭＯＳトランジスタとして構成されている。その際に垂直ＭＯＳトランジスタの第１のソース／ドレイン領域は、ＤＲＡＭセル装置が実現されている半導体基板の主面に境を接している。第２のソース／ドレイン領域は埋められたビット線に境を接している。
【００１０】
メモリコンデンサは主面の上側に配置されている。それは第１のソース／ドレイン領域と電気的に接続されているメモリ節点を含んでいる。メモリ節点はプレーナに構成されていてもよいし、スタックコンデンサから知られているような多少複雑なポリシリコン構造として構成されていてもよい。
【００１１】
１つの実施態様では、主面上に境を接している第１のソース／ドレイン領域の表面にコンデンサ誘電体が、またその上にコンデンサ板が配置されている。主面に境を接している第１のソース／ドレイン領域は、この実施態様では、追加的に、コンデンサ板、コンデンサ誘電体およびソース／ドレイン領域から形成されるメモリコンデンサに対するメモリ節点として使用される。メモリ節点の小さい面積において十分なキャパシタンスを達成するため、コンデンサ誘電体として１００と１０００との間の範囲内の相対的誘電定数を有する材料を使用することは有利である。
【００１２】
第１のソース／ドレイン領域と第２のソース／ドレイン領域との間の半導体基板には、ゲート酸化物およびゲート電極によりリング状に囲まれるチャネル領域が配置されている。ワード線に沿って隣接する垂直ＭＯＳトランジスタのゲート電極は互いに境を接している。
【００１３】
ＤＲＡＭセル装置は、好ましくは、少なくともＤＲＡＭセル装置に対する範囲内に単結晶シリコンを含んでいる半導体基板において実現される。この基板は単結晶シリコンだけから成る円板であってもよいし、シリコン円板の上に絶縁層、またその上に薄い単結晶シリコン層を含んでいるＳＯＩ基板であってもよい。
【００１４】
本発明によるＤＲＡＭセル装置は、メモリ節点として第１のソース／ドレイン領域を使用する際に、平らな表面を有するものとして、または平らなトポロジーを有する表面を有するものとして製造され得るので、コンデンサ誘電体として強誘電性層または常誘電性層が使用され得る。強誘電性層および常誘電性層は５００ないし１０００の範囲内の高い相対的誘電定数εr を有する。これらの層がスパッタリングにより析出されるならば、それらは平らな表面または平らなトポロジーを有する表面の上にのみ使用可能である。一層良好なエッジカバリングを有するＣＶＤまたはゾル‐ゲル法の際にも、層の必要とされる厚みのため、複雑な三次元構造は製造できない。コンデンサ誘電体として、好ましくは、バリウム‐ストロンチウム‐チタン酸塩、ストロンチウム‐チタン酸塩または鉛‐ジルコニア‐チタン酸塩が使用される。さらに、国際特許出願公開第ＷＯ９３／１２５４２号明細書から公知の材料がコンデンサ誘電体として適している。高い相対的誘電定数を有するこの誘電体により２０ないし３０ｆＦの必要なキャパシタンスが約０．１ないし０．４μｍの面積上にも達成され得る。
【００１５】
ワード線がそれぞれ互いに境を接するゲート電極から形成されることは本発明の範囲内にある。
【００１６】
本発明によるＤＲＡＭセル装置の製造は、好ましくは、自己整合法で行われる。その際に半導体基板には、ＤＲＡＭセル装置に対する範囲の上に延びておりまたソース／ドレイン領域に対する相応のドーピングを有する領域と、それらの間に配置されているチャネル領域とが形成される。続いて、ソース／ドレイン領域に対する領域、チャネル領域およびビット線を切断する第１のトレンチが形成される。第１のトレンチのエッチングの際にこうしてビット線が画定される。第１のトレンチを絶縁構造で満たした後に、それに対して横方向に延びている第２のトレンチがエッチングされ、この第２のトレンチはソース／ドレイン領域に対する領域およびチャネル領域を切断するが、ビット線は切断しない。第２のトレンチには第２の絶縁構造が設けられる。続いて、第１のトレンチおよび第２のトレンチの側面においてチャネル領域および第１のソース／ドレイン領域に対するドープされた領域の表面が露出されるまで、第１の絶縁構造および第２の絶縁構造が半導体材料に対して選択的にエッチングされる。次いでゲート酸化物が形成される。続いてゲート電極を形成するため、ほぼ同一のエッジカバリングを有するドープされたポリシリコン層が形成される。
【００１７】
第１のトレンチは第２のトレンチよりも小さい幅を有するものとして形成される。ポリシリコン層の厚みは、ポリシリコン層が第１のトレンチは満たすが、第２のトレンチは満たさないように選定される。ポリシリコン層の異方性バックエッチングにより第２のトレンチ内で第２の絶縁構造の表面が部分的に露出される。第２のトレンチの側面にその際にドープされたポリシリコンスペーサがとどまる。この異方性バックエッチングの際に、第１のトレンチ内にとどまるポリシリコン層は同じく侵食されるが、第１のトレンチ内の第１の絶縁構造の表面はドープされたポリシリコンで覆われた状態にとどまる。このようにしてゲート電極がドープされたポリシリコンから成るリング状の構造として生じ、その際にそれぞれ第１のトレンチ内に配置されている構造部分は２つの隣接するゲート電極に属し、またこれらを製造上互いに接続する。
【００１８】
ゲート電極は最後に第３の絶縁構造により覆われる。第３の絶縁構造はほぼ完全にゲート電極の上側で第１のトレンチおよび第２のトレンチを満たす。第２のトレンチ内では第３の絶縁構造は向かい合う側面に配置されているゲート電極を絶縁する。続いてコンデンサ誘電体およびコンデンサ板が被覆される。第３の絶縁構造は好ましくは同じくほぼ同一のエッジカバリングを有する層の析出およびこの層のバックエッチングにより形成される。
【００１９】
自己整合法による製造のために、ポリシリコン層が第１のトレンチは満たすが、第２のトレンチは満たさないように、第１のトレンチおよび第２のトレンチの幅が相い異なっていることが重要である。それにより同時にワード線を形成するゲート電極の構造化がホトリソグラフ過程なしに可能にされる。この方法では２つのホトリソグラフ過程のみが必要とされる。第１のトレンチのエッチングおよび第２のトレンチのエッチングはそれぞれトレンチマスクにより行われる。しかし、これらのトレンチマスクはそれらの整合に関して完全に非臨界的である。
【００２０】
第１のトレンチをエッチングするために、下記のように製造される第１のトレンチマスクを使用すると特に有利である。第１のＳｉＯ2層が析出され、またホトリソグラフ法を用いて構造化される。その上に、構造化された第１のＳｉＯ2層の側面に第１のトレンチの幅を定めるＳｉＯ2スペーサが生ずるように、第１のＳｉＯ 2 層のエッジをほぼ同形に被覆するように第２のＳｉＯ2層が析出され、かつ異方性にエッチングされる。このようにして各テクノロジーでの最小製造可能な構造寸法Ｆの幅よりも小さい幅を有する第１のトレンチを製造することが可能である。このようにして第２のトレンチの幅は各テクノロジーでの最小の構造寸法Ｆ、たとえば０．２５μｍであり得るし、第１のトレンチの幅はスペーサ幅の２倍だけ小さい幅であり得る。なぜならば、第１のＳｉＯ2層内に形成される構造は同じく最小構造幅Ｆにより制限されているからである。それにより４Ｆ2のメモリセルあたり占有場所を有するＤＲＡＭセル装置が製造される。
【００２１】
ソース／ドレイン領域およびチャネル領域ならびにビット線に対する領域を全面的な層としてエピタキシャル成長させることは本発明の範囲内にある。その際に、ＤＲＡＭセル装置の範囲内に単結晶シリコンを含んでいる基板を使用する際に、ビット線の導電性を改善するために第２のソース／ドレイン領域の下にエピタキシャル成長させられたＣｏＳｉ２ から成る導電層が形成される。この導電層は第１のトレンチのエッチングの際に同じく切断され、またビット線の構成部分である。
【００２２】
【実施例】
以下、図面に示す実施例により本発明を一層詳細に説明する。
【００２３】
出発材料は、たとえば１０１７ｃｍ−３のドーピング濃度を有するたとえばｐドープされた単結晶シリコンから成る範囲１と、たとえば１０２０ｃｍ−３のドーピング濃度を有するｎ＋ ドープされたシリコンから成る第１の層２と、たとえば３×１０１７ｃｍ−３のドーピング濃度を有するｐドープされたシリコンから成る第２の層３と、たとえば１０２１ｃｍ−３のドーピング濃度を有するｎ＋ ドープされたシリコンから成る第３の層４とを有する基板である（図１参照）。第１の層２、第２の層３および第３の層４は好ましくはエピタキシャル成長より形成される。第３の層４は基板の主面５を形成する。第１の層２はたとえば５００ｎｍの厚みを、第２の層３はたとえば２００ｎｍの厚みを、また第３の層４はたとえば１００ｎｍの厚みを有する。
【００２４】
主面５の上に第１のＳｉＯ２ 層６が被覆され、また構造化される。第１のＳｉＯ２ 層６はたとえばＴＥＯＳ法で１５０ｎｍの厚みに析出される。第１のＳｉＯ２ 層６を構造化するためホトレジストマスク（図示せず）が使用される。構造化は乾式エッチングプロセスで行われる。その際に主面５が露出される。
【００２５】
ホトレジストマスクの除去後に構造化された第１のＳｉＯ2層６の垂直な側面にＳｉＯ2スペーサ７が形成される。そのため第２のＳｉＯ2層がＴＥＯＳ法でたとえば８０ｎｍの厚みに析出される。異方性の乾式エッチングによりシリコンに対して選択的に第２のＳｉＯ2層からスペーサ７が形成される（図２参照）。
【００２６】
構造化された第１のＳｉＯ２ 層６およびＳｉＯ２ スペーサ７の使用のもとに異方性乾式エッチングプロセスで第１のトレンチ８がエッチングされる。エッチングプロセスとしてはたとえばＨＢｒ、ＮＦ３ 、Ｈｅ、Ｏ２ が適している。第１のトレンチ８はたとえば１０００ｎｍの深さで形成される。それによって第１のトレンチ８は半導体基板のｐドープされた範囲１内まで達する。第１のトレンチ８は第１の層２、第２の層３および第３の層４を切断する。主面５に対して平行に第１のトレンチ８はストリップ状の横断面を有する。第１のトレンチ８はセル領域全体にわたりほぼ平行に延びている。第１のトレンチ８はたとえば９０ｎｍの幅および６４ｎｍの長さを有する。隣接する第１のトレンチ８の中心間の間隔はたとえば５００ｎｍであり、これは使用されるテクノロジーでの最小構造寸法Ｆ＝２５０ｎｍの２倍に相当する。
【００２７】
続いてたとえばＮＨ４ Ｆ（３０％）／ＨＦ（６％）による湿式エッチングにより構造化された第１のＳｉＯ２ 層６およびＳｉＯ２ スペーサ７が除去される。
【００２８】
ＴＥＯＳ法により１００ｎｍの層厚に別のＳｉＯ２ 層を析出することにより第１のトレンチ８が第１の絶縁構造９（図７）で満たされる。第１の絶縁構造９を形成するため、トレンチ８の外側に主面５が露出されるまで、ＳｉＯ２ 層がバックエッチングされ、またプレーナ化される。バックエッチングはたとえばＣＨＦ３ 、Ｏ２ により乾式エッチングプロセスで行われる。
【００２９】
続いて、第２のトレンチ１０をエッチングするためのエッチングマスクとして使用される別のトレンチマスクがホトリソグラフ法を用いて形成される（図３参照）。第２のトレンチ１０を形成するためには、シリコンをＳｉＯ2に対して選択的に侵食するエッチング法が使用されなければならない。特にそのためにＨＢｒ、Ｃｌ2、Ｈｅ、Ｏ2が適している。第２のトレンチ１０はたとえば第１のトレンチ８に対して垂直に延びている（図３は図２に対して垂直に装置を通る断面を示す）。後で短絡が生じるのを防止するため、第２のトレンチ１０のエッチングの際に第１の絶縁構造９の側面においてシリコンが残滓なしに除去されることが重要である。このことを確実にするため、異方性の乾式エッチングの後にたとえばコリン（Cholin）による湿式エッチングも追加される。第２のトレンチ１０はたとえば５００ｎｍの深さにエッチングされる。第２のトレンチ１０は第１の層２内まで達するが、これを切断はしない。完成したＤＲＡＭセル装置において第１の層２の通しの部分、即ちトレンチ１０が到達していない、横方向に連続した部分はそれぞれビット線として作用する。主面５に対して平行に第２のトレンチ１０はストリップ状の横断面を有する。それらはほぼ平行に延びており、また２５０ｎｍの幅および１２８μｍの長さを有する。隣接する第２のトレンチ１０の中心間隔はたとえば５００ｎｍ、すなわち２Ｆである。
【００３０】
トレンチマスクを除去した後に第２のトレンチ１０はたとえば３００ｎｍの層厚でＴＥＯＳ法でＳｉＯ２ 層１１´を析出することにより満たされる。
【００３１】
たとえばＣＨＦ３ 、Ｏ２ による異方性乾式エッチングによりＳｉＯ２ 層１１´がバックエッチングされる。その際に第２のトレンチ１０内に第２の絶縁構造１１が形成される（図４）。異方性乾式エッチングプロセスはＳｉＯ２ をシリコンに対して選択的に侵食する。エッチングプロセスは、第２の絶縁構造１１の表面が主面５の下４００ｎｍに位置するまで継続される。この乾式エッチングプロセスで第１の絶縁構造９も侵食され、その表面は乾式エッチングプロセスの後に第２の絶縁構造１１の表面と等しい高さに位置する。バックエッチングの際に第１のトレンチ８および第２のトレンチ１０内でそのつどのトレンチの側面に境を接する第３の層４および第２の層３の表面は完全に露出される。必要な場合には、これはたとえばＨＦ（１％）による追加的な湿式エッチング過程により確実にされる。
【００３２】
第２の層３の表面にゲート酸化物１２を形成するため、続いて、たとえば８００°Ｃにおいて熱的酸化が行われる。ゲート酸化物１２はたとえば５ｎｍの厚みに形成される。熱的酸化の際にすべての露出したシリコン表面に５ｎｍ厚みのＳｉＯ2層が生ずる。最後に、本来の場所にドープされたポリシリコン層１３´が析出される。ドープされたポリシリコン層、たとえば燐により１０21ｃｍ-3のドーピング濃度でｎドープされたポリシリコン層は８０ｎｍの厚みに析出される（図４参照）。ドープされたポリシリコン層１３´はゲート酸化物１２のエッジを同形にカバーするように析出される。それにより第２のトレンチ１０は満たされない。しかし、その際に、第２のトレンチ１０よりも小さい幅を有する第１のトレンチ８は満たされる。
【００３３】
ゲート電極１３を形成するため、ドープされたポリシリコン層１３´が異方性乾式エッチングプロセスでバックエッチングされる。その際に第２のトレンチ１０内で第２の絶縁構造１１の表面が露出される。第２のトレンチ１０内に配置されているゲート電極１３の部分は第２のトレンチ１０の側面に沿うスペーサとして生ずる。異方性エッチングがたとえばＨＢｒ、Ｃｌ2、Ｈｅ、Ｏ2により行われ、その際に１５０ｎｍのポリシリコンの厚みがエッチングされる。すなわちエッチングは、ゲート酸化物で覆われた第３の層４の側面が第２のトレンチ１０の範囲内で露出されるように、強く行われる（図５参照）。主面５の範囲内の第３の層４の表面にゲート酸化の際に形成される薄いＳｉＯ2層は異方性エッチングの際にエッチングストップとして作用する。
【００３４】
ゲート電極１３を形成するための異方性エッチングの際に、ドープされたポリシリコン層１３´により満たされている第１のトレンチ８内のドープされたポリシリコン層１３´は主面５の高さの下側までバックエッチングされる（図７参照）。ゲート電極１３はそれぞれ、２つの隣接する第１のトレンチおよび２つの隣接する第２のトレンチにより境される第２の層３の部分をリング状に囲んでいる（図６参照）。第１のトレンチ８の幅は小さいので、隣接するゲート電極１３はそのつどの第１のトレンチ８内に配置されている部分を介して互いに接続されている。
【００３５】
別のＳｉＯ２ 層がＴＥＯＳ法でたとえば１５０ｎｍの厚みに析出され、また乾式エッチング法で異方性にバックエッチングされる。それにより第３の絶縁構造１４が形成される。第３の絶縁構造１４は同一の第２のトレンチ１０の向かい合う側面に配置されているゲート電極１３を互いに絶縁する（図５参照）。第１のトレンチ内で第３の絶縁構造１４はゲート電極１３を覆う。第２のトレンチ１０は同じく第３の絶縁構造１４によりほぼ満たされている。より大きい厚みでＳｉＯ２ 層を析出することにより避けられ得るわずかな非平坦性だけが残留する。
【００３６】
続いてコンデンサ誘電体１５が被覆される。コンデンサ誘電体１５は高い相対的誘電定数εｒ を有する材料から製造される。好ましくはコンデンサ誘電体１５はバリウム‐ストロンチウム‐チタン酸塩、ストロンチウム‐チタン酸塩または鉛‐ジルコニア‐チタン酸塩の１つから形成される。これらの強誘電性および常誘電性層はたとえばスパッタリングにより、またはＣＶＤまたはゾル‐ゲル法により被覆される。コンデンサ誘電体１５はたとえば５０ｎｍの層厚で形成される。
【００３７】
コンデンサ誘電体１５の材料による第３の層４のシリコンの損傷が危惧される場合に、第３の層４とコンデンサ誘電体１５との間にたとえばＴｉＮ、Ｐｔ、ＷまたはＲｕＯ2から成る中間層を設けることは本発明の範囲内にある。
【００３８】
メモリ応用に対してコンデンサ誘電体内の漏れ電流が受け入れられない場合には、コンデンサ誘電体が構造化され得る。しかし、そのためには追加的なマスクが必要である。
【００３９】
コンデンサ誘電体の上に全面にコンデンサ板１６が被覆される。そのためにたとえばＴｉＮ、Ｐｔ、Ｗ、ＲｕＯ２ またはｎ＋ ドープされたポリシリコンから成る導電層が析出される。コンデンサ板１６はたとえば１００ｎｍの厚みに形成される。
【００４０】
ＤＲＡＭセル装置内で各メモリセルは、それぞれ隣接する第１のトレンチおよび隣接する第２のトレンチにより境界付けられており、またそこに配置されているソース／ドレイン領域としての第１の層２、チャネル領域としての第２の層３およびソース／ドレイン領域としての第３の層４の部分を含んでいる垂直ＭＯＳトランジスタから成る読出しトランジスタを含んでいる。第１の層２の通しの部分、すなわちトレンチ１０が到達しない連続した部分（図５参照）はビット線として作用する。ビット線方向に対して垂直に隣接しておりまた第１のトレンチ８の範囲内で互いに接続されているゲート電極１３は、埋められたワード線を形成する。隣接するワード線は第３の絶縁構造により互いに絶縁されている。メモリセルはさらに、メモリ節点としての第３の層４の各部分、コンデンサ誘電体１５およびコンデンサ板１７から形成されるメモリコンデンサを含んでいる。
【００４１】
ＤＲＡＭセル装置を製造するために、ただ２つのマスクが必要である。第１のＳｉＯ２ 層６を構造化するための第１のマスク、第２のトレンチ１０をエッチングするための第２のマスク。両マスク内の構造が最小製造可能な構造寸法Ｆに相応してそのつどのテクノロジーで製造されると、メモリセルあたり４Ｆ２ の占有場所が生ずる。Ｆ＝０．２５μｍを有するテクノロジーを基礎とすると、０．２５μｍ２ のメモリセルあたりの占有場所が生ずる。使用される両マスクはそれらの調整に関して非臨界的である。ゲート電極、従ってまたワード線の構造化のために別のマスクは必要でない。
【図面の簡単な説明】
【図１】第１の構造化されたＳｉＯ２ 層を有する半導体基板の断面図。
【図２】第１のトレンチマスクの形成および第１のトレンチのエッチング後の半導体基板の断面図。
【図３】第２のトレンチのエッチングおよび第２のトレンチの充填後の半導体基板を通る図２に示されている断面に対して垂直な断面図。
【図４】ゲート酸化物の形成およびドープされたポリシリコン層の析出後の半導体基板を通る図３に示されている断面図。
【図５】ゲート電極の形成およびメモリコンデンサの完成後の半導体基板を通る図４に示されている断面図。
【図６】半導体基板を通る図５中にＶＩ−ＶＩにより示されている断面図。
【図７】半導体基板を通る図６中にＶＩＩ−ＶＩＩにより示されている断面図。
【符号の説明】
２ 第２のソース／ドレイン領域
３ チャネル領域
４ 第１のソース／ドレイン領域
５ 主面
８ 第１のトレンチ
９ 第１の絶縁構造
１０ 第２のトレンチ
１２ ゲート酸化物
１３ ゲート電極
１５ コンデンサ誘電体
１６ コンデンサ板
Claims (7)
- それぞれ１つの読出しトランジスタと１つのメモリコンデンサを備える複数のメモリセルが形成され、
前記読出しトランジスタがそれぞれ半導体基板に集積された垂直ＭＯＳトランジスタとして構成されており、その各第１のソース／ドレイン領域（４）が基板の主面（５）に境を接しており、
各メモリコンデンサが、それぞれ第１のソース／ドレイン領域（４）の１つと電気的に接続されたメモリ節点により形成され、
第１の導電形にドープされている第１の層（２）と、第１の導電形と逆の第２の導電形にドープされている第２の層（３）と、前記第１の導電形にドープされており、かつ主面（５）に境を接している第３の層（４）とを含む半導体基板内に、それぞれストリップ状で互いに平行に延び、更に第１の層（２）、第２の層（３）および第３の層（４）を切断する第１のトレンチ（８）がエッチングにて形成され、
第１のトレンチ（８）が第１の絶縁構造（９）により満たされ、
それぞれストリップ状で互いに平行に延びて第１のトレンチ（８）と交わり、しかも第１の層（２）を切断することなしに第１の層（２）内まで達する第２のトレンチ（１０）がエッチングにより形成され、隣接する第１のトレンチ（８）間に配置された第１の層（２）の部分が埋め込まれたビット線（２）を形成し、
第２のトレンチ（１０）に第２の絶縁構造（１１）が設けられ、
第２のトレンチ（１０）の幅が第１のトレンチ（８）の幅よりも大きく、
構造化された第２の層（３）および第３の層（４）の表面が第１のトレンチ（８）および第２のトレンチ（１０）の側面に露出するまで、第１の絶縁構造（９）および第２の絶縁構造（１１）が半導体材料に対して選択的にエッチングされ、
第２の層（３）の少なくとも露出した表面を覆うゲート酸化物（１２）が形成され、
ゲート電極（１３）を形成するため、ゲート酸化物（１２）のエッジ部を同形にカバーするようにしてドープされたポリシリコン層（１３´）が形成され、その厚みは第１のトレンチ（８）を満たすが第２のトレンチ（１０）は満たさないように選定され、第２のトレンチの側面にドープされたポリシリコンスペーサが生じ、かつ第２のトレンチ内で第２の絶縁構造（１１）の表面が部分的に露出し、他方第１のトレンチ（８）内の第１の絶縁構造の表面がドープされたポリシリコンにより覆われた状態にとどまるように異方性にバックエッチングされ、他方第１の絶縁構造の表面が、第１のトレンチ（８）内でドープされたポリシリコンにより覆われた状態にとどまり、その結果隣接するゲート電極（１３）が第２のトレンチの方向において互いに隣接し、
ゲート電極（１３）を覆う第３の絶縁構造（１４）が形成される
ことを特徴とするＤＲＡＭセルの製造方法。 - 第１のトレンチ（８）をエッチングするために第１のトレンチマスクが使用され、
第１のトレンチマスクを形成するために第１のＳｉＯ 2 層（６）が析出され、かつホトリソグラフ法を用いて構造化され、
第１のＳｉＯ 2 層（６）のエッジ部を同形にカバーする第２のＳｉＯ 2 層が析出されて構造化された第１のＳｉＯ 2 層（６）の側面にＳｉＯ 2 スペーサを形成し、該スペーサにより第１のトレンチ（８）の幅が定まるように、前記第２のＳｉＯ 2 層が異方性にバックエッチングされることを特徴とする請求項１記載の方法。 - 半導体基板が少なくともＤＲＡＭセル装置の範囲内に単結晶シリコンを含んでおり、
第１の層（２）、第２の層（３）および第３の層（４）がエピタキシャル成長させられることを特徴とする請求項１または２記載の方法。 - 第１の層（２）の下に、エピタキシャル成長にてＣｏＳｉ 2 から成る導電層が形成され、この導電層が第１のトレンチ（８）のエッチングの際に切断されることを特徴とする請求項３記載の方法。
- 第１のソース／ドレイン領域（４）上にメモリコンデンサを形成するため、第１のソース／ドレイン領域（４）の上側にコンデンサ誘電体（１５）およびコンデンサ板（１６）が被着され、その結果第１のソース／ドレイン領域（４）が同時にメモリ節点として作用することを特徴とする請求項１ないし４の１つに記載の方法。
- コンデンサ誘電体（１５）がバリウム‐ストロンチウム‐チタン酸塩、ストロンチウム‐チタン酸塩および鉛‐ジルコニア‐チタン酸塩の１つから形成されることを特徴とする請求項５記載の方法。
- コンデンサ誘電体（１５）が連続した層として形成されることを特徴とする請求項５または６記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19519160A DE19519160C1 (de) | 1995-05-24 | 1995-05-24 | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
| DE19519160.9 | 1995-05-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330532A JPH08330532A (ja) | 1996-12-13 |
| JP3589791B2 true JP3589791B2 (ja) | 2004-11-17 |
Family
ID=7762822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14973596A Expired - Fee Related JP3589791B2 (ja) | 1995-05-24 | 1996-05-22 | Ｄｒａｍセルの製造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5817552A (ja) |
| EP (1) | EP0744771B1 (ja) |
| JP (1) | JP3589791B2 (ja) |
| KR (1) | KR100437551B1 (ja) |
| AT (1) | ATE205019T1 (ja) |
| DE (2) | DE19519160C1 (ja) |
| HK (1) | HK1003545A1 (ja) |
| TW (1) | TW293947B (ja) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1996-04-22 US US08/635,526 patent/US5817552A/en not_active Expired - Fee Related
- 1996-05-10 EP EP96107433A patent/EP0744771B1/de not_active Expired - Lifetime
- 1996-05-10 AT AT96107433T patent/ATE205019T1/de not_active IP Right Cessation
- 1996-05-10 DE DE59607562T patent/DE59607562D1/de not_active Expired - Fee Related
- 1996-05-22 KR KR1019960017324A patent/KR100437551B1/ko not_active IP Right Cessation
- 1996-05-22 JP JP14973596A patent/JP3589791B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-27 HK HK98102641A patent/HK1003545A1/xx not_active IP Right Cessation
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| DE59607562D1 (de) | 2001-10-04 |
| KR960043227A (ko) | 1996-12-23 |
| DE19519160C1 (de) | 1996-09-12 |
| KR100437551B1 (ko) | 2004-12-03 |
| EP0744771A1 (de) | 1996-11-27 |
| JPH08330532A (ja) | 1996-12-13 |
| US5817552A (en) | 1998-10-06 |
| EP0744771B1 (de) | 2001-08-29 |
| HK1003545A1 (en) | 1998-10-30 |
| TW293947B (ja) | 1996-12-21 |
| ATE205019T1 (de) | 2001-09-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040722 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| LAPS | Cancellation because of no payment of annual fees |