KR100609182B1 - Ｄｒａｍ 셀 장치 및 그 제조 방법 - Google Patents

Ｄｒａｍ 셀 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100609182B1
KR100609182B1 KR1019990009784A KR19990009784A KR100609182B1 KR 100609182 B1 KR100609182 B1 KR 100609182B1 KR 1019990009784 A KR1019990009784 A KR 1019990009784A KR 19990009784 A KR19990009784 A KR 19990009784A KR 100609182 B1 KR100609182 B1 KR 100609182B1
Authority
KR
South Korea
Prior art keywords
protrusions
source
parallel
axis
capacitor
Prior art date
Application number
KR1019990009784A
Other languages
English (en)
Other versions
KR19990078136A (ko
Inventor
베른트 괴벨
볼프강 뢰스너
프란츠 호프만
엠메리히 베르타크놀리
이브마리 마틴
Original Assignee
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 지멘스 악티엔게젤샤프트 filed Critical 지멘스 악티엔게젤샤프트
Publication of KR19990078136A publication Critical patent/KR19990078136A/ko
Application granted granted Critical
Publication of KR100609182B1 publication Critical patent/KR100609182B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/947—Subphotolithographic processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

하나의 메모리 셀은 반도체 기판(1)의 행렬로 배치된 돌출부(V)를 포함하고, 돌출부(V)의 서로 인접한 행은 열에 대해 평행한 축(y)에 대해 서로 평행 대칭이다. 돌출부(V)는 선택 트랜지스터의 적어도 하나의 제 1 소스/드레인 영역(S/D1) 및 그 아래 배치된 채널 영역(Ka)을 포함하고, 상기 채널 영역은 게이트 전극(Ga)에 의해 링형으로 둘러싸인다. 하나의 메모리 커패시터는 제 1 소스/드레인 영역(S/D1)과 비트 라인(B) 사이에 접속된다. 비트 라인(B) 및 메모리 커패시터는 반도체 기판(1)의 상부에 배치된다. 선택 트랜지스터의 제 2 소스/드레인 영역(S/D2)은 반도체 기판(1) 내에 매립되어 서로 접속되어 있다. 워드 라인은 서로 인접한 게이트 전극(Ga)의 형태로 자기 정렬 방식으로 형성될 수 있다. 돌출부(V)는 단 하나의 마스크를 이용한 에칭에 의해 형성될 수 있다. 메모리 셀은 4F2의 면적으로 제조될 수 있고, 여기서 F는 각각의 기술로 제조 가능한 최소 구조물 크기이다.

Description

ＤＲＡＭ 셀 장치 및 그 제조 방법 {DRAM CELL ARRANGEMENT AND PROCESS FOR PRODUCING THEREOF}
도 1a는 제 1 층, 제 2 층, 제 3 층, 마스크의 제 1 부분 및 제 2 부분이 형성된 후, 기판의 횡단면도.
도 1b는 도 1a의 단계 후, 도 1a의 횡단면에 대해 수직인 기판의 횡단면도.
도 2a는 돌출부, 제 1 소스/드레인 영역, 채널 영역, 제 2 소스/드레인 영역, 게이트 유전체, 게이트 전극 및 워드 라인이 형성된 후, 도 1a의 횡단면도.
도 2b는 도 2a의 단계 후, 도 1b의 횡단면도.
도 3a는 절연 구조물, 커패시터 유전체 및 비트 라인이 형성된 후, 도 2a의 횡단면도.
도 3b는 도 3a의 단계 후, 도 2b의 횡단면도.
도 4는 제 1 포토레지스트 마스크 및 제 2 포토레지스트 마스크가 도시된 기판의 평면도.
*도면의 주요 부분에 대한 부호의 설명*
1: 반도체 기판 B: 비트 라인
Ga: 게이트 전극 Gd: 게이트 유전체
I: 절연 구조물 Ka: 채널 영역
Kd: 커패시터 유전체 M1: 마스크
M1a: 제 1 부분 M1b: 제 2 부분
P1, P2: 포토레지스트 마스크 S1, S2, S3: 층
S/D1, S/D2: 소스/드레인 영역 V: 돌출부
x,y: 축
본 발명은 DRAM 셀 장치 및 그 제조 방법에 관한 것이다.
DRAM 셀 장치, 즉 랜덤 액세스 다이내믹 메모리 셀 장치에는 거의 독점적으로 소위 단일 트랜지스터 메모리 셀이 사용된다. 단일 트랜지스터 메모리 셀은 하나의 선택 트랜지스터 및 하나의 메모리 커패시터를 포함한다. 메모리 커패시터에는 논리 값 0 또는 1로 나타나는 전기 전하의 형태로 정보가 저장된다. 워드 라인을 통한 선택 트랜지스터의 트리거링에 의해서, 상기 정보가 비트 라인을 통해 판독 출력될 수 있다.
일반적으로 선택 트랜지스터의 제 1 소스/드레인 영역은 메모리 커패시터에 접속되고, 선택 트랜지스터의 제 2 소스/드레인 영역은 비트 라인에 접속된다. 선택 트랜지스터의 게이트 전극은 워드 라인에 접속된다(참고: 예컨대 S.M. Sze Semiconductor Devices, AT&T Bell Laboratories, Murray Hill, New Jersey 1985, 페이지 487, 도 18a).
메모리 세대 마다 메모리 밀도가 증가하기 때문에, 단일 트랜지스터 메모리 셀의 면적은 세대 마다 감소될 수밖에 없다. 메모리 셀 치수의 순수한 감소는 각각의 기술로 제조 가능한 최소 구조물 크기(F)에 의해 제한되기 때문에, 이것은 메모리 셀의 변동과도 연관이 있다. 1MBit 세대까지는 선택 트랜지스터 및 메모리 커패시터가 평면형 소자(planar component)로 구현되었다. 4MBit 메모리 세대부터는 선택 트랜지스터 및 메모리 커패시터의 3차원 배치에 의해 면적이 보다 감소되어야 했다.
한가지 가능성은 메모리 커패시터를 평면형으로 구현하지 않고 트렌치내에 구현하는 것이다(참고: 예컨대, K. Yamada 등 저, "A deep trenched Capacitor technology for 4MBit DRAMs", Proc. Intern. Electronic Devices and Materials IEDM 85, 페이지 702).
그러나 상기와 같은 매립형 메모리 커패시터의 형성은 복잡하다. 또한, 높은 유전 상수를 가진 커패시터 유전체는 사용될 수 없는데, 그 이유는 상기 유전체의 증착이 평면상에서만 가능하기 때문이다.
독일 특허 제 195 19 160 C1호에는 메모리 커패시터가 선택 트랜지스터 위에 형성되고, 비트 라인이 기판 내에 매립된 DRAM 셀 장치가 제시되어 있다. 메모리 커패시터가 기판의 표면에 형성되기 때문에, 높은 유전 상수를 가진 커패시터 유전체가 사용될 수 있다. 각각의 메모리 셀은 돌출부형 반도체 구조물을 포함한다. 상기 반도체 구조물은 제 1 소스/드레인 영역, 그 아래에 배치된 채널 영역 및 그 아래에 배치된 제 2 소스/드레인 영역을 포함하고, 게이트 전극에 의해 링형으로 둘러싸인다. 메모리 셀의 반도체 구조물은 행렬로 배치되며, 반도체 구조물의 이웃하는 행들은 열에 평행하게 연장하는 축에 대해 서로 평행 대칭이다. 워드 라인을 자기 정렬 방식으로, 즉 정렬이 필요한 마스크를 사용하지 않고 형성하기 위해, 열을 따라 배치된 반도체 구조물들의 간격은 행을 따라 배치된 반도체 구조물들의 간격보다 작다. 반도체 구조물은 격자형 홈에 의해 둘러싸인다. 워드 라인은 열을 따라 서로 인접한 게이트 전극의 형태로, 도전 물질의 증착 및 에치백(etch back)에 의해서 형성된다. 매립된 비트 라인은 도핑된 층으로 형성된다. 상기 층은 절연 물질로 채워진 트렌치에 의해 스트립형으로 구조화된다. 트렌치는 스트립형 제 1 마스크를 이용해서 형성된다. 트렌치에 대해 수직으로 연장하는 스트립으로 된 스트립형 제 2 마스크를 이용해서, 반도체 물질의 에칭에 의해 트렌치들 사이에 홈이 형성된다. 상기 홈은 도핑된 층을 분리시키지 않아 비트 라인을 분리시키지 않는다. 반도체 구조물은 트렌치 및 홈의 형성에 의해 연속층으로 형성된다. 홈은 마찬가지로 절연 물질로 채워진다. 그리고 나서, 절연물질이 에치백 됨으로써, 반도체 구조물이 노출되고 격자형 홈이 형성된다. 홈 내의 절연 물질 및 트렌치 내의 절연 물질의 공통 에칭으로 인해, 격자형 홈의 바닥은 평평하다. 이것은 워드 라인의 자기 정렬 형성을 위해 중요하다. 패킹 밀도를 높이기 위해, 먼저 포토리소그래픽 방법에 의해 폭(F)을 가진 스트립이 형성되고, 상기 스트립이 재료의 증착 및 에치백에 의해 확대됨으로써, 제 1 마스크가 형성된다. 이렇게 함으로써, 제 1 마스크의 서로 인접한 스트립 사이의 간격이 (F)보다 작아진다. 제 2 마스크의 스트립이 폭(F)으로 형성되기 때문에, 반도체 구조물들 사이의 간격에 대한 상기 조건이 충족된다. 메모리 셀의 면적은 4F2이다. 제 1 소스/드레인 영역은 메모리 커패시터의 제 1 커패시터 전극으로 작용한다. 제 2 커패시터 전극은 커패시터 유전체 위에 도전 물질을 전 표면에 증착함으로써 형성된다.
미국 특허 제 4 630 088호에는 메모리 커패시터를 선택 트랜지스터의 제 1 소스/드레인 영역과 비트 라인 사이에 접속하는 것이 제안되어 있다. 각각의 메모리 셀은 돌출부형 반도체 구조물을 포함한다. 상기 반도체 구조물은 게이트 전극에 의해 링형으로 둘러싸인다. 메모리 셀은 워드 라인 방향에 대해 대각으로 상호 변위되어 배치되어 있다. 메모리 커패시터는 제 1 소스/드레인 영역, 전 표면에 증착된 커패시터 유전체의 일부 및 비트 라인의 일부를 포함한다. 선택 트랜지스터의 제 1 소스/드레인 영역, 채널 영역 및 제 2 소스/드레인 영역은 층 형태로 위·아래로 배치되어 있다.
본 발명의 목적은 높은 패킹 밀도를 가지면서 선행 기술에 비해 적은 프로세스 비용으로 제조될 수 있는 DRAM 셀 장치를 제공하는 것이다. 본 발명의 또 다른 목적은 상기 DRAM 셀 장치의 제조 방법을 제공하는 것이다.
상기 목적은 청구항 1에 따른 DRAM 셀 장치 및 청구항 6에 따른 그 제조 방법에 의해 달성된다. 본 발명의 또 다른 실시예는 종속항에 제시된다.
본 발명에 따른 DRAM 셀 장치에서 반도체 기판은 행 및 열로 배치된 다수의 돌출부를 갖는다. 돌출부의 서로 이웃하는 행들은 열에 평행하게 연장하는 y축에 대해 서로 평행 대칭이다. 각각의 돌출부는 수직 선택 트랜지스터의 적어도 하나의 제 1 소스/드레인 영역 및 그 아래에 배치된 채널 영역을 포함한다. 상기 돌출부는 선택 트랜지스터의 제 2 소스/드레인 영역도 포함할 수 있다. 돌출부에는 적어도 채널 영역의 부분에 게이트 유전체가 제공된다. 각각의 돌출부는 선택 트랜지스터의 게이트 전극에 의해 링형으로 둘러싸인다. 워드 라인은 행들에 평행한 x축을 따라 상호 이웃하며 인접하게 배치된 게이트 전극으로 형성된다. 제 1 소스/드레인 영역은 메모리 커패시터의 제 1 커패시터 전극에 전기적으로 접속된다. 제 1 커패시터 전극은 커패시터 유전체에 의해 제 1 커패시터 전극 위에 배치된 메모리 커패시터의 제 2 커패시터 전극과 분리된다. 제 2 커패시터 전극은 열에 대해 평행하게 연장하는 비트 라인에 전기적으로 접속된다. 메모리 커패시터는 제 1 소스/드레인 영역과 비트 라인 사이에 접속된다. 제 2 소스/드레인 영역은 반도체 기판 내에 매립되어 있다.
선택 트랜지스터의 제 2 소스/드레인 영역을 공통 전위에 접속하기 위해, 상기 선택 트랜지스터들 중에서 적어도 몇 개를 서로 접속하는 것이 바람직하다.
제 2 소스/드레인 영역이 비트 라인에 접속되지 않기 때문에, 제 2 소스/드레인 영역은 구조화될 필요가 없는 연속층의 일부일 수 있다. 따라서, 제 2 소스/드레인 영역을 형성하기 위한 마스크가 필요 없고, 이것은 프로세스 비용을 감소시킨다.
비트 라인 및 메모리 커패시터가 반도체 기판의 표면에 형성되기 때문에, 반도체 기판 내에 매립된 구조물이 형성되지 않으며, 이것도 마찬가지로 프로세스 비용을 감소시킨다.
높은 유전 상수를 가진 커패시터 유전체의 사용이 가능한데, 그 이유는 메모리 커패시터가 깊은 트렌치내에 형성되지 않기 때문이다.
본 발명에 따른 메모리 셀 장치의 장점은, 반도체 기판에서 형성되는 α입자가 반도체 기판의 표면에 배치된 비트 라인 및 메모리 커패시터에 도달할 확률이 낮고, 그 때문에 정보의 위조 확률이 낮다는 것이다.
돌출부는 바람직하게는 연속층의 구조화에 의해 형성된다. 이것을 위해 제 1 도전형으로 도핑된 제 1 층, 그 위에 상기 제 1 도전형과는 반대인 제 2 도전형으로 도핑된 제 2 층 및 그 위에 제 1 도전형으로 도핑된 제 3 층이 형성된다. 제 1 층, 제 2 층 및 제 3 층은 반도체 기판의 주입에 의해 및/또는 원위치(in situ)에서 도핑된 에피택시에 의해 형성될 수 있다. 하나의 층이 원위치에서 도핑된 에피택시에 의해 형성되면, 반도체 기판이 상기 층만큼 확대된다.
프로세스 간소화를 위해, 돌출부는 단 하나의 마스크를 이용한 에칭에 의해 형성되는 것이 바람직하다. 이때 적어도 제 3 층 및 제 2 층을 분리시키는 격자형 홈이 형성된다. 각각의 돌출부의 수직 치수, 즉 반도체 기판의 표면에 대해 수직인 치수는 모두 동일하다. 달리 표현하면, 각각의 돌출부의 모든 에지가 반도체 표면에 대해 수직으로 동일한 길이를 갖는다. 대안으로서, 제 1 에칭 단계에서는 서로 평행한 제 1 트렌치가 형성되고, 제 2 프로세스 단계에서는 제 1 트렌치에 대해 횡으로 뻗은 제 2 트렌치가 형성될 수 있다.
제 3 층으로부터 돌출부의 일부로서 선택 트랜지스터의 제 1 소스/드레인 영역이 형성되고 제 2 층으로부터 선택 트랜지스터의 채널 영역이 형성된다. 격자형 홈 또는 제 1 트렌치 및 제 2 트렌치는 제 1 층 내부까지 이른다. 제 2 소스/드레인 영역은 제 1 층의 일부이다.
프로세스 간소화를 위해, 제 1 층이 분리되지 않는 격자형 홈 또는 제 1 트렌치 및 제 2 트렌치가 가급적 평탄형으로 제조되는 것이 바람직하다.
프로세스 간소화를 위해, 워드 라인이 자기 정렬 방식으로 형성되는 것이 바람직하다. 자기 정렬 형성은 예컨대 열을 따라 배치되고 열 방향에 대해 평행한 돌출부 사이의 간격이 행을 따라 배치되고 행 방향에 대해 평행한 돌출부들 사이의 간격보다 큰 경우에 가능하다. 워드 라인의 형성을 위해, 도전 물질이 균일하게 증착됨으로써 파동형의 도전층이 형성된다. 파형 도전층의 밸리(valley)는 행에 대해 평행하다. 도전 물질은 행을 따라 배치된 돌출부들 사이의 공간을 채우는 반면, 열을 따라 배치된 돌출부 사이의 공간은 채우지 않는다. 도전층은 제 1 소스/드레인 영역의 상부에 그리고 열을 따라 인접한 돌출부 사이에 배치된 도전층의 일부가 제거될 때까지 비등방성으로 에치백 된다. 이때, 도전층으로부터 워드 라인이 형성된다. 상기 워드 라인은 열 방향으로 서로 접속되지 않는다. 도전 물질이 행을 따라 배치된 돌출부 사이의 공간을 채우기 때문에, 도전 물질의 에치백 후에도 관련 도전 물질이 행을 따라 배치된 돌출부들 사이에 존재한다. 행의 방향에 대해 평행한 돌출부의 에지에서는 워드 라인 또는 게이트 전극이 스페이서 형태이다.
패킹 밀도를 높이기 위해서는, 행을 따라 배치된 돌출부들 사이의 간격이 F 보다 작은 것이 바람직하다. 돌출부를 형성하기 위해, 행의 방향으로 스페이서에 의해 확대된 마스크가 사용될 수 있다. 예컨대, 재료가 증착되고 열에 대해 평행한 스트립으로 된 스트립형 제 1 포토레지스트 마스크에 의해 구조화됨으로써, 마스크의 제 1 부분이 형성된다. 그리고 나서, 다른 재료가 증착되고 에치백 됨으로써, 마스크의 제 1 부분의 에지에 마스크의 스페이서형 제 2 부분이 형성된다. 행에 대해 평행한 스트립으로 된 스트립형 제 2 포토레지스트 마스크를 이용하여 마스크의 제 1 부분 및 제 2 부분이 구조화됨으로써, 마스크가 형성된다. 제 1 포토레지스트 마스크 및 제 2 포토레지스트 마스크의 스트립의 폭과 제 1 포토레지스트 마스크의 스트립들 사이의 간격 및 제 2 포토레지스트 마스크의 스트립들 사이의 간격은 F인 것이 바람직하다. 설명한 단계에 의해 행을 따라 배치된 돌출부들 사이의 간격이 열을 따라 배치된 돌출부 사이의 간격보다 작다.
프로세스 간소화를 위해서는, 제 1 소스/드레인 영역이 제 1 커패시터 전극과 일치하는 것이 바람직하다. 대안으로서, 예컨대 추가 도전층의 구조화에 의해 제 1 커패시터 전극이 제 1 소스/드레인 영역 위에 형성된다.
프로세스 간소화를 위해서는, 제 2 커패시터 전극이 비트 라인의 일부인 것이 바람직하다. 이를 위해, 커패시터 유전체 위에 도전 물질이 증착되어 스트립형으로 구조화될 수 있다.
메모리 커패시터의 신호를 확대시키기 위해서는, 커패시터 유전체가 높은 유전 상수를 가진 재료, 예를 들어 페로브스카이트(예컨대 BaxSr1-xTiO3, SrBi2Ta2O3, PbZrTiO3) 또는 Ta2O5로 형성되는 것이 바람직하다. 이러한 재료가 바람직하게는 평탄면에 증착되기 때문에, 게이트 전극의 형성 후에 제 1 소스/드레인 영역이 노출될 때까지 절연 물질이 증착되고 평탄화됨으로써 절연 구조물을 형성하는 것이 바람직하다. 이 경우, 제 1 커패시터 전극으로 작용하는 제 1 소스/드레인 영역 위에는 나중에 커패시터 유전체가 증착된다.
반도체 기판은 예컨대 실리콘 기판 또는 SOI 기판이다.
도면에 도시된 본 발명의 실시예가 아래에서 자세하게 설명한다.
도면은 척도에 맞게 도시되지 않았다.
출발 물질은 실리콘 기판(1)이고, 상기 기판은 p-도핑되고 약 1017cm-3의 도펀트 농도를 갖는다. 원위치에서 도핑된 에피택시에 의해 약 500nm 두께의 n 도핑된 제 1 층(S1)이 형성된다. 제 1 층(S1)의 도펀트 농도는 약 1020cm-3이다. 원위치에서 도핑된 에피택시에 의해 약 200nm 두께의 p-도핑된 제 2 층(S2)이 형성된다. 제 2 층(S2)의 도펀트 농도는 약 3 x 1017cm-3이다. 원위치에서 도핑된 에피택시에 의해 약 200nm 두께의 n-도핑된 제 3 층(S3)이 형성된다. 제 3 층(S3)의 도펀트 농도는 약 1021cm-3(참고: 도 1a 및 1b)이다. 기판(1)은 제 1 층(S1), 제 2 층(S2) 및 제 3 층(S3)으로 확대된다. 기판(1)의 표면(O)을 따라 y축(y) 및 상기 y축(y)에 대해 수직인 x축(x)이 뻗는다.
마스크(M1)를 형성하기 위해 SiO2가 TEOS 방법에 의해 약 100nm의 두께로 증착된다. y축(y)에 대해 평행하게 연장하며 약 250nm의 폭 및 약 250nm의 상호 간격을 가진 스트립으로 된 스트립형 제 1 포토레지스트 마스크(P1)(참고: 도 4)에 의해 SiO2가 스트립형으로 구조화되고, 이로 인해 마스크(M1)의 제 1 부분(M1a)이 형성된다. 제 1 포토레지스트 마스크(P1)의 제거 후에, SiO2가 약 80nm의 두께로 증착되고 에치백 됨으로써, 마스크(M1)의 제 1 부분(M1a)의 에지를 따라 마스크(M1)의 제 2 부분(M1b)이 스페이서형으로 형성된다(참고: 도 1a 및 1b). 에천트로는 예컨대 CHF3 + O2가 적합하다.
x축(x)에 대해 평행하게 연장하며 약 250nm의 폭 및 약 250nm의 상호 간격을 가진 스트립으로 된 스트립형 제 2 포토레지스트 마스크(P2)(참고: 도 4)를 이용해서 SiO2가 에칭된다. 그로 인해, 마스크(M1)의 제 1 부분(M1a) 및 제 2 부분(M1b)이 또한 구조화되고, 이때 마스크(M1)가 형성된다(참고: 도 1a 및 1b).
제 2 포토레지스트 마스크(P2)의 제거 후에 실리콘이 예컨대 HBr + NF3 + He + O2로 약 600nm 깊이로 에칭됨으로써, 제 3 층(S3) 및 제 2 층(S2)이 분리된다. 기판(1)으로부터 정방형 돌출부(V)가 형성된다. x축(x) 방향으로의 상기 돌출부(V)의 상호 간격은 y축(y) 방향에서보다 작다. 돌출부(V)는 격자형 홈에 의해 둘러싸여 있다. 돌출부(V)의 일부로서, 제 3 층(S3)으로부터는 수직 선택 트랜지스터의 제 1 소스/드레인 영역(S/D1)이 형성되고, 제 2 층(S2)으로부터는 채널 영역(Ka)이 형성된다. 채널 영역(Ka)의 하부에 배치된 부분 또는 제 1 층(S1)은 제 2 소스/드레인 영역(S/D2)(참고: 도 2a 및 2b)으로 작용한다. 예컨대 CHF3 및 O2에 의한 에칭에 의해 마스크(M1)가 제거된다.
게이트 유전체(Gd)를 형성하기 위해, SiO2가 열 산화에 의해 약 5nm의 두께로 성장된다.
제 1 도전층의 형성을 위해, 원위치에서 n-도핑된 폴리실리콘이 약 80nm의 두께로 증착된다. 제 1 도전층은 파형이며, 상기 파형의 피크 및 밸리는 x축(x)에 대해 평행하다. 제 1 도전층은 x축(x)을 따라 배치된 돌출부(V) 사이의 공간을 채우는 한편, y축(y)을 따라 배치된 돌출부(V) 사이의 공간은 채우지 않는다. 예컨대, C2F6 + O2에 의한 에치백에 의해 폴리실리콘이 약 150nm 깊이로 에치백 됨으로써, 제 1 소스/드레인 영역(S/D1) 상의 게이트 유전체(Gd) 부분 및 y축(y)을 따라 배치된 돌출부(V) 사이의 게이트 유전체(Gd) 부분이 노출된다. 이로 인해, x축(x)에 대해 평행한 돌출부(V)의 에지에서 제 1 도전층이 스페이서형으로 구조화된다. 제 1 도전층으로부터 돌출부(V)를 링형으로 둘러싸는 게이트 전극(Ga)이 형성된다. x축(x)을 따라 인접한 게이트 전극(Ga)은 상호 인접하고 워드 라인을 형성한다. 즉, 워드 라인은 x축(x)에 대해 평행하다(참고: 도 2a 및 2b).
절연 구조물(I)을 형성하기 위해 SiO2가 TEOS 방법에 의해 약 300nm의 두께로 증착되고, 제 1 소스/드레인 영역(S/D1)이 노출될 때까지 화학적-기계적 폴리싱에 의해 평탄화된다(참고: 도 3a 및 3b).
그리고 나서, 바륨스트론튬티타네이트가 약 20nm의 두께로 전 표면에 증착됨으로써, 커패시터 유전체(Kd)가 형성된다(참고: 도 3a 및 3b).
약 200nm의 두께로 AlSiCu를 증착함으로써 제 2 도전층이 형성된다. y축(y)에 대해 평행한 스트립으로 된 스트립형 포토레지스트 마스크를 이용해서, AlSiCu가 예컨대 BCl3 + Cl2 + CH4에 의해 에칭됨으로써, 제 2 도전층으로부터 비트 라인(B)이 형성된다. 비트 라인(B)은 약 250nm의 폭을 가지며, 인접한 비트 라인(B) 간의 간격은 약 250nm이다(참고: 도 3a 및 3b). 제 1 소스/드레인 영역(S/D1)은 메모리 커패시터의 제 1 커패시터 전극으로 작용한다. 제 1 소스/드레인 영역(S/D1) 위에 배치된 비트 라인(B)의 부분은 메모리 커패시터의 제 2 커패시터 전극으로 작용한다.
돌출부(V)는 행렬로 배치된다. x축(x)은 행 방향으로 나타나 있고, y축(y)은 열 방향으로 나타나 있다. 돌출부(V)의 서로 인접한 행은 y축(y)에 대해 상호 평행 대칭이다. 돌출부(V)의 서로 인접한 열은 x축(x)에 대해 상호 평행 대칭이다.
본 발명의 범주에서 많은 변형 실시예를 생각할 수 있다. 특히 전술한 층, 돌출부, 마스크, 스페이서 및 비트 라인의 치수는 개별 필요 조건에 맞추어 임의로 조정될 수 있다. 이와 같은 내용은 제안된 도펀트 농도에도 적용된다.
커패시터 유전체를 위해서는 다른 물질도 사용될 수 있다. 예컨대, 열 산화에 의해 SiO2층이 형성되고 그 위에 질화실리콘이 증착되며, 상기 질화실리콘이 열 산화에 의해 부분적으로 산화됨으로써, 예컨대 10nm 두께의 ONO-층이 형성될 수 있다. 비트 라인을 위해서는 다른 도전 재료, 예컨대 원위치에 도핑된 폴리실리콘이 사용될 수 있다.
또한, 도핑된 층의 도전형은 바뀔 수 있다. 예를 들어, 기판은 n-도핑될 수 있다.
본 발명에 의하면, 단 하나의 마스크를 이용하여 연속층의 구조화에 의해 반도체 기판 상에 돌출부를 형성하여, 비트 라인 및 메모리 커패시터를 반도체 기판 표면에 형성할 수 있으며, 워드 라인을 자기 정렬 방식으로 형성할 수 있으므로 프로세스를 간소화할 수 있습니다. 또한, 메모리 커패시터가 깊은 트렌치 내에 매립형으로 형성되지 않기 때문에 높은 유전상수를 가진 커패시터 유전체를 사용할 수 있으며, 행을 따라 배치되는 돌출부들 사이의 간격이 최소 구조물 크기보다 작기 때문에 패킹 밀도를 높일 수 있습니다.

Claims (11)

  1. 행렬을 형성하는 다수의 돌출부(V)를 가지며, 각 돌출부의 수직 치수는 모두 동일하고, 상기 돌출부들의 이웃하는 행들은 열에 평행하게 연장하는 y축에 대해 평행 대칭인 반도체 기판(1);
    상기 다수의 돌출부(V) 각각에 배치된 선택 트랜지스터의 적어도 하나의 제 1 소스/드레인 영역(S/D1) 및 그 아래에 위치하는 채널 영역(Ka);
    상기 채널 영역(Ka) 부근의 게이트 유전체(Gd);
    상기 다수의 돌출부(V) 각각을 링형으로 둘러싸며, 상기 행에 평행하게 연장하는 x축을 따라 인접하게 배치되어 워드 라인을 형성하는 상기 선택 트랜지스터의 게이트 전극(Ga);
    상기 반도체 기판(1)에 매립된 상기 선택 트랜지스터의 적어도 하나의 제 2 소스/드레인 영역(S/D2);
    상기 적어도 하나의 제 1 소스/드레인 영역(S/D1)에 전기적으로 접속된 메모리 커패시터의 제 1 커패시터 전극; 및
    커패시터 유전체(Kd)에 의해 상기 제 1 커패시터 전극과 분리되고, 상기 제 1 커패시터 전극 위에 배치되며, 상기 y축에 평행하게 연장하는 비트 라인(B)에 전기적으로 접속되는 상기 메모리 커패시터의 제 2 커패시터 전극을 포함하는 것을 특징으로 하는, DRAM 셀 장치.
  2. 제 1 항에 있어서,
    상기 다수의 돌출부(V) 각각은 상기 x축 및 상기 y축에 수직인 수직 치수를 가지며, 상기 수직 치수들 각각은 길이가 동일한 것을 특징으로 하는, DRAM 셀 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 x축에 평행한 행을 따라 배치된 상기 다수의 돌출부(V) 사이의 간격은 상기 y축에 평행한 열을 따라 배치된 상기 다수의 돌출부(V) 사이의 간격보다 작은 것을 특징으로 하는, DRAM 셀 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 소스/드레인 영역(S/D1)은 상기 제 1 커패시터 전극인 것을 특징으로 하는, DRAM 셀 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 커패시터 전극은 상기 비트 라인(B)의 일부인 것을 특징으로 하는, DRAM 셀 장치.
  6. DRAM 셀 장치를 제조하는 방법으로서,
    x축과 y축이 수직을 이루도록 표면을 따라 연장하는 반도체 기판을 제공하는 단계;
    하나의 마스크로 에칭하여, 이웃하는 행들이 열에 평행하게 연장하는 상기 y축에 대해 평행 대칭이 되는 행렬로 다수의 돌출부를 배열하고, 상기 x축에 평행한 행들을 따르는 간격의 크기가 상기 y축에 평행한 열들을 따르는 대응하는 간격의 크기보다 작도록 상기 행과 열을 따라 상기 다수의 돌출부 사이의 간격을 형성함으로써 상기 반도체 기판에 상기 다수의 돌출부를 형성하는 단계;
    마스크가 드러나 상기 다수의 돌출부를 형성하도록, 재료를 증착하고 상기 재료를 스트립형 제 1 포토레지스트 마스크에 의해 스트립으로 구조화하여 상기 스트립을 상기 y축에 평행하게 연장함으로써 상기 마스크의 제 1 부분들을 형성하고, 추가 재료를 증착하고 상기 마스크의 제 1 부분들의 측면에 상기 마스크의 제 2 부분들이 스페이서로서 드러날 때까지 상기 재료를 에치백하고, 상기 x축에 평행하게 연장하며 스트립 간격이 상기 제 1 포토레지스트 마스크의 스트립 간격과 동일한 스트립형 제 2 포토레지스트 마스크에 의해 상기 마스크의 제 1 부분들 및 제 2 부분들을 구조화함으로써, 상기 마스크를 형성하는 단계;
    상기 다수의 돌출부 각각에 선택 트랜지스터의 적어도 하나의 제 1 소스/드레인 영역 및 그 아래에 위치하는 채널 영역을 배치하는 단계;
    적어도 상기 채널 영역 부근에 게이트 유전체를 제공하는 단계;
    상기 행을 따라 배열된 돌출부들 사이의 공간은 도전 재료로 채워지지만, 상기 열을 따라 배열된 돌출부들 사이의 공간은 일부만 채워지는 두께로 상기 도전 재료를 균등하게 증착하고, 상기 제 1 소스/드레인 영역 상부 및 상기 열을 따라 이웃하는 돌출부들 사이에 있는 상기 도전 재료 부분들이 제거될 때까지 상기 도전 재료를 비등방성 에치백 함으로써, 상기 선택 트랜지스터의 게이트 전극으로 상기 다수의 돌출부 각각을 링형으로 둘러싸는 단계;
    상기 행에 평행한 x축을 따라 서로 이웃하는 인접 게이트 전극의 형태로 워드 라인을 형성하는 단계;
    상기 선택 트랜지스터의 제 2 소스/드레인 영역을 상기 반도체 기판의 상기 각각의 채널 영역 아래에 매립하는 단계;
    상기 제 1 소스/드레인 영역에 메모리 커패시터의 제 1 커패시터 전극을 전기적으로 접속하는 단계;
    상기 제 1 커패시터 전극 상에 커패시터 유전체를 제공하는 단계; 및
    상기 메모리 커패시터의 제 2 커패시터 전극을 비트 라인에 전기적으로 접속하고, 상기 비트 라인을 상기 커패시터 유전체 상에서 상기 열에 평행하게 연장시키는 단계를 포함하는, DRAM 셀 장치의 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 6 항에 있어서, 상기 다수의 돌출부 형성 단계는,
    상기 반도체 기판상에 제 1 도전형으로 도핑된 제 1 층을 배치하는 단계;
    상기 제 1 층 위에 상기 제 1 도전형과 반대인 제 2 도전형으로 도핑된 제 2 층을 배치하는 단계;
    상기 제 2 층 위에 상기 제 1 도전형으로 도핑된 제 3 층을 배열하는 단계; 및
    상기 제 3 층 및 상기 제 2 층이 분리되도록 상기 다수의 돌출부 각각을 형성하는 단계를 포함하는, DRAM 셀 장치의 제조 방법.
  11. 제 6 항에 있어서,
    상기 게이트 전극의 형성 후에 상기 적어도 하나의 제 1 소스/드레인 영역이 노출될 때까지 절연 재료를 증착하고 평탄화하는 단계; 및
    상기 비트 라인이 상기 y축에 평행하게 연장하고 상기 적어도 하나의 제 1 소스/드레인 영역을 덮도록, 상기 적어도 하나의 제 1 소스/드레인 영역 위에서 제 2 커패시터 전극으로서 작용하는 도전층을 스트립 형태로 형성하는 단계를 더 포함하는, DRAM 셀 장치의 제조 방법.
KR1019990009784A 1998-03-23 1999-03-23 Ｄｒａｍ 셀 장치 및 그 제조 방법 KR100609182B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19812642 1998-03-23
DE19812642.5 1998-03-23

Publications (2)

Publication Number Publication Date
KR19990078136A KR19990078136A (ko) 1999-10-25
KR100609182B1 true KR100609182B1 (ko) 2006-08-02

Family

ID=7861944

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990009784A KR100609182B1 (ko) 1998-03-23 1999-03-23 Ｄｒａｍ 셀 장치 및 그 제조 방법

Country Status (5)

Country Link
US (2) US6044009A (ko)
EP (1) EP0945901A1 (ko)
JP (1) JPH11330420A (ko)
KR (1) KR100609182B1 (ko)
TW (1) TW441095B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101303180B1 (ko) 2007-11-09 2013-09-09 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리 소자 및 그제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19911148C1 (de) * 1999-03-12 2000-05-18 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19943760C1 (de) * 1999-09-13 2001-02-01 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6906371B2 (en) * 2002-08-12 2005-06-14 Infineon Technologies Ag Wordline gate contact for an MBIT transistor array layout
DE10306281B4 (de) * 2003-02-14 2007-02-15 Infineon Technologies Ag Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen
KR101152389B1 (ko) 2007-09-13 2012-06-05 삼성전자주식회사 이미지 센서와 그 제조 방법
KR101006519B1 (ko) * 2008-04-18 2011-01-07 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US9646869B2 (en) * 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
TWI415247B (zh) * 2010-12-15 2013-11-11 Powerchip Technology Corp 具有垂直通道電晶體的動態隨機存取記憶胞及陣列
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US11818877B2 (en) 2020-11-02 2023-11-14 Applied Materials, Inc. Three-dimensional dynamic random access memory (DRAM) and methods of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5671175A (en) * 1996-06-26 1997-09-23 Texas Instruments Incorporated Capacitor over bitline DRAM cell

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4462040A (en) * 1979-05-07 1984-07-24 International Business Machines Corporation Single electrode U-MOSFET random access memory
JPH0793365B2 (ja) * 1984-09-11 1995-10-09 株式会社東芝 半導体記憶装置およびその製造方法
KR940002835B1 (ko) * 1991-04-17 1994-04-04 재단법인 한국전자통신연구소 접합전계형 다이내믹 램을 제조하는 방법 및 그 다이내믹 램의 구조
DE19519160C1 (de) * 1995-05-24 1996-09-12 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19637389C1 (de) * 1996-09-13 1997-10-16 Siemens Ag Verfahren zur Herstellung einer DRAM-Zellenanordnung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5671175A (en) * 1996-06-26 1997-09-23 Texas Instruments Incorporated Capacitor over bitline DRAM cell

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101303180B1 (ko) 2007-11-09 2013-09-09 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리 소자 및 그제조 방법

Also Published As

Publication number Publication date
JPH11330420A (ja) 1999-11-30
EP0945901A1 (de) 1999-09-29
US6044009A (en) 2000-03-28
US6352894B1 (en) 2002-03-05
TW441095B (en) 2001-06-16
KR19990078136A (ko) 1999-10-25

Similar Documents

Publication Publication Date Title
KR100437551B1 (ko) 디램(dram)셀및그제조방법
KR100609182B1 (ko) Ｄｒａｍ 셀 장치 및 그 제조 방법
EP0265616B1 (en) A semiconductor trench capacitor structure
JP3935991B2 (ja) Ｄｒａｍセル装置および該ｄｒａｍセル装置の製造方法
US5798544A (en) Semiconductor memory device having trench isolation regions and bit lines formed thereover
JP2723530B2 (ja) ダイナミック型ランダムアクセスメモリ装置の製造方法
KR0123751B1 (ko) 반도체장치 및 그 제조방법
US5357132A (en) Dynamic random access memory cell
EP0564848A1 (en) Process for fabricating multiple pillar trench capacitor for DRAM
US6420228B1 (en) Method for the production of a DRAM cell configuration
GB2219690A (en) Stack capacitor DRAM cell
KR100673673B1 (ko) Ｄｒａｍ 셀 장치 및 그 제조 방법
KR100423765B1 (ko) 종형 트랜지스터를 포함하는 집적 회로 및 그 제조 방법
KR100432772B1 (ko) 고체소자용캐패시터제조방법
KR100500261B1 (ko) Dram-셀장치및그제조방법
KR100417484B1 (ko) Ｄｒａｍ 셀 장치의 제조 방법
KR20010051702A (ko) Ｄｒａｍ-셀 장치 및 그의 제조 방법
US6037209A (en) Method for producing a DRAM cellular arrangement
KR100517219B1 (ko) 동적이득메모리셀을갖는dram셀장치및그의제조방법
KR100700365B1 (ko) 수직 선택 트랜지스터를 포함하는 메모리 셀을 구비한 반도체 메모리 및 그 제조 방법
JP2830496B2 (ja) 半導体メモリー
KR100419538B1 (ko) 집적 회로 장치용 홈을 가진 기판 및 그 제조 방법
US6593614B1 (en) Integrated circuit configuration having at least one transistor and one capacitor, and method for fabricating it
CN219437502U (zh) 半导体器件
US20230389265A1 (en) Semiconductor structure and method for forming semiconductor structure

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee