JPH11330420A - Ｄｒａｍセル装置及びその製造方法 - Google Patents

Ｄｒａｍセル装置及びその製造方法

Info

Publication number
JPH11330420A
JPH11330420A JP11078679A JP7867999A JPH11330420A JP H11330420 A JPH11330420 A JP H11330420A JP 11078679 A JP11078679 A JP 11078679A JP 7867999 A JP7867999 A JP 7867999A JP H11330420 A JPH11330420 A JP H11330420A
Authority
JP
Japan
Prior art keywords
capacitor
axis
source
mask
drain region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP11078679A
Other languages
English (en)
Inventor
Bernd Goebel
ゲーベル ベルント
Wolfgang Roesner
レースナー ヴォルフガング
Franz Hoffmann
ホフマン フランツ
Emmerich Bertagnolli
ベルタニョーリ エメリッヒ
Eve Marie Martin
マリー マーティン イヴ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPH11330420A publication Critical patent/JPH11330420A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/947—Subphotolithographic processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 高いパッキング密度で、従来の技術に比較し
て一層わずかなプロセス費用によって製造することがで
きる、ＤＲＡＭセル装置を提供する。 【解決手段】 メモリセルは、行及び列に配置された突
起（Ｖ）を有する半導体基板（１）からなる。その際、
それぞれの突起（Ｖ）内に、選択トランジスタの第１の
ソース／ドレイン領域（Ｓ／Ｄ１）及びその下に配置さ
れたチャネル領域（Ｋａ）が配置されており、選択トラ
ンジスタの第２のソース／ドレイン領域（Ｓ／Ｄ２）
が、半導体基板に埋め込まれており、第１のソース／ド
レイン領域（Ｓ／Ｄ１）が、蓄積コンデンサの第１のコ
ンデンサ電極に電気的に結合されており、蓄積コンデン
サの第２のコンデンサ電極が、コンデンサ誘電体（Ｋ
ｄ）によって第１のコンデンサ電極から切離されてお
り、第１のコンデンサ電極の上に配置されており、かつ
ビット線（Ｂ）に電気的に結合されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭセル装
置、及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭセル装置、すなわちダイナミッ
クランダムアクセスによるメモリセル装置において、ほ
とんどもっぱらいわゆる１トランジスタメモリセルが使
用される。１トランジスタメモリセルは、選択トランジ
スタ及び蓄積コンデンサを含んでいる。蓄積コンデンサ
内に、電荷の形で情報が記憶され、この情報は、論理値
０又は１をなしている。ワード線を介した選択トランジ
スタの制御によって、この情報は、ビット線を介して読
み出すことができる。
【０００３】通常、選択トランジスタの第１のソース／
ドレイン領域は蓄積コンデンサに、かつ選択トランジス
タの第２のソース／ドレイン領域はビット線に接続され
ている。選択トランジスタのゲート電極は、ワード線に
接続されている（例えばＳ．Ｍ．Ｓｚｅ、Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ、ＡＴ＆Ｔ、ＢｅｌｌＬ
ａｂｏｒａｔｏｒｉｅｓ、マレイヒル、ニュージャージ
ー、１９８５、第４８７頁、図１８ａ参照）。
【０００４】メモリの世代ごとに記憶密度は増大するの
で、１トランジスタメモリセルの面積は、世代ごとに減
少せざるをえない。メモリセルの寸法の単なる減少に
は、その都度の技術において製造可能な最小の構造大き
さＦによって限界が置かれるので、このことは、メモリ
セルの変化にも関連する。１Ｍビット世代まで、選択ト
ランジスタ及び蓄積コンデンサは、プレーナ構成要素と
して実現されていた。４Ｍビットメモリ世代以後、選択
トランジスタと蓄積コンデンサの３次元的な配置によっ
てそれ以上の面積減少を行なわなければならない。
【０００５】蓄積コンデンサをプレーナではなく、埋め
込みにおいて実現する可能性が存在する（例えばＫ．ヤ
マダ他、“Ａ ｄｅｅｐ ｔｒｅｎｃｈｅｄ Ｃａｐａ
ｃｉｔｏｒ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ４Ｍｂｉ
ｔ ＤＲＡＭｓ”Ｐｒｏｃ．Ｉｎｔｅｒｎ．Ｅｌｅｃｔ
ｒｏｎｉｃ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａ
ｌｓ ＩＥＤＭ ８５、第７０２頁参照）。
【０００６】しかしながらこのような埋め込まれた蓄積
コンデンサの製造は、手間がかかる。大きな誘電率を有
するコンデンサ誘電体も、大体において平らな面にしか
その堆積が可能ではないので、利用することができな
い。
【０００７】ドイツ連邦共和国特許第１９５１９１６０
号明細書に、ＤＲＡＭセル装置が提案されており、ここ
では選択トランジスタ上に蓄積コンデンサが製造され、
かつビット線は、基板内に埋め込まれている。蓄積コン
デンサは、基板の表面に製造されるので、大きな誘電率
を有するコンデンサ誘電体を利用することができる。そ
れぞれのメモリセルは、突起状の半導体構造を含み、こ
の半導体構造は、第１のソース／ドレイン領域、その下
に配置されたチャネル領域及びその下に配置された第２
のソース／ドレイン領域を含み、かつこの半導体構造
は、ゲート電極によってリング状に囲まれる。メモリセ
ルの半導体構造は、行及び列に配置されており、その
際、半導体構造の隣接する行は、列に対して平行に延び
た軸に関して互いに並進対称である。ワード線を自己調
節して、すなわち調節すべきマスクを利用せずに製造す
るために、列に沿って配置された半導体構造の間の間隔
は、行に沿って配置された半導体構造の間の間隔よりも
小さい。半導体構造は、格子状の凹所によって囲まれ
る。ワード線は、列に沿って互いに境界を接するゲート
電極の形に導電材料を堆積しかつ再エッチングすること
によって生じる。埋め込まれたビット線は、ドーピング
された層から製造され、この層は、絶縁材料によって満
たされた溝によってストライプ状に構造化される。溝
は、ストライプ状の第１のマスクによって製造される。
そのストライプが溝に対して垂直に延びたストライプ状
の第２のマスクによって、溝の間の半導体材料のエッチ
ングにより、凹所が製造され、これらの凹所は、ビット
線を切断しないようにするために、ドーピングされた層
を切断しない、半導体構造は、溝と凹所の製造により１
つの層系列から生じる。凹所は、同様に絶縁材料によっ
て満たされる。続いて絶縁材料は再エッチングされ、そ
れにより半導体構造が露出し、かつ格子状の凹所が生じ
る。凹所における絶縁材料及び溝における絶縁材料の共
通のエッチングに基づいて、格子状凹所の底部は平らで
あり、このことは、ワード線の自己調節される製造にと
って重要である。パッキング密度の増加のために、まず
フォトリソグラフィー法によって幅Ｆのストライプを製
造し、これらのストライプを材料の堆積及び再エッチン
グによって処理することによって、第１のマスクが製造
される。このようにして第１のマスクの互いに隣接する
ストライプの間の間隔は、Ｆよりも小さくなる。第２の
マスクのストライプは、幅Ｆで製造され、それ故に半導
体構造の間の間隔の前記の条件は満たされる。メモリセ
ル面積は４Ｆ2である。第１のソース／ドレイン領域
は、蓄積コンデンサの第１のコンデンサ電極として作用
する。第２のコンデンサ電極は、コンデンサ誘電体上に
おける導電材料の全面的な堆積によって製造される。
【０００８】米国特許第４６３００８８号明細書に、選
択トランジスタの第１のソース／ドレイン領域とビット
線との間に蓄積コンデンサを接続することが提案されて
いる。それぞれのメモリセルは、突起状の半導体構造を
含み、この半導体構造は、ゲート電極によってリング状
に囲まれる。メモリセルは、ワード線方向に関して対角
線状に互いにずらして配置されている。蓄積コンデンサ
は、第１のソース／ドレイン領域、全面的に堆積された
コンデンサ誘電体の一部、及びビット線の一部を含んで
いる。選択トランジスタの第１のソース／ドレイン領
域、チャネル領域及び第２のソース／ドレイン領域は、
層状に上下に配置されている。
【０００９】
【発明が解決しようとする課題】本発明の課題は、高い
パッキング密度で、従来の技術に比較して一層わずかな
プロセス費用によって製造することができる、ＤＲＡＭ
セル装置を提供することにある。
【００１０】
【課題を解決するための手段】この課題は、特許請求の
範囲の請求項１記載のＤＲＡＭセル装置及び請求項６記
載のその製造方法によって解決される。本発明のその他
の構成は、その他の請求項の記載から明らかである。
【００１１】本発明によるＤＲＡＭセル装置において、
半導体基板は、行及び列に配置された突起を有する。突
起の互いに隣接する行は、列に対して平行に延びた軸に
関して互いに並進対称である。それぞれの突起は、垂直
選択トランジスタの少なくとも１つの第１のソース／ド
レイン領域及びその下に配置されたチャネル領域を含
む。突起は、選択トランジスタの第２のソース／ドレイ
ン領域も含むことができる。少なくともチャネル領域の
範囲に、突起はゲート誘電体を備えている。突起は、選
択トランジスタのゲート電極によってリング状に囲まれ
ている。ワード線は、行に沿って互いに隣接しかつ互い
に境を接したゲート電極によって形成される。第１のソ
ース／ドレイン領域は、蓄積コンデンサの第１のコンデ
ンサ電極に電気的に結合されている。第１のコンデンサ
電極は、コンデンサ誘電体によって、第１のコンデンサ
電極の上に配置された蓄積コンデンサの第２のコンデン
サ電極から切離されている。第２のコンデンサ電極は、
列に対して大体において平行に延びたビット線に電気的
に結合されている。したがって蓄積コンデンサは、第１
のソース／ドレイン領域とビット線の間に接続されてい
る。第２のソース／ドレイン領域は、半導体基板に埋め
込まれている。
【００１２】選択トランジスタの第２のソース／ドレイ
ン領域を共通の電位に接続するために、そのうち少なく
ともいくつかを互いに結合することは有利である。
【００１３】第２のソース／ドレイン領域は、ビット線
に結合されていないので、これらは、構造化する必要の
ない端から端まで延びた層の一部であることができる。
第２のソース／ドレイン領域の製造のために、マスクは
不要であり、このことは、プロセス費用を減少する。
【００１４】ビット線及び蓄積コンデンサは、半導体基
板の表面に製造されるので、半導体基板内に埋め込まれ
た構造の製造が避けられ、このことは、同様にプロセス
費用を減少する。
【００１５】蓄積コンデンサは、深い溝内に製造されな
いので、大きな誘電率を有するコンデンサ誘電体の利用
が可能である。
【００１６】本発明によるメモリセル装置の利点は、半
導体基板内に生じるα粒子が半導体基板の表面に配置さ
れたビット線及び蓄積コンデンサに、低い確率でしか到
達せず、かつそれ故に情報を変造する確率が低いという
点にある。
【００１７】突起は、有利には層系列の構造化によって
製造される。そのために第１の導電タイプによってドー
ピングされた第１の層、その上に第１の導電タイプとは
反対の第２の導電タイプによってドーピングされた第２
の層、及びその上に第１の導電タイプによってドーピン
グされた第３の層が製造される。第１の層、第２の層及
び第３の層は、半導体基板の注入によりかつ／又はその
場でドーピングされるエピタキシーにより製造すること
ができる。その場でドーピングされるエピタキシーによ
って層が製造される場合、半導体基板は、この層だけ拡
張される。
【００１８】プロセスの簡単化のために、１つだけのマ
スクによるエッチングによって突起を製造すると有利で
ある。その際、格子状の凹所が製造され、この凹所は、
少なくとも第３の層及び第２の層を切離している。した
がってそれぞれの突起のすべての垂直な、すなわち半導
体基板の表面に対して垂直な寸法は同じである。換言す
れば、それぞれの突起のすべての側面は、半導体基板の
表面に対して垂直な同じ長さを有する。その代わりに第
１のエッチングステップにおいて互いに平行に延びた第
１の溝が製造でき、かつ第２のプロセスステップにおい
て第１の溝に対して横向きに延びた第２の溝が製造でき
る。
【００１９】第３の層から突起の一部として、選択トラ
ンジスタの第１のソース／ドレイン領域が生じ、かつ第
２の層から選択トランジスタのチャネル領域が生じる。
格子状の凹所又は第１の溝及び第２の溝は、第１の層に
まで達することができる。第２のソース／ドレイン領域
は、第１の層の一部である。
【００２０】プロセスの簡単化のために、第１の層を切
離さないことによって、格子状の凹所又は第１の溝及び
第２の溝をできるだけ平らに製造することは有利であ
る。
【００２１】プロセスの簡単化のために、ワード線が自
己調節されるように製造されると有利である。自己調節
される製造は、例えば列に沿って配置された突起の間の
列方向に対して平行な間隔が、行に沿って配置された突
起の間の行方向に対して平行な間隔よりも大きいと、可
能である。ワード線を製造するために、導電材料が同じ
形に堆積され、その際、波形の導電層が生じる。導電層
の波の谷は、行に対して平行に延びている。導電材料
は、行に沿って配置された突起の間の空間を満たすが、
一方列に沿って配置された突起の間の空間を満たさな
い。導電材料は、第１のソース／ドレイン領域上及び列
に沿って隣接する突起の間に配置された導電層の部分を
除去するまで、異方性再エッチングされる。その際、導
電層からワード線が生じ、これらのワード線は、列方向
に互いに結合されていない。導電材料は、行に沿って配
置された突起の間の空間を満たすので、導電材料の再エ
ッチングの後にも、関連する導電材料は、行に沿って配
置された突起の間に存在する。行の方向に対して平行な
突起の側面において、ワード線又はゲート電極は、スペ
ーサ状になっている。
【００２２】パッキング密度を増加するために、行に沿
って配置された突起の間の間隔はＦより小さいと有利で
ある。突起を製造するために、行方向にスペーサによっ
て広げられたマスクを利用することができる。例えばマ
スクの第１の部分は、材料を堆積し、かつストライプ状
の第１のフォトラッカマスクによって構造化し、このフ
ォトラッカマスクのストライプが列に対して平行に延び
ていることによって、製造される。続いて別の材料が堆
積され、かつ再エッチングされ、それによりマスクの第
１の部分の側面に、マスクのスペーサ状の第２の部分が
生じる。そのストライプが行に対して平行に延びたスト
ライプ状の第２のフォトラッカマスクによって、マスク
の第１の部分及び第２の部分が構造化され、それにより
マスクが生じる。第１のフォトラッカマスク及び第２の
フォトラッカマスクのストライプの幅、及び第１のフォ
トラッカマスクのストライプの間の間隔及び第２のフォ
トラッカマスクのストライプの間の間隔は、有利にはＦ
である。前記のプロセスステップにより、行に沿って配
置された突起の間の間隔が、列に沿って配置された突起
の間の間隔よりも小さいことが保証される。
【００２３】プロセスの簡単化のために、第１のソース
／ドレイン領域が、第１のコンデンサ電極に一致してい
ると有利である。その代わりに、第１のソース／ドレイ
ン領域上に、例えば別の導電層の構造化によって第１の
コンデンサ電極が製造される。
【００２４】プロセスの簡単化のために、第２のコンデ
ンサ電極が、ビット線の一部であると有利である。その
ためにコンデンサ誘電体上に、導電材料が堆積でき、か
つストライプ状に構造化できる。
【００２５】蓄積コンデンサの信号を増大するために、
コンデンサ誘電体が、例えばペロブスカイト（例えばＢ
ａxＳｒ1-xＴｉＯ3、ＳｒＢｉ2Ｔａ2Ｏ3、ＰｂＺｒＴｉ
Ｏ3）又はＴａ2Ｏ5のような大きな誘電率を有する材料
から製造されると有利である。このような材料は、有利
には平らな面に堆積されるので、ゲート電極の製造の後
に、第１のソース／ドレイン領域を露出するまで、絶縁
材料を堆積し、かつ平面化することによって、絶縁構造
を製造することは有利である。それから第１のコンデン
サ電極として作用する第１のソース／ドレイン領域の上
に、コンデンサ誘電体が堆積される。
【００２６】半導体基板は、例えばシリコン基板又はＳ
ＯＩ基板である。
【００２７】
【実施例】次の図面に示された本発明の実施例を詳細に
説明する。
【００２８】図は、正しい縮尺になっていない。
【００２９】原料は、シリコンからなる基板１であり、
この基板は、ｐドーピングされており、かつほぼ１０17
ｃｍ-3のドーピング物質濃度を有する。その場でドーピ
ングされるエピタキシーにより、ほぼ５００ｎｍの厚さ
のｎドーピングされた第１の層Ｓ１が製造される。第１
の層Ｓ１のドーピング物質濃度は、ほぼ１０20ｃｍ-3で
ある。その場でドーピングされるエピタキシーにより、
ほぼ２００ｎｍの厚さのｐドーピングされた第２の層Ｓ
２が製造される。第２の層Ｓ２のドーピング物質濃度
は、ほぼ３×１０17ｃｍ-3である。その場でドーピング
されるエピタキシーにより、ほぼ２００ｎｍの厚さのｎ
ドーピングされた第３の層Ｓ３が製造される。第３の層
Ｓ３のドーピング物質濃度は、ほぼ１０21ｃｍ-3である
（図１ａ及び１ｂ）参照）。基板１は、第１の層Ｓ１、
第２の層Ｓ２及び第３の層Ｓ３によって拡張されてい
る。基板１の表面０に沿って、ｙ軸ｙ、及びｙ軸ｙに対
して垂直にｘ軸ｘが延びている。
【００３０】マスクＭ１を製造するためにＴＥＯＳ法に
おいて、ＳｉＯ2は、ほぼ１００ｎｍの厚さに堆積され
る。そのストライプがｙ軸ｙに対して平行に延び、ほぼ
２５０ｎｍの幅を有しかつ互いにほぼ２５０ｎｍの間隔
を有するストライプ状の第１のフォトラッカマスクＰ１
（図４参照）によって、ＳｉＯ2は、ストライプ状に構
造化され、それによりマスクＭ１の第１の部分Ｍ１ａが
生じる。第１のフォトラッカマスクＭ１を除去した後
に、ＳｉＯ2は、ほぼ８０ｎｍの厚さに堆積され、かつ
再エッチングされ、それによりマスクＭ１の第１の部分
Ｍ１ａの側面に沿って、マスクＭ１のスペーサ状の第２
の部分Ｍ１ｂが生じる（図１ａ及び１ｂ参照）。エッチ
ング剤として、例えばＣＨＦ3＋Ｏ2が適している。
【００３１】そのストライプがｘ軸ｘに対して平行に延
び、ほぼ２５０ｎｍの幅を有しかつ互いにほぼ２５０ｎ
ｍの間隔を有するストライプ状の第２のフォトラッカマ
スクＰ２によって、ＳｉＯ2はエッチングされ、それに
よりマスクＭ１の第１の部分Ｍ１ａ及び第２の部分Ｍ１
ｂは、さらに構造化される。その際、マスクＭ１が生じ
る（図１ａ及び１ｂ参照）。
【００３２】第２のフォトラッカマスクＰ２を除去した
後に、シリコンは、例えばＨＢｒ＋ＮＦ3＋Ｈｅ＋Ｏ2に
よってほぼ６００ｎｍの深さにエッチングされ、それに
より第２の層Ｓ３及び第２の層Ｓ２は切離される。基板
１から直方体の突起Ｖが生じ、ｘ軸ｘの方向におけるこ
れらの突起の相互の間隔は、ｙ軸ｙの方向よりも小さ
い。突起Ｖは、格子状の凹所によって囲まれている。突
起Ｖの一部として第３の層Ｓ３から、垂直選択トランジ
スタの第１のソース／ドレイン領域Ｓ／Ｄ１が生じ、か
つ第２の層Ｓ２から、チャネル領域Ｋａが生じる。チャ
ネル領域Ｋａのしたに配置された第１の層Ｓ１の一部
は、第２のソース／ドレイン領域Ｓ／Ｄ２として作用す
る（図２ａ及び２ｂ参照）。例えばＣＨＦ3又はＯ2によ
るエッチングによって、マスクＭ１が除去される。
【００３３】ゲート誘電体Ｇｄを製造するために、熱酸
化によってＳｉＯ2が、ほぼ５ｎｍの厚さに成長させら
れる。
【００３４】第１の導電層を製造するために、その場で
ｎドーピングされるポリシリコンが、ほぼ８０ｎｍの厚
さに堆積される。第１の導電層は、波形であり、その
際、波、すなわちその山と谷は、ｘ軸ｘに対して平行に
延びている。第１の導電層は、ｘ軸ｘに沿って配置され
た突起Ｖの間の空間を満たすが、一方これは、ｙ軸ｙに
沿って配置された突起Ｖの間の空間を満たさない。例え
ばＣ2Ｆ6＋Ｏ2による再エッチングによって、ポリシリ
コンは、ほぼ１５０ｎｍの深さに再エッチングされ、そ
れにより第１のソース／ドレイン領域Ｓ／Ｄ１の上のゲ
ート誘電体Ｇｄの一部、及びｙ軸ｙに沿って配置された
突起Ｖの間のゲート誘電体Ｇｄの一部は、露出する。そ
れによりｘ軸ｘに対して平行な突起Ｖの側面において、
第１の導電層が、スペーサ状に構造化される。第１の導
電層からゲート電極Ｇａが生じ、これらのゲート電極
は、突起Ｖをリング状に囲んでいる。ｘ軸ｘに沿って隣
接するゲート電極Ｇａは、互いに境界を接しており、か
つワード線を形成する。したがってワード線は、ｘ軸ｘ
に対して平行に延びている（図２ａ及び２ｂ参照）。
【００３５】絶縁構造Ｉを製造するために、ＳｉＯ
2は、ＴＥＯＳ法においてほぼ３００ｎｍの厚さに堆積
され、かつ第１のソース／ドレイン領域Ｓ／Ｄ１が露出
するまで、化学的機械的研磨によって平面化される（図
３ａ及び３ｂ参照）。
【００３６】続いてバリウムストロンチウムチタネート
をほぼ２０ｎｍの厚さに全面的に堆積することによっ
て、コンデンサ誘電体Ｋｄが製造される（図３ａ及び３
ｂ参照）。
【００３７】ほぼ２００ｎｍの厚さにＡｌＳｉＣｕを堆
積することによって、第２の導電層が製造される。その
ストライプがｙ軸ｙに対して平行に延びたストライプ状
のフォトラッカマスクによって、ＡｌＳｉＣｕは、例え
ばＢＣｌ3＋Ｃｌ2＋ＣＨ4によってエッチングされ、そ
れにより第２の導電層からビット線Ｂが製造される。ビ
ット線Ｂは、ほぼ２５０ｎｍの幅を有し、かつ互いに隣
接するビット線Ｂの間の間隔は、ほぼ２５０ｎｍである
（図３ａ及び３ｂ参照）。第１のソース／ドレイン領域
Ｓ／Ｄ１は、蓄積コンデンサの第１のコンデンサ電極と
して作用する。第１のソース／ドレイン領域Ｓ／Ｄ１上
に配置されたビット線Ｂの部分は、蓄積コンデンサの第
２のコンデンサ電極として作用する。
【００３８】突起Ｖは、行及び列にして配置されてい
る。ｘ軸ｘは行方向を、かつｙ軸ｙは列方向を指し示し
ている。突起Ｖの互いに隣接する行は、ｙ軸ｙに関して
互いに並進対称である。突起Ｖの互いに隣接する列は、
ｘ軸ｘに関して互いに並進対称である。
【００３９】同様に本発明の枠内にある実施例の多くの
変形を考えることができる。とくに説明した層、突起、
マスク、スペーサ及びビット線の寸法は、任意にその都
度の要求に合わせることができる。同じことは、提案さ
れたドーピング物質濃度にも当てはまる。
【００４０】コンデンサ誘電体のために別の材料を利用
してもよい。熱酸化によってＳｉＯ 2層を製造し、かつ
その上にシリコン窒化物を堆積し、このシリコン窒化物
を一部熱酸化によって酸化することによって、例えば１
０ｎｍの厚さのＯＮＯ層を製造することができる。ビッ
ト線のために、例えばその場でドーピングされるポリシ
リコンのような別の導電材料を利用してもよい。
【００４１】ドーピングされる層の導電性のタイプは、
入れ換えてもよい。基板は、ｎドーピングされていても
よい。
【図面の簡単な説明】
【図１】１ａは、第１の層、第２の層、第３の層、マス
クの第１の部分及びマスクの第２の部分を製造した後の
基板の横断面及びそれに対して垂直な横断面を示す図で
ある。１ｂは、図１ａのプロセスステップ後の基板の、
図１ａの横断面に対する垂直横断面を示す図である。
【図２】２ａは、突起、第１のソース／ドレイン領域、
チャネル領域、第２のソース／ドレイン領域、ゲート誘
電体、ゲート電極及びワード線を製造した後の図１に相
当する図である。２ｂは、図２ａのプロセスステップ後
の図１ｂの横断面を示す図である。
【図３】３ａは、絶縁構造、コンデンサ誘電体及びビッ
ト線を製造した後の基板の横断面を示す図２ａに相当す
る図である。３ｂは、図３ａのプロセスステップ後の図
１ｂの横断面を示す図である。
【図４】第１のフォトラッカマスク及び第２のフォトラ
ッカマスクの位置を示す基板の平面図である。
【符号の説明】
１ 半導体基板、 Ｂ ビット線、 Ｇａ ゲート電
極、 Ｇｄ ゲート誘電体、 Ｋａ チャネル領域、
Ｋｄ コンデンサ誘電体、 Ｍ１ マスク、 Ｍ１ａ
マスクの第１の部分、 Ｍ１ｂ マスクの第２の部分、
Ｐ１ 第１のフォトラッカマスク、 Ｐ２ 第２のフ
ォトラッカマスク、 Ｓ１ 第１の層、Ｓ２ 第２の
層、 Ｓ３ 第３の層、 Ｓ／Ｄ１ 第１のソース／ド
レイン領域、 Ｓ／Ｄ２ 第２のソース／ドレイン領
域、 Ｖ 突起、 ｘ ｘ軸、 ｙｙ軸
フロントページの続き (72)発明者 フランツ ホフマン ドイツ連邦共和国 ミュンヘン ヘルベル クシュトラーセ 25ベー (72)発明者 エメリッヒ ベルタニョーリ ドイツ連邦共和国 ミュンヘン ノルデン トシュトラーセ ５／１ (72)発明者 イヴ マリー マーティン ドイツ連邦共和国 ミュンヘン ボリス− ブラハー−シュトラーセ 21

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板（１）が、行及び列に配置さ
    れた突起（Ｖ）を有し、その際、突起（Ｖ）の互いに隣
    接する行が、列に対して平行に延びたｙ軸（ｙ）に関し
    て互いに並進対称であり、 それぞれの突起（Ｖ）内に、選択トランジスタの少なく
    とも１つの第１のソース／ドレイン領域（Ｓ／Ｄ１）及
    びその下に配置されたチャネル領域（Ｋａ）が配置され
    ており、 突起（Ｖ）が、少なくともチャネル領域（Ｋａ）の範囲
    にゲート誘電体（Ｇｄ）を備え、 ゲート誘電体（Ｇｄ）を備えた突起（Ｖ）が、選択トラ
    ンジスタのゲート電極（Ｇａ）によってリング状に囲ま
    れており、 行に対して平行に延びたｘ軸（ｘ）に沿って隣接する選
    択トランジスタのゲート電極（Ｇａ）が、互いに隣接し
    ており、 選択トランジスタの第２のソース／ドレイン領域（Ｓ／
    Ｄ２）が、半導体基板に埋め込まれており、 第１のソース／ドレイン領域（Ｓ／Ｄ１）が、蓄積コン
    デンサの第１のコンデンサ電極に電気的に結合されてお
    り、 蓄積コンデンサの第２のコンデンサ電極が、コンデンサ
    誘電体（Ｋｄ）によって第１のコンデンサ電極から切離
    されており、第１のコンデンサ電極の上に配置されてお
    り、かつｙ軸（ｙ）に対して大体において平行に延びた
    ビット線（Ｂ）に電気的に結合されていることを特徴と
    する、ＤＲＡＭセル装置。
  2. 【請求項２】 突起（Ｖ）のすべての側面が、ｘ軸
    （ｘ）に対してかつｙ軸（ｙ）に対して垂直な同じ長さ
    を有する、請求項１記載のＤＲＡＭセル装置。
  3. 【請求項３】 行に沿って配置された突起（Ｖ）の間の
    ｘ軸（ｘ）に対して平行な間隔が、列に沿って配置され
    た突起（Ｖ）の間のｙ軸（ｙ）に対して平行な間隔より
    も小さい、請求項１又は２記載のＤＲＡＭセル装置。
  4. 【請求項４】 第１のソース／ドレイン領域（Ｓ／Ｄ
    １）が、第１のコンデンサ電極に一致している、請求項
    １から３までのいずれか１項記載のＤＲＡＭセル装置。
  5. 【請求項５】 第２のコンデンサ電極が、ビット線
    （Ｂ）の一部である、請求項１から４までのいずれか１
    項記載のＤＲＡＭセル装置。
  6. 【請求項６】 半導体基板（１）に、行及び列に配置さ
    れた突起（Ｖ）を製造し、その際、突起（Ｖ）の互いに
    隣接する行が、列に対して平行に延びたｙ軸（ｙ）に関
    して互いに並進対称であり、 １つの突起（Ｖ）の一部として、垂直選択トランジスタ
    の少なくとも１つの第１のソース／ドレイン領域（Ｓ／
    Ｄ１）及びその下に配置されたチャネル領域（Ｋａ）を
    製造し、 突起（Ｖ）が、少なくともチャネル領域（Ｋａ）の範囲
    にゲート誘電体（Ｇｄ）を備え、 選択トランジスタのゲート電極（Ｇａ）を製造し、この
    ゲート電極（Ｇａ）が、突起（Ｖ）をリング状に囲み、 行に対して平行なｘ軸（ｘ）に沿って互いに隣接する選
    択トランジスタのゲート電極（Ｇａ）の形のワード線を
    製造し、 選択トランジスタの第２のソース／ドレイン領域（Ｓ／
    Ｄ２）を、半導体基板に埋め込んで製造し、 第１のソース／ドレイン領域（Ｓ／Ｄ１）及び蓄積コン
    デンサの第１のコンデンサ電極を、互いに電気的に結合
    されているように製造し、第１のコンデンサ電極上にコ
    ンデンサ誘電体（Ｋｄ）を製造し、 コンデンサ誘電体（Ｋｄ）上に、蓄積コンデンサの第２
    のコンデンサ電極、及びこれに電気的に結合されかつ行
    に対して大体において平行に延びたビット線（Ｂ）を製
    造することを特徴とする、ＤＲＡＭセル装置の製造方
    法。
  7. 【請求項７】 １つだけのマスク（Ｍ１）によるエッチ
    ングによって突起を製造する、請求項６記載の方法。
  8. 【請求項８】 行に沿って配置された突起（Ｖ）の間の
    ｘ軸（ｘ）に対して平行な間隔が、列に沿って配置され
    た突起（Ｖ）の間のｙ軸（ｙ）に対して平行な間隔より
    も小さいように、突起（Ｖ）を製造し、 次のようにしてゲート電極（Ｇａ）を製造し、すなわち ａ）行に沿って配置された突起（Ｖ）の間の空間を導電
    材料によって満たすが列に沿って配置された突起（Ｖ）
    の間の空間を部分的にしか満たさないような厚さに、導
    電材料を大体において同じ形に堆積し、 ｂ）第１のソース／ドレイン領域（Ｓ／Ｄ１）上及び列
    に沿って隣接する突起（Ｖ）の間にある導電層の部分を
    除去するまで、導電材料を異方性再エッチングする、請
    求項６又は７記載の方法。
  9. 【請求項９】 材料を堆積し、かつストライプ状の第１
    のフォトラッカマスク（Ｐ１）によって構造化し、この
    フォトラッカマスクのストライプがｙ軸（ｙ）に対して
    平行に延びていることによって、マスク（Ｍ１）の第１
    の部分（Ｍ１ａ）を製造し、 マスク（Ｍ１）の第１の部分（Ｍ１ａ）の側面にマスク
    （Ｍ１）のスペーサ状の第２の部分（Ｍ１ｂ）を発生す
    るまで、別の材料を堆積し、かつ再エッチングし、 そのストライプがｘ軸（ｘ）に対して平行に延びかつそ
    の相互の間隔が第１のフォトラッカマスク（Ｐ１）のス
    トライプの相互の間隔に等しいストライプ状の第２のフ
    ォトラッカマスク（Ｐ２）によって、マスク（Ｍ１）の
    第１の部分（Ｍ１ａ）及び第２の部分（Ｍ１ｂ）を構造
    化し、それによりマスク（Ｍ１）を発生し、 マスク（Ｍ１）によって突起（Ｖ）を製造する、請求項
    ８記載の方法。
  10. 【請求項１０】 半導体基板（１）内又はその上に、第
    １の導電タイプによってドーピングされた第１の層（Ｓ
    １）、その上に第１の導電タイプとは反対の第２の導電
    タイプによってドーピングされた第２の層（Ｓ２）、及
    びその上に第１の導電タイプによってドーピングされた
    第３の層（Ｓ３）を製造し、 その際に第３の層（Ｓ３）と第２の層（Ｓ２）を分離す
    るように、突起（Ｖ）を製造する、請求項６から９まで
    のいずれか１項記載の方法。
  11. 【請求項１１】 ゲート電極（Ｇａ）の製造の後に、第
    １のソース／ドレイン領域（Ｓ／Ｄ１）を露出するま
    で、絶縁材料を堆積し、かつ平面化することによって、
    絶縁構造（Ｉ）を製造し、 コンデンサ誘電体（Ｋｄ）を堆積し、 第２の導電層を製造し、かつストライプ状に構造化する
    ので、ｙ軸（ｙ）に対して平行に延びたビット線（Ｂ）
    が生じ、これらのビット線が、第１のソース／ドレイン
    領域（Ｓ／Ｄ１）を覆い、かつこれらにビット線が、第
    １のソース／ドレイン領域（Ｓ／Ｄ１）の上において第
    ２のコンデンサ電極として作用する、請求項６から１０
    までのいずれか１項記載の方法。
JP11078679A 1998-03-23 1999-03-23 Ｄｒａｍセル装置及びその製造方法 Withdrawn JPH11330420A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19812642.5 1998-03-23
DE19812642 1998-03-23

Publications (1)

Publication Number Publication Date
JPH11330420A true JPH11330420A (ja) 1999-11-30

Family

ID=7861944

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11078679A Withdrawn JPH11330420A (ja) 1998-03-23 1999-03-23 Ｄｒａｍセル装置及びその製造方法

Country Status (5)

Country Link
US (2) US6044009A (ja)
EP (1) EP0945901A1 (ja)
JP (1) JPH11330420A (ja)
KR (1) KR100609182B1 (ja)
TW (1) TW441095B (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19911148C1 (de) * 1999-03-12 2000-05-18 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19943760C1 (de) * 1999-09-13 2001-02-01 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6906371B2 (en) * 2002-08-12 2005-06-14 Infineon Technologies Ag Wordline gate contact for an MBIT transistor array layout
DE10362018B4 (de) * 2003-02-14 2007-03-08 Infineon Technologies Ag Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen
KR101152389B1 (ko) 2007-09-13 2012-06-05 삼성전자주식회사 이미지 센서와 그 제조 방법
KR101303180B1 (ko) 2007-11-09 2013-09-09 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리 소자 및 그제조 방법
KR101006519B1 (ko) * 2008-04-18 2011-01-07 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US9646869B2 (en) * 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
TWI415247B (zh) * 2010-12-15 2013-11-11 Powerchip Technology Corp 具有垂直通道電晶體的動態隨機存取記憶胞及陣列
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US11818877B2 (en) 2020-11-02 2023-11-14 Applied Materials, Inc. Three-dimensional dynamic random access memory (DRAM) and methods of forming the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4462040A (en) * 1979-05-07 1984-07-24 International Business Machines Corporation Single electrode U-MOSFET random access memory
JPH0793365B2 (ja) * 1984-09-11 1995-10-09 株式会社東芝 半導体記憶装置およびその製造方法
KR940002835B1 (ko) * 1991-04-17 1994-04-04 재단법인 한국전자통신연구소 접합전계형 다이내믹 램을 제조하는 방법 및 그 다이내믹 램의 구조
DE19519160C1 (de) * 1995-05-24 1996-09-12 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US5671175A (en) * 1996-06-26 1997-09-23 Texas Instruments Incorporated Capacitor over bitline DRAM cell
DE19637389C1 (de) * 1996-09-13 1997-10-16 Siemens Ag Verfahren zur Herstellung einer DRAM-Zellenanordnung

Also Published As

Publication number Publication date
US6044009A (en) 2000-03-28
KR19990078136A (ko) 1999-10-25
EP0945901A1 (de) 1999-09-29
TW441095B (en) 2001-06-16
KR100609182B1 (ko) 2006-08-02
US6352894B1 (en) 2002-03-05

Similar Documents

Publication Publication Date Title
KR100437551B1 (ko) 디램(dram)셀및그제조방법
JP3935991B2 (ja) Ｄｒａｍセル装置および該ｄｒａｍセル装置の製造方法
KR101031737B1 (ko) 반도체 구조, 메모리 셀, 디램 어레이, 전자 시스템,반도체 구조의 형성 방법, 및 디램 어레이 형성 방법
JPH11330420A (ja) Ｄｒａｍセル装置及びその製造方法
KR100607298B1 (ko) 메모리셀 장치 및 그것의 제조 방법
TWI640064B (zh) 動態隨機存取記憶體及其製造方法
US6420228B1 (en) Method for the production of a DRAM cell configuration
JPH06188381A (ja) Ｄｒａｍセルのキャパシタおよびその製造方法
US5959319A (en) Semiconductor memory device having word line conductors provided at lower level than memory cell capacitor and method of manufacturing same
US6087692A (en) DRAM cell configuration and method for its fabrication
US5663093A (en) Method for forming a cylindrical capacitor having a central spine
US6518613B2 (en) Memory cell configuration with capacitor on opposite surface of substrate and method for fabricating the same
KR19990006541A (ko) 동적 이득 메모리 셀을 갖는 dram 셀 장치 및 그의 제조 방법
US5867362A (en) Storage capacitor for DRAM memory cell
KR100743294B1 (ko) 집적 회로 구성과 그의 생성 방법
US6525363B1 (en) Integrated circuit configuration with at least one capacitor and method for producing the same
JP2613077B2 (ja) 半導体装置の製造方法
US6593614B1 (en) Integrated circuit configuration having at least one transistor and one capacitor, and method for fabricating it
US20230354574A1 (en) Method of manufacturing capacitor, capacitor, and memory
JP2805702B2 (ja) 半導体メモリ装置
JP3177038B2 (ja) 半導体記憶装置及びその製造方法
JP2841057B2 (ja) Ｄｒａｍセルのキャパシタ製造方法
KR100250683B1 (ko) 반도체 메모리소자의 캐패시터 제조방법
KR0155790B1 (ko) 반도체 메모리장치의 커패시터 제조방법
JP2501647B2 (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050311

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070607

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20080229