KR100607298B1 - 메모리셀 장치 및 그것의 제조 방법 - Google Patents
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Abstract
본 발명은 메모리셀 장치 및 이에 상응하는 제조 방법에 관한 것이다. 본 발명은, 반도체 기판(10)의 메인 표면에서 종방향으로 평행하게 뻗고, 교대로 배치되는 트렌치(1a-1c) 및 돌출부(2a-2d)를 가지며, 반도체 기판(10)에 제공된 다수의 강유전체 메모리셀(S)을 갖는 메모리셀 장치를 제공한다; 이 경우, 상기 돌출부(2a-2d)내에 채널 차단층(20)이 매립되고, 상기 채널 차단층(20)은 반도체 기판(10)을 트렌치 바닥을 포함한 하부 영역(10a)과 돌출부 상단을 포함한 상부 영역(10b)으로 나누고; 반도체 기판(10)의 하부 영역(10a)의 트렌치 바닥을 따라 제 1 평면(planar) 선택 트랜지스터(T1) 및 그 사이에 위치하는 트렌치-채널 차단 영역(22)이 배치되며; 반도체 기판(10)의 상부 영역(10b)의 돌출부 상단을 따라 제 2 평면 선택 트랜지스터(T2) 및 그 사이에 위치하는 돌출부-채널 차단 영역(24)이 배치되고; 제 1 및 제 2 선택 트랜지스터(T1, T2)는 각각 소스 영역, 게이트 영역, 채널 영역 및 드레인 영역을 가지며, 상기 영역들은, 반도체 기판(10)의 메인 표면에서 횡방향으로 제 1 및 제 2 선택 트랜지스터(T1, T2)의 소스 및 드레인 영역(582, 551)이 교대로 배치되도록, 서로 오프셋 되고; 각각의 게이트 영역에서 제 1 및 제 2 선택 트랜지스터(T1, T2)를 트리거링하기 위해 반도체 기판(10)의 메인 표면을 따라 횡방향으로 뻗는 절연된 워드라인(61-64)이 형성되며; 각각의 소스 영역(80)에서 제 1 및 제 2 선택 트랜지스터(T1, T2)를 접속하기 위해 반도체 기판(10)의 메인 표면을 따라 사선 방향으로 뻗는 절연된 비트라인(91-94)이 형성되며; 커패시터 콘택부(70)를 통해 해당 선택 트랜지스터(T1, T2)의 드레인-영역과 접속된 강유전 커패시터가 형성된다.
Description
도 1은 제 1 공정 단계에 있는 본 발명에 따른 메모리셀 장치의 실시예에 따른 셀 어레이의 횡단면도.
도 2는 제 1 공정 단계에 있는 본 발명에 따른 메모리셀 장치의 실시예에 따른 셀 어레이의 평면도.
도 3은 제 2 공정 단계에 있는 본 발명에 따른 메모리셀 장치의 실시예에 따른 셀 어레이의 횡단면도.
도 4는 도 3의 제 2 공정 단계에 있는 본 발명에 따른 메모리셀 장치의 실시예에 따른 셀 어레이의 평면도.
도 5는 제 3 공정 단계에 있는 본 발명에 따른 메모리셀 장치의 실시예에 따른 셀 어레이의 평면도.
도 6은 제 4 공정 단계에 있는 본 발명에 따른 메모리셀 장치의 실시예에 따른 셀 어레이의 평면도.
도면에서 동일한 도면 부호는 동일하거나 기능적으로 동일한 부품을 나타낸다.
*도면의 주요 부분에 대한 부호의 설명*
1a-1c: 트렌치 2a-2d: 돌출부
10: 반도체 기판 20: 채널 차단층
22: 트렌치-채널 차단 영역 24: 돌출부-채널 차단 영역
30: 하드 마스크 40a-40h: 스페이서
50: 게이트 산화물 62a: 규화물
62b: 폴리 실리콘 61-64: 워드라인
91-94: 비트라인 70: 커패시터 콘택부
80: 콘택 호울 551, 552, 581, 582: 소스 및 드레인 영역
T1, T2: 선택 트랜지스터
본 발명은 반도체 기판에 제공된 다수의 강유전체 메모리셀(강유전체 메모리(FeRAM))을 갖는 메모리셀 장치 또는 유전체 메모리셀로 랜덤 액세스(NVRAM 또는 DRAM)되는 비휘발성 메모리 및 이에 상응하는 제조 방법에 관한 것이다. 이 경우, 반도체 기판은 일반적인 의미로 웨이퍼 기판, 에피텍셜 성장 기판, 웰 기판 등으로 이해되어야 한다.
임의의 베이스 재료로 이루어진 메모리에 사용될 수 있다고 할 지라도, 본 발명 및 본 발명의 근본적인 문제는 실리콘 베이스상의 메모리와 관련되어 설명된다.
DRAM-메모리는 일반적으로 메모리셀 장치로 이루어지며, 상기 메모리셀 장치의 개별 메모리셀은 선택 트랜지스터 및 상기 선택 트랜지스터와 접속된 커패시터를 갖는다. ROM-메모리는 메모리셀로서 간단하게 트랜지스터만을 갖는다.
우선, 메모리셀 장치는 전반적으로 평면 기술(planar concept)을 기초로 한다. 지속적으로 높아지는 패킹 밀도의 전제하에서 MaskROM-용도에 있어서 이미, 평행한 종방향 트렌치를 제공함으로써 메모리의 셀 표면을 겹치는 것이 제안되며, 이에 따라 웨이퍼 표면으로의 셀표면 돌출이 50% 까지 감소된다. DRAM에서는 트렌치-커패시터 또는 스택(stacked)-커패시터에서 커패시터를 형성하기 위해 특히 수직 방향의 이용이 공지되어 있다.
메모리 기술의 일반적인 목적은, 8 F2보다 분명히 작은 단일-트랜지스터-셀을 제조하는 것이며, 여기서 F는 해당 기술의 최소 배선 크기(minimal feature size)이다.
6 F2보다 작은 베이스 표면을 갖는 지금까지 대부분의 메모리 개념은 수직 트랜지스터(vertical transistor)를 가지고 있다.
DE 195 14 834에는 수직 MOS-트랜지스터를 갖는 메모리셀을 포함하는 고정값 메모리셀 장치가 공지되어 있다. 상기 메모리셀은 평행하게 뻗는 스트립형 절연 트렌치의 서로 맞은편에 있는 에지를 따라 배치된다. 만일 절연 트렌치의 폭 및 간격이 큰 것으로 선택된다면, 메모리셀당 최소 필요 공간은 이론적으로 2 F2이고, 이 경우 F는 기술에 따른 최소 배선 크기이다.
DE 195 10 042에는 메모리셀이 평행하게 행(row)으로 배치된 판독 전용(read-only) 메모리셀 장치가 공지되어 있으며, 이 경우 상기 행에 대해 평행하게 뻗는 종방향 트렌치가 제공된다. 이 경우, 상기 행은 각각 인접한 종방향 트렌치 사이의 메인 표면과 종방향 트렌치의 바닥에 각각 교대로 배치된다. 수직 절연 구조물은 각각 MOS-트랜지스터를 포함하는 메모리셀의 상호간의 절연을 위해 제공된다. 워드라인들이 상기 행을 가로지르고, 각각 상이한 행을 따라 배치된 MOS-트랜지스터의 게이트 전극과 접속된다.
이 경우, 메모리셀당 최소 필요 면적은 이론적으로 2 F2이며, 여기서 F는 기술에 따른 최소 배선 크기이다. 이것은, 전체의 실리콘 표면을 활성 표면(active face)으로 이용할 수 있게 한다. 따라서, 수직 트랜지스터를 이용할 필요 없이 매우 작은 셀표면을 실현할 수 있다. 이것은 공정 비용을 감소시키며 신뢰성을 높인다. 특히 DRAM에서와 같이 누설 전류에 대한 요구 조건이 엄격하지는 않은 강유전체 메모리셀에서는 이러한 평면 기술은 큰 잠재성을 갖는다.
DE 195 43 539에는 강유전체 또는 상유전체(paraelectric) 저장 유전체를 갖는 수직 저장 커패시터를 포함하는 RAM-메모리셀 장치가 공지되어 있다. 저장 커패시터를 제조하기 위해 저장 유전체를 위한 유전체 층이 큰 표면적에 걸쳐 생성된다. 그 다음, 유전체 층이 구조화되고, 저장 커패시터를 위한 제 1 전극 및 제 2 전극이 형성된다.
DE 195 43 539에 따르면 저장 유전체로는 비휘발성 메모리용 강유전체 재료가 사용된다. 왜냐 하면, 상기 강유전체 재료는 외부의 전기장 없이도 존재하는 자생적 분극성(polarisation)을 갖기 때문이다. 이에 비해, 상유전체 재료는 리프레쉬 사이클 (refresh cycle)이 존재하는 DRAM-용도에 사용된다.
실제로, 선택 트랜지스터 및 저장 커패시터(예를 들어 DRAM)로 이루어진 메모리셀을 위한 공지된 기술에 의해, 단지 약 9 F2의 메모리셀당 셀크기가 얻어진다. 1 Gb-세대에 대해서는, 8 F2(F = 0.18 ㎛)의 셀크기가 목표이다.
본 발명의 목적은, 바람직하게 강유전체 메모리셀을 가지며, 간단하고 신뢰성 있게 제조될 수 있고, 밀도 있게 패킹된 메모리셀 장치 및 이에 상응하는 제조 방법을 제공하는 것이다.
상기 목적은 본 발명에 따라 바람직하게 강유전체 메모리셀을 갖는, 청구항 1에 제시된 메모리셀 장치 및 청구항 11에 제시된 제조 방법에 의해 달성된다.
바람직하게 강유전체 메모리셀을 갖는 본 발명에 따른 메모리셀 장치는, 트렌치 바닥 및 돌출부 상단(land ridge)에 배치된 평면 트랜지스터(planar transistor)를 가지며 6 F2 보다 작은, 얻을 수 있는 최소 셀크기를 가진다는 점에서 공지된 메모리셀 장치에 비해 장점이 있다. 상기 메모리셀 장치는 간단하게 제조될 수 있으며 지금까지의 기술과 달리 절연 트렌치를 필요로 하지 않는다.
스택-커패시터를 갖는 통상적인 DRAM 제조 방법과 반대로 본 발명에 따른 메모리셀 장치에서 비트라인은 더이상 워드라인에 대해 수직으로 뻗지 않고, 워드라인에 대해 전형적으로 60°의 각도를 이루며 뻗는다. 트랜지스터를 위한 워드라인을 접속하기 위해서 상기 트랜지스터가 상응하는 (돌출부 상단의) 짧은 콘택 잭 또는 (트렌치 바닥의) 긴 콘택 잭에 의해 원래의 반도체 기판 높이로 올려진다. 콘택 잭은 자기-정렬(self-align)될 수 있다. 이러한 점들을 제외하면, 결국 통상적인 공정 단계도 사용될 수 있다.
본 발명의 기본적인 사상은, 선택 트랜지스터가 평면 트랜지스터로서 트렌치 바닥 및 돌출부 상단에 서로 오프셋 되어 실현되는 것이며, 이 경우 비트라인을 통해서는 2가지 타입의 선택 트랜지스터를 얻을 수 있으며, 워드라인을 통해서는 각각 하나의 타입 그리고 다른 타입을 교대로 얻을 수 있다. 유전체 또는 강유전체 커패시터를 갖는 메모리셀의 최소 평면 베이스 표면은 약 4 F2이다. 절연 스페이서의 보상을 위해 트렌치가 1.5 F의 폭을 가지며, 돌출부가 F의 작은 폭을 가질 경우, 약 5 F2의 크기는 주어진 제조 방법에서 아무 문제없이 실현될 수 있다.
각각의 종속항에서는 청구항 1에서 제시된, 바람직하게 강유전체 메모리셀을 갖는 메모리셀 장치 또는 청구항 11에 제시된 제조 방법의 바람직한 개선예가 다루어진다.
바람직한 개선예에서, 트렌치를 따라 바람직하게 질화물 또는 산화물로 이루어진 절연 스페이서가 제공된다. 상기 스페이서는 제 1 및 제 2 선택 트랜지스터 상호간의 우수한 절연을 위해 사용된다.
바람직한 개선예에서, 트렌치는 돌출부보다 스페이서 두께만큼 더 넓다. 이것은 스스페이서에한 표면 손실을 보상한다.
바람직한 개선예에서는, 워드라인 및/또는 비트라인을 따라 바람직하게 질화물 또는 산화물로 이루어진 절연 스페이서가 제공된다.
바람직한 개선예에서, 트렌치는 절연층으로 채워지며, 제 1 선택 트랜지스터를 비트라인과 접속하기 위한 각각의 제 1 콘택 잭이 상기 절연층을 통과하여 지나간다.
바람직한 개선예에서, 돌출부(land)는 절연층으로 커버링되며, 제 2 선택 트랜지스터와 워드라인 또는 비트라인을 접속하기 위한 각각의 제 2 콘택 잭이 상기 절연층을 통과하여 지나간다.
바람직한 개선예에서, 워드라인 및 비트라인에는 추가 절연층 및, 각각의 커패시터 콘택부를 통해 해당 선택 트랜지스터의 드레인 영역과 접속된 각각의 스택 커패시터가 제공된다.
바람직한 개선예에서, 스택 커패시터에 바람직하게 강유전체 예를 들어 스트론튬(strontium)-비스머스(Bi)(bismuth)-탄탈산염(Tantalate)으로 이루어진, 가능한 높은 유전 상수를 갖는 유전체를 포함하는 층이 제공된다.
바람직한 개선예에서, 강유전체로 이루어진 층 위의 넓은 표면에 공통의 상부 커패시터 전극이 제공된다.
바람직한 개선예에서, 트렌치, 돌출부, 워드라인 및 비트라인은 각각 최소 배선 폭(F)을 가지며, 각각의 메모리셀은 4 F2의 영역을 갖는다.
첨부한 도면을 참고로 본 발명의 실시예를 자세히 살펴보면 하기와 같다.
도 1은 제 1 공정 단계에 있는 본 발명에 따른 메모리셀 장치의 실시예에 따른 셀 어레이의 횡단면이며, 도 2는 이에 상응하는 평면도이다.
도 1 및 도 2에 도시된 바와 같이, 우선 반도체 기판(10)에 예를 들어 p-트로프 또는 p-에피텍셜층이 준비된다.
먼저, 차후의 트렌치 깊이의 최대 약 절반으로 채널 차단층(20)(channel stop layer)을 형성하기 위해 전체-영역 주입(full-area implantation)이 실행된다.
그 다음, 포토 공정에서 질화물-하드 마스크(30)(nitride hard mask)가 구조화되고, 이에 따라 반도체 기판(10)의 메인 표면에서 종방향으로 평행하게 뻗으며 교대로 있는 트렌치(1a-c)와 돌출부(2a-d)(land)의 구조가 에칭된다.
채널 차단층(20)은 반도체 기판(10)을 트렌치 바닥(trench bottom)을 포함한 하부 영역(10a)과 돌출부 상단(land ridge)을 포함한 상부 영역(10b)으로 나누며, 상기 영역에 차후에 각각 제 1 또는 제 2 선택 트랜지스터가 형성된다.
트렌치(1a-c)에 대해 수직으로 뻗는 포토 레지스트 스트립(photoresist strip)을 갖는 추가 포토 단계 이후, 나중의 인접한 트랜지스터의 절연을 위해 얕은(shallow) 트렌치-채널 차단 영역(22)이 트렌치에 주입된다.
그런 다음, TEOS-산화물이 증착되고 스톱층으로서 질화물로 이루어진 하드 마스크(30)를 사용한 화학적-기계적 폴리싱에 의해 재연마된다. 그 다음으로 이어지는 습식 질화물 에칭 및 돌출부에 대한 상응하는 추가 포토 단계 후, 나중의 인접한 트랜지스터의 절연을 위해 얕은 돌출부-채널 차단 영역(24)이 돌출부에 주입된다. 그 다음, TEOS-산화물이 에칭되고, 질화물-스페이서 또는 스페이서 (40a-h)(도 1에 도시되지 않음)가 트렌치 벽을 따라 형성되며, 이것은 도 2에 도시된 공정 단계를 유도한다.
도 2에서 T1 및 T2로 도시된 바와 같이, 트렌치에는 트렌치-채널 차단 영역(22)에 의해 분리되는 차후의 제 1 트랜지스터(T1)를 위한 영역이 위치하거나, 돌출부에는 둘출부-채널 차단 영역(24)에 의해 분리되는 차후의 제 2 트랜지스터를 위한 영역이 위치한다.
도 3은 제 2 공정 단계에 있는 본 발명에 따른 메모리셀 장치의 실시예에 따른 셀 어레이의 횡단면도이며, 도 4는 이에 상응하는 평면도이다.
도 3 및 도 4에 도시된 바와 같이, 다음 공정 단계로서 임계 전압을 조절하기 위해, 게이트 산화물(50)의 성장 후에 채널 영역으로의 주입이 이루어진다. 워드라인(61-64)에 의한 게이트 접속을 위해, 폴리 실리콘(62b), 규화물(62a) 및 질화물이 통상적인 공정 기술에 따라 증착되고 구조화되며, (도시되지 않은) 질화물 스페이서를 형성하기 위해 질화물층이 증착되고 구조화된다.
그 다음, 제 1 선택 트랜지스터 및 제 2 선택 트랜지스터의 소스 영역 및 드레인 영역(예를 들어 551, 552 또는 581, 582)을 동시에 형성하기 위해 자기 정렬 소스/드레인-주입이 실행된다. 트랜지스터(T1, T2)에 의해 나타난 바와 같이, 반도체 기판(10)의 메인 표면에서 횡방향으로 소스 영역 및 드레인 영역(예를 들어 582, 551)이 교대로 배치되도록, 트랜지스터가 종방향으로 서로 오프셋 된다. 워드라인(61-64)에 의해 커버링되는 영역에서는 이에 상응하게 게이트/채널 영역과 트렌치 영역 또는 돌출부-채널 차단 영역(22 또는 24)이 교대로 배치된다.
트렌치(1a-c), 돌출부(2a-d), 워드라인(61-64) 및 비트라인(91-94)이 각각 공정에 따른 최소 배선 폭(F)을 가질 때, 각각의 트랜지스터는 3 F2의 영역을 가지며, 또한 각각의 면에 ½ F2의 채널 차단 영역이 겹쳐지며, 이에 따라 메모리셀이 4 F2의 영역을 사용한다.
이제, 중간 산화물이 절연층으로서 트렌치(1a-c)에서 그리고 돌출부(2a-d)상에서 증착되거나 성장되며 평탄화될 수 있다.
도 5는 제 3 공정 단계에 있는 본 발명에 따른 메모리셀 장치의 실시예에 따른 셀 어레이의 평면도이다.
도 5에 도시된 바와 같이, 선택 트랜지스터의 소스 영역으로의 각각의 비트라인을 접속하기 위해, 추가 포토 단계 후 중간 산화물에 비트라인 콘택 호울(80)이 에칭된다.
이 경우, 트렌치에 깊은 콘택 호울이 제공될 수 있고, 돌출부상에는 평평한 콘택 호울이 제공될 수 있다. 이것은 충분히 선택적 에칭시 동시에 이루어질 수 있으며, 그렇지 않은 경우에는 2번의 포토 단계가 실행되어야 한다. 콘택 호울에는 바람직하게 얇은 질화물 스페이서로 커버링된다.
도 6은 제 4 공정 단계에 있는 본 발명에 따른 메모리셀 장치의 실시예에 따른 셀 어레이의 평면도이다.
비트라인(91-94)은 워드라인(61-64)과 유사하게 통상적인 공정 기술에 따라 형성되며, 폴리 실리콘(62b), 규화물(62a) 또는 텅스텐 그리고 질화물이 증착되고 구조화되며, (도시되지 않은) 질화물 스페이서를 형성하기 위한 질화물층이 증착되고 구조화된다.
절연된 비트라인(91-94)은 특히, 각각의 소스 영역에서 제 1 및 제 2 선택 트랜지스터(T1, T2)에 접속하기 위해, 반도체 기판(10)의 메인 표면을 따라 사선 방향으로 뻗는다. 그 다음, 추가 중간 산화물 증착 및 평탄화가 이루어진다.
도 6에서 도면 부호 70으로 도시된 바와 같이, 선택 트랜지스터의 드레인 영역에 각각의 커패시터를 접속하기 위해, 추가 포토 단계 후 상기 추가 중간 산화물에 커패시터 콘택 호울이 자기 정렬되어 에칭된다. 이 경우, 트렌치에는 깊은 콘택 호울이 제공될 수 있으며, 돌출부상에는 얕은 콘택 호울이 제공될 수 있다. 즉 전술한 비트라인 콘택부와 유사하게 제공될 수 있다.
끝으로, 워드라인(61-64) 및 비트라인(91-94)에 추가 절연층이 제공되며, 상기 절연층상에는 각각의 스택 커패시터가 제공되고, 상기 스택 커패시터는 각각의 커패시터 콘택부(70)를 통해 해당 선택 트랜지스터(T1, T2)의 드레인-영역과 접속된다. 바람직한 경우, 강유전체 예를 들어 스트론튬-비스머스-탄탈산염으로 이루어진 층이 스택 커패시터에 제공된다.
본 발명이 앞에서 바람직한 실시예에 따라 설명되었다 할 지라도, 본 발명은 상기 실시예에 제한되지 않고 다양한 방식으로 변화될 수 있다.
특히, 주어진 베이스 재료 및 첨가 재료는 단지 예로서 제시된 것이며 다른 적합한 재료가 사용될 수 있다.
특히, 하기의 기타 강유전체 재료가 사용될 수 있다: 납-지르코늄-티탄산염, 바륨티탄산염, 납-란탄-티탄산염, 스트론튬-비스머스-탄탈산염, 비스머스티탄산염.
커패시터-유전체도 강유전체에 제한되지 않고 적합한 다른 유전체, 예를 들어 바륨-스트론튬-티탄산염, 스트론튬티탄산염, 바륨-지르코늄-티탄산염과 같은 상유전체 재료가 사용될 수 있다.
매우 얇은 (약 3 nm의 전기적 당량 두께(equivalent thickness)) 산화물-질화물-층(ON) 또는 탄탈펜트옥사이드층(tantalum-pentoxide)(Ta2O5) 또는 티타늄산화물층(TiO2)이 사용될 수도 있으며, 상기 층은 표면 확대를 위해 표면이 울퉁불퉁한 폴리 실리콘 전극(rugged plug 또는 반구 형태로 표면이 울퉁불퉁한 폴리 HSG로 알려짐)에 제공된다.
본 발명에 의해, 바람직하게 강유전체 메모리셀을 가지며, 간단하고 신뢰성 있게 제조될 수 있고, 밀도 있게 패킹된 메모리셀 장치 및 이에 상응하는 제조 방법이 제공된다.
Claims (14)
- 반도체 기판(10)에 제공된 다수의 강유전체 또는 다이나믹 메모리셀(S)을 가지며, 반도체 기판(10)의 메인 표면에서 종방향으로 평행하게 뻗고 교대로 배치되는 트렌치(1a-1c) 및 돌출부(2a-2d)를 가지는, 메모리셀 장치로서,돌출부(2a-2d) 내에 채널 차단층(20)이 매립되고, 상기 채널 차단층(20)이 반도체 기판(10)을 트렌치 바닥을 포함한 하부 영역(10a)과 돌출부 상단을 포함한 상부 영역(10b)으로 나누며;반도체 기판(10)의 하부 영역(10a)의 트렌치 바닥을 따라 제 1 평면 선택 트랜지스터(T1) 및 그 사이에 위치하는 트렌치-채널 차단 영역(22)이 배치되고;반도체 기판(10)의 상부 영역(10b)의 돌출부 상단을 따라 제 2 평면 선택 트랜지스터(T2) 및 그 사이에 위치하는 돌출부-채널 차단 영역(24)이 배치되며;제 1 및 제 2 선택 트랜지스터(T1, T2)가 각각 소스 영역, 게이트 영역, 채널 영역 및 드레인 영역을 포함하며, 상기 각각의 소스 영역, 게이트 영역, 채널 영역 및 드레인 영역은, 반도체 기판(10)의 메인 표면에서 횡방향으로 제 1 선택 트랜지스터와 제 2 선택 트랜지스터(T1, T2)의 소스 영역 및 드레인 영역(582, 551)이 교대로 배치되도록, 서로 종방향으로 오프셋 되고;각각의 게이트 영역에서 제 1 및 제 2 선택 트랜지스터(T1, T2)를 트리거링하기 위해, 반도체 기판(10)의 메인 표면을 따라 횡방향으로 뻗는 절연된 워드라인(61-64)이 형성되며;각각의 소스 영역(80)에서 제 1 및 제 2 선택 트랜지스터(T1, T2)를 접속하기 위해 반도체 기판(10)의 메인 표면을 따라 사선 방향으로 뻗는 절연된 비트라인(91-94)이 형성되고;커패시터 콘택부(70)를 통해 해당 선택 트랜지스터(T1, T2)의 드레인-영역과 접속된 각각의 강유전체 커패시터가 형성되는, 메모리셀 장치.
- 제 1 항에 있어서,트렌치벽을 따라 바람직하게 질화물 또는 산화물로 이루어진 절연 스페이서(40a-40h)가 제공되는 것을 특징으로 하는 메모리셀 장치.
- 제 2 항에 있어서,트렌치(1a-1c)가 돌출부(2a-2d)보다 스페이서 두께(40a-40h)만큼 더 넓은 것을 특징으로 하는 메모리셀 장치.
- 제 1항 내지 제 3 항 중 어느 한 항에 있어서,상기 워드라인(61-64) 및 상기 비트라인(91-94), 또는 상기 워드라인(61-64) 또는 상기 비트라인(91-94)을 따라, 바람직하게 질화물 또는 산화물로 이루어진 절연 스페이서가 제공되는 것을 특징으로 하는 메모리셀 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 트렌치(1a-1c)가 절연층으로 채워지고, 상기 제 1 선택 트랜지스터(T1)와 상기 비트라인(91-94)을 접속하기 위한 각각의 제 1 콘택 잭이 상기 절연층을 통과하여 지나가는 것을 특징으로 하는 메모리셀 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 돌출부(2a-2d)가 절연층으로 커버링되고, 제 2 선택 트랜지스터(T2)를 비트라인(91-94)과 접속하기 위한 각각의 제 2 콘택 잭이 상기 절연층을 통과하여 지나가는 것을 특징으로 하는 메모리셀 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 워드라인(61-64) 및 상기 비트라인(91-94)에 추가 절연층 및 각각의 스택 커패시터가 제공되며, 상기 스택 커패시터는 각각의 커패시터 콘택부(70)를 통해 해당 선택 트랜지스터(T1, T2)의 드레인-영역과 접속되는 것을 특징으로 하는 메모리셀 장치.
- 제 7 항에 있어서,강유전체, 바람직하게 스트론튬-비스머스-탄탈산염, 또는 유전체, 바람직하게 산화물, 실리콘 질화물, 탄탈펜트옥사이드층(Ta2O5) 또는 티타늄산화물층(TiO2) 또는 바륨-스트론튬-티탄산염으로 이루어진 층이 스택 커패시터에 제공되는 것을 특징으로 하는 메모리셀 장치.
- 제 8 항에 있어서,강유전체로 이루어진 층 위의 넓은 표면에 공통의 상부 커패시터-전극이 제공되는 것을 특징으로 하는 메모리셀 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 트렌치(1a-1c), 상기 돌출부(2a-2d), 상기 워드라인(61-64) 및 상기 비트라인(91-94)이 각각 최소 구조물 폭(F)을 가지며, 각각의 메모리셀은 4 F2의 폭을 갖는 것을 특징으로 하는 메모리셀 장치.
- 강유전체 메모리셀을 갖는 제 1 항 또는 제 2 항에 따른 메모리셀 장치의 제조 방법으로서,반도체 기판(10)을 준비하는 단계;반도체 기판(10)을 트렌치 바닥을 포함한 하부 영역(10a)과 돌출부 상단을 포함한 상부 영역(10b)으로 나누는 채널 차단층(20)을 제공하는 단계;반도체 기판(10)의 메인 표면에서 종방향으로 평행하게 트렌치(1a-1c) 및 돌출부(2a-2d)를 교대로 배치하는 단계;트렌치(1a-1c)에 트렌치-채널 차단 영역(22)을 형성하고 돌출부(2a-2d)상에 돌출부-채널 차단 영역(24)을 형성하며, 상기 채널 차단 영역(22, 24)이 각각의 소스 영역, 게이트 영역, 채널 영역 및 드레인 영역을 갖는 제 1 및 제 2 선택 트랜지스터(T1, T2)를 한정하고, 상기 각각의 소스 영역, 게이트 영역, 채널 영역 및 드레인 영역은, 제 1 및 제 2 선택 트랜지스터(T1, T2)의 소스 및 드레인 영역(582, 551)이 반도체 기판(10)의 메인 표면에서 횡방향으로 교대로 배치되도록, 종방향으로 서로 오프셋 되는 단계;제 1 및 제 2 선택 트랜지스터(T1, T2)의 소스 영역, 게이트 영역, 채널 영역 및 드레인 영역을 형성하는 단계;각각의 게이트 영역에서 제 1 및 제 2 선택 트랜지스터(T1, T2)를 트리거링하기 위해, 반도체 기판(10)의 메인 표면을 따라 횡방향으로 뻗는 절연된 워드라인(61-64)을 형성하는 단계;각각의 소스 영역(80)에서 제 1 및 제 2 선택 트랜지스터(T1, T2)를 접속하기 위해, 반도체 기판(10)의 메인 표면을 따라 사선 방향으로 뻗는 절연된 비트라인(91-94)을 형성하는 단계;커패시터 콘택부(70)를 통해 해당 선택 트랜지스터(T1, T2)의 드레인-영역과 접속된 각각의 강유전체 커패시터를 형성하는 단계를 포함하는 메모리셀 장치의 제조 방법.
- 제 11 항에 있어서,제 1 및 제 2 선택 트랜지스터(T1, T2)의 소스 및 드레인 영역(551, 552 또는 581, 582)을 동시에 형성하기 위해 자기 정렬 소스/드레인-주입을 실행하는 것을 특징으로 하는 메모리셀 장치의 제조 방법.
- 제 11 항에 있어서,상기 트렌치(1a-1c)를 채우기 위한 TEOS-산화물을 증착하고 평탄화하는 단계;상기 돌출부에 돌출부-채널 차단 영역(24)을 선택적으로 형성하는 단계, 및TEOS-산화물을 제거하는 단계를 실행함으로써, 상기 돌출부(2a-2d)상에 돌출부-채널 차단 영역(24)을 형성하는 것을 특징으로 하는 메모리셀 장치의 제조 방법.
- 제 11 항에 있어서,상기 트렌치의 벽을 따라 절연 스페이서(40a-40h)를 형성하는 것을 특징으로 하는 메모리셀 장치의 제조 방법.
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