DE19640238B4

DE19640238B4 - Speicheranordnung mit Ferroelektrikum oder Paraelektrikum mit Dielektrizitätskonstante größer 10 als Speicherdielektrikum

Info

Publication number: DE19640238B4
Application number: DE19640238A
Authority: DE
Inventors: Carlos Dr.rer.nat. Espejo-Mazure; Günther Dr.rer.nat. Schindler; Walter Dipl.-Phys. Hartner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1996-09-30
Filing date: 1996-09-30
Publication date: 2005-04-14
Anticipated expiration: 2016-10-01
Also published as: DE19640238A1

Abstract

Speicheranordnung, bestehend aus einer Anzahl gleichartiger Speicherzellen (2), die jeweils folgende Merkmale aufweisen:
1.1. einen Auswahltransistor (4), wobei eine Anzahl Auswahltransistoren (4) durch eine gemeinsame Bit-Leitung (14), die mit einem Drain-Gebiet (16) der jeweiligen Auswahltransistoren (4) verbunden ist, und eine Anzahl Auswahltransistoren (4) durch eine gemeinsame Wort-Leitung (20) miteinander verbunden sind;
1.2. einen Speicherkondensator, der eine erste Elektrode (8) aufweist, die mit einem Source-Gebiet (6) des Auswahltransistors (4) über eine leitende Verbindung verbunden ist;
1.3. zwischen der ersten Elektrode (8) und einer zweiten Elektrode (10) des Speicherkondensators befindet sich ein Speicherdielektrikum (12);
1.4. das Speicherdielektrikum (12) ist ein Ferroelektrikum oder ein Paraelektrikum mit einer Dielektrizitätskonstante größer als 10;
1.5. der Speicherkondensator ist als Trench-Kondensator in einem Kontaktloch (24) einer über dem Auswahltransistor (4) befindlichen Passivierungsschicht (28) angeordnet.
dadurch gekennzeichnet, daß
1.6. die Bit-Leitung (14), die Wort-Leitung...

Description

Die Erfindung betrifft eine Speicheranordnung zur Verwendung in Schreib-/Lesespeichern.

Derartige Speicheranordnungen bestehen üblicherweise aus einer Anzahl Speicherzellen, die einen Auswahltransistor und einen mit dem Auswahltransistor verbundenen Speicherkondensator aufweisen. Die Verwendung neuartiger ferroelektrischer Materialien als Speicherdielektrikum des Speicherkondensators ermöglicht die Herstellung von Halbleiterspeichern, die ihre Information nach Wegfall einer Versorgungsspannung nicht verlieren bzw. deren Speicherinhalt aufgrund auftretender Leckströme nicht in regelmäßigen Abständen aufgefrischt werden muß.

Bisher bekannte Speicheranordnungen, die Ferroelektrika als Speicherdielektrika verwenden, sind platzaufwendig und/oder umständlich im Herstellverfahren. Bei einer bekannten Speicheranordnung sind die das Ferroelektrikum enthaltenden Speicherkondensatoren planar auf einer Fläche zwischen bereits hergestellten Auswahltransistoren angeordnet. Eine so entstandene Speicherzelle, bei der Auswahltransistor und Speicherkondensator nebeneinander angeordnet sind, ist platzaufwendig und steht dem Bedürfnis nach Speicheranordnungen mit kleineren Abmessungen bei gleichbleibender oder erhöhter Kapazität und somit höherer Integrationsdichte entgegen.

Eine weitere bekannte Speicheranordnung, bei der Ferroelektrika als Speicherdielektrika verwendet werden, weist Speicherkondensatoren auf, die planar über den Auswahltransistoren angeordnet sind, wobei die Speicheranordnung aus einer Anordnung aus Auswahltransistoren und einer Anordnung aus Speicherkondensatoren besteht, die getrennt voneinander hergestellt werden. Die Anordnung aus Speicherkondensatoren und die Anordnung aus Auswahltransistoren werden schließlich in einem Verfahrensschritt zusammengefügt, wobei beim Zusammenfügen ein Kontakt jeweils eines Speicherkondensators mit einem Kontakt jeweils eines Auswahltransistors leitend in Verbindung gebracht werden muß, so daß sich besagte Speicheranordnung ergibt. Die getrennte Herstellung der Anordnung aus Auswahltransistoren und Speicherkondensatoren sowie das Zusammenfügen der beiden Anordnungen gestalten das Herstellverfahren relativ umständlich.

Aus der Druckschrift JP 7-321232 ist ein Speicherbaustein bekannt, dessen Speicherzellen Kondensatoren mit einem hoch-ε Dielektrikum aufweisen, die jeweils zu einem wesentliche Teil in Kontaktlöchern angeordnet sind. Bei diesem Speicherbaustein ist der Speicherkondensator vollständig unterhalb der Metallisierung hergestellt.

Die Erfindung hat das Ziel, eine Speicheranordnung zur Verfügung zu stellen, die gut integrierbar und einfach herzustellen ist, so daß sich insbesondere o.g. Nachteile nicht ergeben, sowie ein Verfahren zu deren Herstellung anzugeben.

Dieses Ziel wird mit einer Speicheranordnung nach der Erfindung erreicht, die aus einer Anzahl gleichartiger Speicherzellen besteht, die jeweils folgende Merkmale aufweisen:

– einen Auswahltransistor, wobei eine Anzahl Auswahltransistoren durch eine gemeinsame Bit-Leitung, die mit einem Drain-Gebiet der jeweiligen Auswahltransistoren verbunden ist, und eine Anzahl Auswahltransistoren durch eine gemeinsame Wort-Leitung miteinander verbunden sind;
– einen Speicherkondensator, der eine erste Elektrode aufweist, die mit einem Source-Gebiet des Auswahltransistors über eine leitende Verbindung verbunden ist;
– zwischen der ersten Elektrode und einer zweiten Elektrode des Speicherkondensators befindet sich ein Speicherdielektrikum;
– das Speicherdielektrikum ist ein Ferroelektrikum oder ein Paraelektrikum mit einer Dielektrizitätskonstante größer als 10;
– der Speicherkondensator ist als Trench-Kondensator in einem Kontaktloch einer über dem Auswahltransistor befindlichen Passivierungsschicht angeordnet; und
– die Bit-Leitung, die Wort-Leitung sowie ein Metallstreifen unterhalb einer Hauptfläche der Passivierungsschicht verläuft.

Durch Anordnung der Speicherkondensatoren als Trench-Kondensatoren über den Auswahltransistoren ist der Platzbedarf einer erfindungsgemäßen Speicherzelle gegenüber dem Platzbedarf einer an sich bekannten Speicherzelle, bei der Auswahltransistor und Speicherkondensator nebeneinander angeordnet sind, erheblich reduziert. Das Herstellverfahren der Speicheranordnung nach der Erfindung erlaubt es, die Speicherkondensatoren über einer Anordnung aus Auswahltransistoren abzuscheiden, so daß ein nachträgliches Zusammenfügen von Speicherkondensatoren und Auswahltransistoren nicht erforderlich ist. Die Anordnung aus Auswahltransistoren, über der die Speicherkondensatoren abgeschieden werden, kann einschließlich Wort-Leitungen und Bit-Leitungen, die üblicherweise mehrere Auswahltransistoren bei derartigen Speicheranordnungen miteinander verbinden, komplett vorgefertigt sein.

Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

Die ferroelektrischen Eigenschaften der meisten bekannten Ferroelektrika sind temperaturabhängig. Diese Ferroelektrika verhalten sich oberhalb einer für sie charakteristischen Temperatur paraelektrisch, wobei die Dielektrizitätskonstante im paraelektrischen Zustand wesentlich höher ist als die Dielektrizitätskonstante bisher verwendeter Speicherdielektrika. Die Temperatur, unterhalb derer sich ferroelektrische Eigenschaften eines Ferroelektrikums einstellen, ist bei einigen Ferroelektrika sehr niedrig, so daß aus technischer Sicht eine Verwendung dieser Ferroelektrika nur im paraelektrischen Zustand in Frage kommt, wobei deren Dielektrizitätskonstante im paraelektrischen Zustand jeweils über 10, vorzugsweise über 100 beträgt. Eine Ausführungsform der Erfindung sieht daher vor, Ferroelektrika in paraelektrischem Zustand als Speicherdielektrika zu verwenden. Weiterhin ist vorgesehen, Paraelektrika als Speicherdielektrika zu verwenden, deren Dielektrizitätskonstante jeweils größer als 10, vorzugsweise größer als 100 ist.

Über den Auswahltransistoren der Speicheranordnung, über denen die Speicherkondensatoren angeordnet werden, befindet sich eine Passivierungsschicht, in der Kontaktlöcher zu den Auswahltransistoren vorgesehen sind, um Speicherkondensator und Auswahltransistor miteinander verbinden zu können. Aufgrund der hohen Dielektrizitätskonstanten der verwendeten Dielektrika ist eine erhebliche Verkleinerung der Speicherkondensatoren, gegenüber den Speicherkondensatoren mit herkömmlichen Speicherdielektrika, bei gleicher Kapazität möglich, so daß die Erfindung vorsieht, die Speicherkondensatoren als Trench-Kondensatoren in den Kontaktlöchern der Passivierungsschicht zu den Auswahltransistoren vorzusehen.

Eine Ausführungsform der Erfindung sieht vor, Polymere oder Copolymere mit ferroelektrischen Eigenschaften oder mit paraelektrischen Eigenschaften und hoher Dielektrizitätskonstante als Speicherdielektrika zu verwenden. Als zu verwendende Polymere kommen beispielsweise Nylon 5, Nylon 7, Nylon 9 oder Nylon 11 in Betracht. Copolymere, die die gewünschten Eigenschaften erfüllen, sind beispielsweise Vinylidenfluorid oder Trifluoräthylen.

Eine weitere Ausführungsform der Erfindung sieht vor, oxidische Dielektrika als Speicherdielektrika zu verwenden. Zur Klasse dieser Substanzen gehören beispielsweise SBTN SrBi₂(Ta_1-xNb_x)₂O₉, PZT (Pb, Zr)TiO₃, BST (Ba, Sr)TiO₃, ST SrTiO₃. Die Formel (Pb, Zr)TiO₃ steht für Pb_xZr_1-xTiO₃, der Anteil an Pb und Zr bei diesem Substrat kann variieren, wobei das Verhältnis aus Pb und Zr das Temperaturverhalten dieses Dielektrikums maßgeblich bestimmt und damit auch diejenige Temperaturgrenze, unterhalb derer das Substrat ferroelektrische Eigenschaften bzw. oberhalb derer das Substrat paraelektrische Eigenschaften aufweist. Die Formel (Ba, Sr)TiO₃ steht für Ba_xSr_1-xTiO₃, wobei bei diesem Substrat das Temperaturverhalten über das Verhältnis von Ba zu Sr maßgeblich bestimmt werden kann. Die Liste der genannten Substanzen ist keinesfalls vollständig. Die Auswahl einer der Substanzen als Speicherdielektrikum hängt maßgeblich von Verarbeitungsfaktoren während der Herstellung aber auch von Faktoren während des Einsatzes, beispielsweise der Umgebungstemperatur, der Speicheranordnung ab.

Eine Ausführungsform der Verbindung sieht vor, daß die leitende Verbindung vorzugsweise eine Barrierenschicht aufweist, die in direktem Kontakt mit der ersten Elektrode steht. Die Barrierenschicht, die elektrisch leitend sein muß, verhindert eine Oxidation der leitenden Verbindung durch Sauerstoff, der während des Aufbringens des Speicherdielektrikums, während eines Herstellverfahrens der Speicheranordnung, durch die erste Elektrode in Richtung der leitenden Verbindung hindurchdiffundiert. Zwischen der Barrierenschicht, die beispielsweise aus WN, WTiN, TiN oder TaN besteht, und dem Source-Gebiet befindet sich beispielsweise ein Metall wie Wolfram (W) oder eine Polysilizium, das die leitende Verbindung zwischen Source-Gebiet und erster Elektrode gewährleistet. Geeignete Materialien für die erste Elektrode sind beispielsweise Pt, RuO₂, Ru, Ir, IrO₂ und Pd. Gegebenenfalls kann das Dielektrikum direkt auf der Barriereschicht abgeschieden werden, die dann als erste Elektrode funktioniert. Dies ist insbesondere dann möglich, wenn das Dielektrikum bei niedrigen Temperaturen abgeschieden wird.

Um einzelne Speicherzellen lesen oder beschreiben zu können, verfügen Halbleiterspeicher üblicherweise über eine Anzahl Bit-Leitungen und Wort-Leitungen, durch die eine Anzahl Auswahltransistoren miteinander verbunden sind. Die in der Passivierungsschicht über den Auswahltransistoren angeordneten Speicherkondensatoren erstrecken sich vorzugsweise nicht nur in den Kontaktlöchern zu den Auswahltransistoren, sondern auch über eine Hauptfläche der Passivierungsschicht, um die Kondensatorfläche zu erhöhen. Die Erfindung sieht vor, Wort- und Bit-Leitungen unterhalb der Hauptfläche der Passivierungsschicht anzuordnen, so daß die gesamte Hauptfläche zur Ausbildung der Kondensatoren zur Verfügung steht.

Ein Verfahren zur Herstellung einer Speicheranordnung nach der Erfindung ist Gegenstand des Unteranspruchs 7. Die Abscheidung des Speicherdielektrikums erfolgt beispielsweise mittels eines CVD-Verfahrens (CVD = Chemical Vapour Depositon), wobei die Abscheidung bei einer Temperatur unterhalb der Schmelztemperatur von in der Speicheranordnung verwendeten Metallen liegt. Die Erfindung wird nachfolgend im Zusammenhang mit Ausführungsbeispielen anhand von Figuren näher erläutert. Es zeigen:
1 ein erstes Ausführungsbeispiel einer Speicheranordnung nach der Erfindung im Querschnitt, sowie in Draufsicht auf verschiedene Schichten,
2 ein weiteres Ausführungsbeispiel einer Speicheranordnung nach der Erfindung in Draufsicht auf mehrere Schichten, und
In den nachfolgenden Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
In 1a ist ein erstes Ausführungsbeispiel einer Speicheranordnung nach der Erfindung im Querschnitt dargestellt. 1a zeigt mehrere nebeneinander liegende Speicherzellen 2, bestehend aus einem Auswahltransistor 4 und einem Speicherkondensator, der eine erste Elektrode 8 aufweist, die mit einem Source-Gebiet 6 des Auswahltransistors 4 verbunden ist. Zwischen erster Elektrode 8 und einer zweiten Elektrode 10 des Speicherkondensators befindet sich ein Speicherdielektrikum 12 mit vorzugsweise ferroelektrischen Eigenschaften. Jeweils zwei Speicherzellen 2 besitzen in dem dargestellten Ausführungsbeispiel ein gemeinsames Drain-Gebiet 16, das mit einer Bit-Leitung 14 leitend verbunden ist. Gate-Elektroden der Auswahltransistoren 4 werden in dem Beispiel durch eine Wort-Leitung 20 gebildet, die von einer Isolationsschicht 22 umgeben ist. Zwei unmittelbar benachbarte Source-Gebiete 6 sind durch eine Isolationsschicht 26 getrennt. In dem dargestellten Ausführungsbeispiel befindet sich über den Auswahltransistoren 4, den Bit-Leitungen 14 und den Wort-Leitungen 20 eine Passivierungsschicht 28, in die Kontaktlöcher 24 zu den Source-Gebieten 6 der Auswahltransistoren 4, beispielsweise durch Ätzen, eingebracht sind. Die ersten Elektroden 8 der Speicherkondensatoren sind auf einer Hauptfläche 18 sowie in den Kontaktlöchern 24 auf der Passivierungsschicht aufgebracht, wobei sich die ersten Elektroden 8 verschiedener Speicherzellen 2 in der ersten Hauptfläche 18 nicht berühren. Ein über den ersten Elektroden 8 aufgebrachtes Speicherdielektrikum 12 sowie die auf dem Speicherdielektrikum 12 aufgebrachte zweite Elektrode 10 bilden die Speicherkondensatoren. Eine Abscheidung des Speicherdielektrikums 12 über den ersten Elektroden 8 bei Temperaturen, die unter der Schmelztemperatur des zur Herstellung der Wort- und Bit-Leitungen 20, 14 verwendeten Metalls oder leitenden Halbleiters, vorzugsweise Wolfram, Silizide oder hochdotiertes Silizium, liegen, er laubt die Verwendung komplett vorgefertigter Anordnungen aus Auswahltransistoren 4 zum Aufbringen der Speicherkondensatoren.
Zur Verbesserung der Leitfähigkeit der Wort-Leitungen 20 können Metallstreifen 21 vorgesehen werden, die, wie in 1a dargestellt, mindestens annähernd parallel zu den Wort-Leitungen 20 verlaufen. Bei dieser Variante wird der Speicherkondensator also nach der Metallisierung (zum Beispiel einer Mehrlagenverdrahtung) hergestellt. Durch ein CVD- oder PECVD-Verfahren zur Abscheidung des Kondensators mit einer Temperatur, die unter der Schmelztemperatur des Metalls (zum Beispiel Aluminium) liegt, können komplett vorgefertigte Scheiben bis einschließlich der Metallisierung aus einer bestehenden Produktion verwendet werden, die Fertigung von CMOS-Struktur und Kondensatorebene wird also entkoppelt (letztere kann außerhalb der CMOS-Produktionslinie erfolgen). Weitere Vorteile sind die Verhinderung von Cross-Kontamination insbesondere durch die neuartigen Substanzen im Kondensator, die uneingeschränkte Verwendung von Substanzen, die Wasserstoff umsetzen (zum Beispiel TEOS beim Intermetalldielektrikum) bei der CMOS-Herstellung, sowie der mögliche Einsatz der zweiten Elektrode in der Peripherie als letzte Metallebene. Der Kondensator kann auch nach Herstellung der Bitleitung und vor der Metallisierung hergestellt werden. Dann entfallen die Leitbahnen 21 unterhalb des Kondensators in der 1a.
Die 1b bis 1d verdeutlichen die gegenseitige Lage verschiedener Elemente der Speicheranordnung 1. Die Figuren können als Draufsicht auf eine in 1a dargestellte Speicheranordnung nach verschiedenen Schritten eines Herstellverfahrens interpretiert werden. In 1b sind aktive Bereiche der Auswahltransistoren 4 dargestellt, die durch eine Oxidschicht 26 voneinander getrennt sind. Die aktiven Bereiche unterteilen sich in Source-Gebiete 6, Drain-Gebiete 16 und Gate-Gebiete 15, wobei jeweils zwei Auswahltransistoren 4 ein Drain-Gebiet 16 gemeinsam haben und die Gate-Gebiete 15 unter Wort-Leitungen 20 angeordnet sind. Die Wort-Leitungen 20 bilden Gate-Elektroden der Auswahltransistoren 4. In 1c wird die Lage der Bit-Leitungen 14 über den aktiven Bereichen deutlich. Die Bit-Leitungen 14, die mit den Drain-Gebieten 16 der Auswahltransistoren 4 verbunden sind, überkreuzen die Wort-Leitungen 20, wobei die Wort-Leitungen 20, wie in 1a gezeigt, von einer Isolationsschicht 22 umgeben sind, die Bit-Leitungen 14 überdecken jedoch die Source-Gebiete 6 nicht. Die einzelnen Bit-Leitungen 14 sind durch eine Isolationsschicht 30 voneinander getrennt. In 1d ist die in 1a dargestellte Speicheranordnung 1 in Draufsicht nach Herstellung der ersten Elektrode 8 dargestellt. Die unterschiedlich schraffierten Bereiche der ersten Elektrode 8 kennzeichnen die Teile der ersten Elektrode 8, die auf der Hauptfläche 18 oder in den Kontaktlöchern 24 der Passivierungsschicht aufgebracht sind.
2a zeigt ein weiteres Ausführungsbeispiel einer Speicheranordnung 1 nach der Erfindung in Draufsicht. Die aktiven Bereiche der Auswahltransistoren 4 sind in diesem Ausführungsbeispiel doppelt-S-förmig ausgeführt, wie im linken Teil der 2a deutlich wird. Die aktiven Bereiche unterteilen sich auch hier in Source-Gebiet 6, Drain-Gebiet 16 und Gate-Gebiet 15, das von der Wort-Leitung 20 überdeckt wird, wie im rechten Teil der 2a zu sehen ist. Auch hier besitzen jeweils zwei Auswahltransistoren 4 ein gemeinsames Drain-Gebiet 16. In 2b wird die Lage der Bit-Leitungen 14 über den aktiven Bereichen deutlich. Die Bit-Leitungen 14 überkreuzen auch hier die Wort-Leitungen 20 und sind mit den Drain-Gebieten 16 der Auswahltransistoren 4 verbunden. Aufgrund der speziellen Ausbildung der aktiven Bereiche können die Bit-Leitungen 14 in diesem Ausführungsbeispiel geradlinig und parallel zueinander ausgeführt werden. Die Bit-Leitungen 14 überdecken auch hier die Source-Gebiete 6 nicht. 2c zeigt analog zu 1d eine Draufsicht auf die Speicheranordnung, nachdem die ersten Elektroden 8 aufgebracht sind.

Claims

Speicheranordnung, bestehend aus einer Anzahl gleichartiger Speicherzellen (2), die jeweils folgende Merkmale aufweisen: 1.1. einen Auswahltransistor (4), wobei eine Anzahl Auswahltransistoren (4) durch eine gemeinsame Bit-Leitung (14), die mit einem Drain-Gebiet (16) der jeweiligen Auswahltransistoren (4) verbunden ist, und eine Anzahl Auswahltransistoren (4) durch eine gemeinsame Wort-Leitung (20) miteinander verbunden sind; 1.2. einen Speicherkondensator, der eine erste Elektrode (8) aufweist, die mit einem Source-Gebiet (6) des Auswahltransistors (4) über eine leitende Verbindung verbunden ist; 1.3. zwischen der ersten Elektrode (8) und einer zweiten Elektrode (10) des Speicherkondensators befindet sich ein Speicherdielektrikum (12); 1.4. das Speicherdielektrikum (12) ist ein Ferroelektrikum oder ein Paraelektrikum mit einer Dielektrizitätskonstante größer als 10; 1.5. der Speicherkondensator ist als Trench-Kondensator in einem Kontaktloch (24) einer über dem Auswahltransistor (4) befindlichen Passivierungsschicht (28) angeordnet. dadurch gekennzeichnet, daß 1.6. die Bit-Leitung (14), die Wort-Leitung (20) sowie ein Metallstreifen (21) unterhalb einer Hauptfläche (18) der Passivierungsschicht (28) verläuft.
Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Speicherdielektrikum (12) ein Polymer oder ein Copolymer ist.
Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß das Speicherdielektrikum (12) Nylon 5, Nylon 7, Nylon 9, Nylon 11, Vinylidenfluorid oder Trifluoräthylen ist.
Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Speicherdielektrikum (12) ein oxidisches Dielektrikum ist.
Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß das Speicherdielektrikum (12) PZT (Pb, Zr)TiO₃, SBTN SrBi₂(Ta_1-xNb_x)₂O₉, BST (Ba, Sr)TiO₃, ST SrTiO₃ ist.
Speicheranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die leitende Verbindung eine Barrierenschicht aufweist, insbesondere aus WN, WTiN, TiN oder TaN, die in direktem Kontakt mit der ersten Elektrode steht.
Verfahren zur Herstellung einer Speicheranordnung (1) nach einem der vorangehenden Ansprüche, gekennzeichnet durch folgende Verfahrensschritte: 7.1. nach Herstellung einer Anordnung aus Auswahltransistoren (4) und einer Metallisierung wird eine Passivierungsschicht (28) über der Anordnung aus Auswahltransistoren (4) abgeschieden; 7.2. Ätzen von Kontaktlöchern (24) über Source-Gebieten (6) der Auswahltransistoren (4) in die Passivierungsschicht (28); 7.3. Abscheiden einer Schicht aus Elektrodenmaterial; 7.4. Strukturieren der Schicht aus Elektrodenmaterial in einer ersten Hauptfläche (18) der Passivierungsschicht (28); 7.5. Abscheiden eines Speicherdielektrikums (12) bei einer Temperatur, die unterhalb der Schmelztemperatur von in der Speicheranordnung (1) verwendeten Metallen liegt; 7.6. Abscheiden einer zweiten Elektrodenschicht.