KR100404017B1 - 고-ε-유전체 또는 강유전체를 갖는, 핀-스택-원리에 따른 커패시터 및 네가티브 형태를 이용한 그것의 제조 방법 - Google Patents
고-ε-유전체 또는 강유전체를 갖는, 핀-스택-원리에 따른 커패시터 및 네가티브 형태를 이용한 그것의 제조 방법 Download PDFInfo
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Abstract
본 발명은 고-ε-유전체 또는 강유전체를 갖는, 핀(Fin)-스택(Stack)-원리에 따른 커패시터 및 네가티브 형태를 사용한 그것의 제조 방법에 관한 것이다. 고-ε-유전 또는 강유전 커패시터 유전체(9)의 귀금속 함유 메모리 전극은 다수의 수평층(9L)을 포함하며, 상기 수평층(9L)은 지지 구조물(9S)을 통해 서로 접속된다. 상기 지지 구조물은 하나 또는 바람직하게 2개의 층 외부 에지에 배치될 수 있다. 제조시에는 우선(특히 교대로 낮은 에칭율과 높은 에칭율로 연속층을 데포짓함으로써), 특히 p+-폴리 실리콘으로 이루어진 핀-스택-네가티브 형태를 형성하고, 그런 다음 상기 네가티브 형태를 동일한 형태로 전극 재료로 채운다.
Description
본 발명은 귀금속 함유 제 1 전극을 갖는 집적 회로내의 커패시터에 관한 것이며, 커패시터 유전체로는 고-ε-유전체 또는 강유전체가 사용된다. 본 발명은 또한 이러한 커패시터의 제조 방법에 관한 것이다.
다수의 집적 반도체 회로에서, 예를 들어 DRAM-회로 또는 A/D-변환기 (converter)에서는 커패시터가 필요하다. 이 경우, 집적 밀도를 높이는 것이 주된 목표이다. 즉, 최소의 면적으로 가능한 높은 커패시턴스 또는 요구 사항에 대해 충분한 커패시턴스가 실현되어야 한다. 이러한 문제점은 특히 각각의 메모리 셀이 메모리 커패시터 및 선택 트랜지스터를 갖는 DRAM-회로에서 제기되며, 메모리 셀용으로 사용되는 면적은 지속적으로 감소된다. 동시에, 전하의 안전한 저장 및 판독될 정보의 구별 가능성을 위해 메모리 커패시터의 일정한 최소 커패시턴스를 유지하는 것이 필요하다. 이러한 최소 커패시턴스는 최근에 약 25 fF이다.
커패시터의 면적 수요를 줄이기 위해 커패시터 유전체로 높은 유전율(고-ε-유전체)을 갖는 상유전체(paraelectric)가 사용될 수 있다. 메모리 장치에서는 이러한 커패시터가 바람직하게 소위 "스택된(stacked)"-커패시터(셀의 커패시터가 해당 선택 트랜지스터 위에 배치된다)로 사용된다. 커패시터 유전체로 상유전 재료를 이용하는 메모리 셀은 공급 전압의 선택시 상기 메모리 셀의 전하를 잃고 이에 따라 저장된 메모리 셀의 정보를 잃는다. 또한, 이러한 셀은 잔류-누설 전류 때문에 지속적으로 재기록되어야 한다(Refresh-Time). 이와 반대로 커패시터 유전체로 강유전 재료를 사용함으로써, 강유전체의 상이한 분극 방향(polarizing direction)으로 인해 공급 전압의 선택시 자신의 정보를 잃지 않고 지속적으로 재기록될 필요없는 비휘발성 메모리(FRAM)의 조립이 가능해진다. 셀의 잔류-누설 전류는 저장된 신호에 영향을 주지 않는다.
다양한 고-ε-유전체 및 강유전체, 예를 들어 바륨-스트론튬-티탄산염(BST), 스트론튬-티탄산염(ST), 또는 납-지르코늄-티탄산염(PZT), 그리고 강유전 및 상유전 중합체 등이 문헌에 공지되어 있다.
이러한 재료들이 의도한 전기적 특성을 가진다 할 지라도, 실제로 상기 재료들의 의미는 아직 제한적이다. 그 이유는, 언급한 재료들이 용이하게 반도체 장치에 사용될 수 없기 때문이다. 상기 재료는 산소 함유 분위기에서 높은 온도를 필요로 하는 스퍼터-온-공정(Sputter-on-process) 또는 증착 공정에 의해 제조된다. 그 결과, 반도체 기술에서 전극 재료로 사용되는 도전 재료(예를 들어 폴리 실리콘, 알루미늄 또는 텅스텐)는 적합하지 않다. 왜냐 하면, 상기 재료들이 그러한 조건하에서 산화되기 때문이다. 따라서, 적어도 제 1 전극은 통상적으로 백금 또는 루테늄과 같은 귀금속 함유 재료로 제조된다. 그러나, 이러한 새로운 전극 재료들은 반도체 기술에 있어서 상대적으로 알려지지 않았으며, 상대적으로 적용하기 어렵다. 상기 재료들은 얇은층 두께에서만 만족스럽게 구조화될 수 있다는 것이 매우 큰 문제점이다. 또한, 상기 재료들은 산소 투과성이며, 그 결과 커패시터 유전체의 제조 동안 깊은 구조물은 산화되고, 제 1 전극과 선택 트랜지스터 사이의 충분한 콘택이 보장되지 않는다. 따라서, 커패시터 유전체 아래에 산소 확산을 억제하는 배리어가 필수적이다.
DE 196 40 448 및 WO 98/14992에는 상기 방식의 메모리 셀이 공지되어 있으며, 이 경우 제 1 전극과 접속 구조물 사이의 배리어는 질화물화에 의해 선택 트랜지스터에 대해 전체 평면에 생성된다. DE 196 40 244에는 고-ε-유전 또는 강유전 커패시터 유전체를 갖는 커패시터가 공지되어 있으며, 이 경우 제 1 전극은 전극 코어 및 상기 전극 코어에 비해 얇은 귀금속 함유층으로 이루지며, 전극 코어는 접속 구조물 재료 또는 산화 배리어 재료로 이루어진다. 이것은, 얇은 귀금속 함유층이 구조화되어야 하는 장점이 있다. 고-ε-유전 또는 강유전 커패시터 유전체를 갖는 모든 커패시터에는, 제 1 전극이 필수적으로 평탄한 구조로 제공되는 공통점이 있다.
US 5 581 436에서는 전술한 방식의 커패시터의 제 1 전극으로 얇은 백금층이 전극 코어의 표면상에 제공된다. 경우에 따라서, 상기 고-ε-유전체는 노출된 구조로 제 1 전극 및 제 2 전극이 형성되기 전에 제조될 수 있다. 즉, 전극이 유전체의 사이드벽에 형성된다.
본 발명의 목적은, 고-ε-유전 또는 강유전 커패시터 유전체를 갖는 커패시터에서 면적 수요를 더욱 감소시키며, 통상적인 제조 공정과 호환이 되는 이러한 커패시터의 제조 방법을 제공하는 것이다.
상기 목적은 청구항 제 1항의 특징을 갖는 제조 방법에 의해 또는 청구항 제11항의 특징을 갖는 커패시터에 의해 달성된다.
본 발명에서 제 1 전극은 서로 이격된 적어도 2개의 박막(lamellae)을 포함하며, 상기 박막은 기판 표면에 대해 평행하게 놓이며 지지 구조물을 통해 서로 접속된다. 그 결과, 커패시턴스로서 작용하는 표면은 청구된 기판 표면보다 더 크다. 상기 지지 구조물은 특히, 박막중 하나의 외부 측면 또는 2개의 대향 외부 측면상에 배치될 수 있다.
제 1 전극의 형태 구조는 도핑된 폴리실리콘으로 이루어진 소위 "핀-스택-커패시터(Fin-Stack-Capacitor)"의 형태에 상응한다. 공지된 상기 커패시터의 제조시, (다수의 개별층으로 구성된)큰 층두께를 갖는 폴리 실리콘은 예를 들어 EP 756 326 A1 또는 EP 779 656 A2에 상술된 바와 같이 이방성으로 에칭되어야 한다. 이러한 형태 구조는 귀금속 함유 전극에 있어서 상기 전극 에칭의 어려움으로 인해 성취될 수 없는 것으로 보인다.
본 발명에 따른 제조 방법으로 전극 재료의 이방성 에칭의 필요 없이, 귀금속 함유 제 1 전극을 갖는 커패시터가 핀-스택-원리에 따라 제조될 수 있다. 이것은, 바람직하게 고-ε-유전체 재료 및 강유전체 재료를 사용할 때, 전극에 부과되는 특정 요구조건을 충족시키는 금속 기판을 위한 네거티브 몰드(mold)로서, p+ 폴리실리콘을 포함하는 기판을 사용하는 것을 기초로 하며, 상기 기판은 핀-스택 커패시터의 기판과 유사하다.
제 1 전극을 제조하기 위해, 접속부가 매립된 절연층을 포함할 수 있는 기판상에 제 1 재료로 이루어진 층과 제 2 재료로 이루어진 층을 각각 교대로 포함하는 연속층을 형성하며, 이 경우 상기 제 1 재료는 제 2 재료에 대해 선택적으로 에칭될 수 있다. 그런 다음, 연속층은 측면(flank)을 갖는 층 구조물을 형성하기 위해 에칭된다. 제 1 보조 구조물은 적어도 하나의 측면상에 형성되며, 상기 보조 구조물은 제 2 재료에 대해 선택적으로 에칭될 수 있는 제 1 재료와 같은 제 1 보조 재료로 이루어진다. 이 경우, 적어도 하나의 측면은 제 1 보조 구조물에 의해 커버링되지 않는다. 연속층의 적어도 하나, 바람직하게 모든 잔여 외부 측면을 커버링하고 제 2 재료로 이루어진 층들을 기계적으로 접속하는 제 2 보조 구조물을 형성한다. 이러한 구조를 둘러싸는 기판 표면은 층구조의 상부 에지까지 충전층으로 커버링된다. 그러면, 제 1 재료로 이루어진 층 및 제 1 보조 구조물이 제 2 재료로 이루어진 층 및 제 2 보조 구조물에 대해 선택적으로 제거된다. 기판상에는 충전층 및 제 2 보조 구조물에 의해 서로 접속된 제 2 재료로 이루어진 층이 남게된다. 이러한 구조는 제 1 재료로 이루어진 층 및 제 1 보조 구조물을 제거함으로써 형성되는 공동부를 갖는 네가티브 형태를 형성한다. 상기 공동부를 충전층의 상부 에지까지 제 1 전극을 형성하기 위해 귀금속 함유 전극 재료로 채운다. 그런 다음, 제 2 재료로 이루어진 층 및 제 2 보조 구조물은 전극 재료에 대해 선택적으로 제거되며, 바람직하게는 충전층도 특히, 기판 표면에 대해 선택적으로 제거된다. 이것은 노출된 표면을 갖는 제 1 전극이 되며, 그리고 나서 고-ε-유전 재료 또는 강유전 재료로 이루어진 커패시터 유전체가 등각으로 제공된다. 끝으로, 제 2전극은 커패시터 유전체상에 형성된다.
제 1 재료 및 제 2 재료에 있어서 그리고 제 1 보조 구조물 및 제 2 구조물의 배치 및 형성에 있어서는 많은 가능성들이 있다. 제 1 재료 또는 제 2 재료로 이루어진 층 또는 보조 구조물은 완성된 반도체 장치에 잔류하지 않는다. 따라서, 상기 층 및 보조 구조물의 선택은 공정 기술적 기준에 따라 이루어질 수 있다. 전기적 특성은 중요하지 않다. 제 1 보조 구조물은 바람직하게 제 1 재료로 이루어지며, 제 2 보조 구조물은 바람직하게 제 2 재료로 이루어진다.
제 1 전극용 재료로는 특히 백금 그리고 루테늄 산화물 및 다른 귀금속 함유 재료가 적합하며, 상기 재료는 고-ε-유전 또는 강유전 커패시터에 사용되는 것으로 공지되어 있으며 - 예를 들어 MOCVD에 의해 - 공동부에 등각으로 제공될 수 있다. 제 2 전극은 바람직하게 제 1 전극과 동일한 재료로 이루어지며, 예를 들어 W 또는 TiN, 다른 금속 또는 도핑된 폴리 실리콘과 같은 적합한 다른 재료로도 형성될 수 있다. 커패시터의 제 2 전극은 고-ε-유전체 또는 강유전체에 의해 제 1 전극과 분리된다.
기판은 제 1 전극을 위한 접속부를 포함할 수 있으며, 그런 경우에, 나머지 기판 표면은 절연층으로 커버링된다. 그런 다음, 귀금속 함유 제 1 전극은 기판 표면의 한 부분을 커버링하고 상기 접속부를 커버링하여 전기적 콘택이 보장된다.
커패시터는 바람직하게 DRAM-셀에 사용된다. 이 경우 기판은 해당 MOS-선택 트랜지스터를 포함한다. 트랜지스터의 소스-/드레인-영역은 전술한 접속부를 통해 제 1 전극과 접속된다. 상기 접속부는 바람직하게 상기 접속부의 상부 영역에 도전 산소 배리어를 포함하며(예를 들어 티타늄 질화물), 또한 예를 들어 티타늄, 폴리 실리콘, 텅스텐 등으로 이루어진다.
제조 방법의 바람직한 실시예에서 제 1 재료로 이루어진 층은 p--도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘으로 이루어지며, 제 2 재료로 이루어진 층은 p+-도핑된 폴리실리콘으로 이루어진다. 그리고 나서, 제 1 보조 구조물은 도핑되지 않은 폴리실리콘 또는 n-도핑 또는 p--도핑된 폴리실리콘의 선택적 실리콘-증착에 의해 형성될 수 있다. 바람직하게 서로 맞은편에 위치하는 층 구조물의 2개의 외부 측면에는 에피텍셜층 또는 선택적으로 증착된 층이 다시 제거된다. 대안적으로, 특히 상이한 제 1 및 제 2 재료를 사용하기 위해 선택된다면, 제 1 보조 구조물이 스페이서로 형성되거나 하나 또는 2개의 층 구조물로의 사이드벽-주입에 의해 형성될 수 있다. 제 2 보조 구조물은 전술한 층 시스템에서 바람직하게 측면 붕소-이온 주입에 의해 형성된다. 대안적으로, 측면 붕소-주입 대신에 p+-도핑된 폴리실리콘의 선택적 Si-증착이 실행될 수 있다. 양 보조 구조물이 에피택시를 사용하여 형성된다면, 선택적 p+-증착 또는 p--증착의 순서가 바뀔 수도 있다. 즉, 제 2 보조 구조물이 제 1 보조 구조물 전에 제조된다.
충전층은 바람직하게 두꺼운 실리콘 산화물층의 증착에 의해 형성되고,상기 실리콘 산화물층은 층구조물의 높이로 연마(CMP)된다. 즉, 제 1 재료로 이루어진 최상부층 또는 제 1 보조 구조물이 적어도 부분적으로 노출될 때까지 연마된다.
커패시터 및 제조 방법이 폭넓게 사용될 수 있다 할 지라도, 하기에는 DRAM-셀 장치의 예에 대해 설명된다.
도 1 내지 도 10은, 부분 도면(a, b)의 단면 평면이 각각 서로 수직인, 공정 단계를 설명하기 위한 반도체 기판의 횡단면.
도 2c 내지 도 3c는 각각의 공정 단계에서의 기판의 평면도.
*도면의 주요 부분에 대한 부호의 설명*
1: 기판 2, 3a: 절연층
2a: 에칭 스톱층 3: 콘택 호울
4: 배리어 5: 층구조
6: 실리콘층 7: 보조 구조물
8: 충전층 9: 전극
10: 유전체 11: 제 2 전극
12: 소스-/드레인-영역 14: 콘택부
15: 비트 라인 16: 채널 영역
17: 워드 라인 18: 트렌치
도 1에서, 기판(1)상에 절연층(2)이 제공되고, 상기 절연층(2)은 바람직하게 그것의 상부 표면에 에칭 스톱층(2a)을 갖는다. 기판(1)은 예를 들어 워드 라인 및 비트 라인을 갖는 선택 트랜지스터를 포함하는 실리콘 기판이다(도 9 참조). 절연층은 바람직하게 실리콘 산화물로 형성되며 평탄화되고, 에칭 스톱층(2a)은 바람직하게 실리콘 질화물로 이루어진다. 절연층(2, 2a)에서는 콘택 홀(3)이 개방되고 도전 재료, 예를 들어 도핑된 폴리 실리콘, 텅스텐, 탄탈, 티타늄, 티탄산염, 티타늄 질화물 또는 텅스텐 규화물로 채워진다. 콘택 홀(3)은 각각 기판(1)내 선택 트랜지스터의 소스-/드레인 영역에 도달하도록 배치된다. 바람직하게는, 콘택 홀(3)의 상부 부분에는 산소 확산을 억제하는 배리어(4)가 배치된다. 이러한 배리어의 제조 방법은 예를 들어 DE-OS 196 40 246 및 DE-OS 196 40 448에 공지되어 있다. 이러한 기판의 표면상에는 제 1 재료로 이루어진 층(51)과 제 2 재료로 이루어진 층(52)을 교대로 포함하는 연속층이 제공된다. 바람직하게, 제 1 재료는 p--도핑된 또는 도핑되지 않은 폴리실리콘으로 이루어지고, 제 2 재료는 p+-도핑된 폴리 실리콘으로 이루어진다. 제 1 재료는 제 2 재료, 기판 표면(2a) 및 배리어 재료(4)에 대해 선택적으로 에칭되어야 한다. 층두께는 바람직하게 20 내지 100 nm이다. 상기 실시예에서 연속층의 최상부층은 제 2 재료로 이루어진다.
그 다음으로 도 2에서, 마스크를 사용한 이방성 에칭에 의해 연속층으로부터 스트립형 층구조(5)가 형성되며, 상기 스트립은 제 2 방향(2)을 따라 뻗는다(도 2c에 점선으로 표시됨). 부분 도면 2a에서는 제 1 방향을 따라 뻗는 기판이 도시되고, 부분 도면 2b에서는 이에 대해 수직인 제 2 방향이 도시된다. 제 1 방향에서 스트립의 폭은 제조될 커패시터 박막에 상응한다. 층구조(51, 52) 옆에는 절연층의 표면, 여기에서는 에칭 차단층(2a)이 노출된다. 그런 다음, 바람직하게는 도핑되지 않은 실리콘 또는 p--도핑된 실리콘으로 이루어진 층(6)은 선택적 증착에 의해서 제공된다. 즉, 스트립형 층구조로 성장된다.
도 3에서, 제 1 방향으로 뻗는 스트립을 포함하는 포토레지스트 마스크(photosensitiv resist mask) 또는 하드 마스크(hard mask)가 제공된다. 이러한 에칭 마스크에 의해 폴리실리콘층(51, 52, 6)의 이방성 에칭이 실행되며, 이에 따라 제 2 방향으로 뻗는 실리콘 스트립이 개별 섬(island)으로 분리된다. 제 1 재료(51)로 된 층, 제 2 재료(52)로 된 층 그리고 실리콘층(6)으로 이루어진 이러한 섬은 각각 개별 커패시터 전극의 위치 및 치수를 규정한다. 이 경우, 선택적 실리콘층(6)은 각각 제 1 방향에서 맞은편에 위치하는, 섬 형태 층 구조물의 2개의 외부 측면을 커버링하고 제 1 보조 구조물로 된다. 제 2 방향에서 서로 맞은편에 위치하는, 섬의 외부 측면을 제 1 보조 구조물에 의해 커버링되지 않고, 여기서는 연속층(51, 52)이 노출된다. 상기 외부 측면(51, 52, 6)은 측방으로 붕소가 주입되어, 상기 외부 측면(51, 52, 6)에 p+-도핑된 실리콘으로 이루어진 제 2 보조 구조물(7)이 형성된다. 그 다음, 마스크가 제거된다. 대안적으로, 주입 대신에 p+-실리콘층이 제 2 방향에서 서로 맞은편에 위치하는 외부 측면에 선택적으로 증착될 수 있으며, 마스크를 제거하기 전에도 마찬가지이다. 그러면 이러한 p+-실리콘층은 제 2 보조 구조물(7)이 된다.
도 4에서, 섬 형태의 구조물 사이의 공간은 충전층(8)으로 채워진다. 이를 위해 바람직하게 충분한 두께의 실리콘 산화물층이 제공되고 섬 형태의 구조물, 여기서는 실리콘층(6)의 상부 에지 높이까지 CMP(Chemical Mechanical Polishing)에 의해 백폴리싱된다. 충전층은 바람직하게 기판 표면에 대해, 여기서는 질화물 에칭 스톱층(2a)에 대해 선택적으로 에칭될 수 있는 재료로 이루어진다.
도 5에서, 제 1 재료(51)로 이루어진 층 및 여기서 p--도핑된 실리콘으로 이루어진 제 1 보조층(6)은 제 2 재료로 이루어진 층 및 제 2 보조층(7) 그리고 충전층(8)에 대해 선택적으로 제거된다. 등방성 성분에 의한 적합한 에칭 방법은 당업자에게 공지되어 있다. p+-도핑된 실리콘층(52) 및 p+-도핑된 사이드벽(7)은 잔류하며 사다리 형태의 프레임을 형성하고, 상기 프레임은 충전층과 함께 p--도핑된 실리콘층 및 제 1 보조층의 위치에서 공동부(H)를 갖는 네가티브 형태가 된다.
도 6에서, 공동부(H)는 고-ε-유전체 또는 강유전체에 적합한 전극 재료(9), 특히 백금, 이리듐, 루테늄 산화물 또는 다른 귀금속 함유 재료로 동일한 형태로 채워진다. 백금은 예를 들어 MOCVD에 의해 등각으로 제공될 수 있다. 이 경우, 충전층(8)상에 백금이 증착된다.
도 7에서, 충전층(8)상에 있는 전극 재료는 CMP에 의해 또는 백에칭에 의해 제거된다. 그 결과, 서로 이격된 층(9L) 및 측면 지지 구조물(9S)로 이루어진 커패시터의 제 1 전극이 제조된다. 동시에 인접한 커패시터의 전극이 서로 분리된다.
도 8에서, 충전층(8)은 하부 에칭 스톱층(2a)까지 제거된다. 그 후 바람직하게, 제 1 전극을 위한 네가티브 형태로만 사용되는 p+-실리콘이 전극 재료에 대해 선택적으로 제거된다.
도 9에서, 이렇게 얻어진 제 1 전극(9)의 노출 표면상에 커패시터 유전체(10)로서 고-ε-유전체 또는 강유전체가 등각으로 증착된다. 그 다음, 적합한 도전 재료(예를 들어 백금, 텅스텐, 티타늄 질화물)로 이루어진 카운터 전극(counter electrode)(11)이 제공된다.
도 9에는 커패시터가 DRAM-회로내에 사용될 때 존재하는, 기판내에 실현된 추가 구조물이 도시된다. 제 1 전극(9L, 9S)은 소위 메모리 커패시터용 메모리 노드(node)를 형성한다. 상기 제 1 전극은 그 아래에 배치되고 확산 배리어(4)와 접속된 콘택부(3)를 통해 선택 트랜지스터의 소스-/드레인-영역(12)과 접속된다. 선택 트랜지스터의 다른 소스-/드레인-영역(12')은 비트 라인 콘택부(14)를 통해 매립된 비트 라인(15)과 접속된다. 인접한 2개의 메모리 셀은 바람직하게 공통의 비트 콘택부를 가진다. 매립된 비트 라인(15) 및 비트 라인 콘택부(14)는 절연층(2)에 의해 둘러싸인다. 선택 트랜지스터의 소스-/드레인-영역(12, 12') 사이에는 채널 영역(16), 게이트 유전체(도시되지 않음) 및 워드 라인(17)으로 작용하는 게이트 전극이 배치된다. 상기 워드 라인(17) 및 비트 라인 콘택부(14)는 각각 도핑된 폴리실리콘으로 형성된다. 비트 라인(15)은 도핑된 폴리 실리콘, 텅스텐 규화물 또는 텅스텐으로 형성된다. 비트 라인(15)의 반대편에 있는 소스-/드레인-영역 (12)의 표면상에는 각각 절연 구조물, 예를 들어 인접한 선택 트랜지스터쌍 사이의 절연을 위한, 절연 재료로 채워진 평평한 트렌치(18)가 제공된다.
본 발명에 의해, 고-ε-유전 또는 강유전 커패시터 유전체를 갖는 커패시터에서 면적 수요가 더욱 감소되며, 통상적인 제조 공정과 호환이 되는 이러한 커패시터의 제조 방법이 제공된다.
Claims (14)
- 기판상의 반도체 장치내에 커패시터를 제조하기 위한 방법에 있어서,- 각각 제 1 재료(51)로 이루어진 층과 제 2 재료(52)로 이루어진 층을 교대로 포함하는 연속층을 기판상에 형성하는 단계로서, 이 경우 제 1 재료가 제 2 재료에 대해 선택적으로 에칭될 수 있고,- 측면(flank)을 갖는 층 구조물(5)을 형성하기 위하여, 상기 연속층을 에칭하는 단계;- 상기 층 구조물(5)의 적어도 하나의 측면을 커버링하는 제 1 보조 재료로 이루어진 제 1 보조 구조물(6)을 형성하는 단계로서, 상기 제 1 보조 구조물은 제 2 재료에 대해 선택적으로 에칭될 수 있으며;- 층 구조물의 적어도 다른 하나의 측면을 커버링하는 제 2 보조 구조물(7)을 형성하고, 제 2 재료층들을 기계적으로 접속하는 단계;- 상기 층 구조물을 둘러싸는 기판 표면(2a)을 층 구조물의 상부 에지까지 충전층(8)으로 커버링하는 단계;- 제 1 재료로 이루어진 층(51) 및 제 1 보조 구조물(6)을 제 2 재료로 이루어진 층(52) 및 제 2 보조 구조물(7)에 대해 선택적으로 제거하는 단계,- 상기 제거단계에서 생성된 공동부(H)를 귀금속 함유 전극 재료(9)로 채우는 단계 및 이에 따라 제 1 재료로 이루어진 층에 의해 형성된 공동부내에 층(9L)과 제 1 보조 구조물에 의해 형성된 공동부 내에 상기 층을 접속하는 지지 구조물(9S)로 제 1 전극을 형성하는 단계;- 제 2 재료로 이루어진 층(52) 및 제 2 보조 구조물(7)을 전극 재료에 대해 선택적으로 제거하는 단계;- 노출된 제 1 전극 표면상에 고-ε-유전 또는 강유전 재료로 이루어진 커패시터 유전체(10)를 등각으로 제공하는 단계;- 제 2 전극(11)을 커패시터 유전체 상에 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 제 1 재료로는 도핑되지 않은, n-도핑된 또는 p--도핑된 폴리실리콘을 선택하며, 제 2 재료로는 p+-도핑된 폴리실리콘을 선택하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 제 1 보조 구조물을 형성하는 단계는 제 1 방향에서 서로 마주보는 층 구조물의 2개의 측면상에 상기 제 1 보조 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 제 2 보조 구조물을 형성하는 단계는 제 2 방향에서 서로 마주 보는 층 구조물의 2개의 측면상에 제 2 보조 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 2항 또는 제 3항에 있어서, 제 1 보조 구조물(6)을 형성하는 단계 및 제 2 보조 구조물(7)을 형성하는 단계중 적어도 하나는 선택적 실리콘 증착 단계를 포함하는 것을 특징으로 하는 방법.
- 제 2항 또는 제 3항에 있어서, 상기 제 2 보조 구조물(7)을 형성하는 단계는 p-도핑 이온을 층 구조물의 측면에 경사 주입하는 것을 특징으로 하는 방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서, 공동부(H)를 전극 재료로 채운후, 충전층(8)상에 증착된 전극 재료를 CMP-공정으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서, 제 1 전극을 형성한 후 충전층(8)을 전극 재료 및 기판 표면에 대해 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서, 기판에 연속층을 향해 대향하는 표면상에 절연층(2, 2a)을 제공하며, 상기 절연층 상에 연속층을 형성하는 단계를 포함하며, 상기 절연층은 제 1 전극(9S, 9L)과 접속되는 확산 배리어(4)를 포함하면서 배치된 콘택부(3)를 갖는 것을 특징으로 하는 방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서, 기판상에 제 2 방향에서 직선으로 배치된 다수의 커패시터를 제공하며, 이 경우- 구조물의 측면상에 형성된 제 1 보조 구조물을 가지며, 연속층을 제 2 방향으로 뻗는 스트립형 층 구조물을 구조화하는 단계;- 다수의 섬(island) 형태의 층 구조물을 형성하기 위해, 제 1 보조 구조물을 갖는 스트립형 층 구조물을 구조화하는 단계;- 제 2 방향에서 서로 맞은편에 위치하는 각각의 섬의 측면 상에 제 2 보조 구조물(7)을 형성하는 단계;- 섬 사이의 전체 공간을 충전층(8)으로 채우는 단계를 포함하는 것을 특징으로 하는 방법.
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