JP3676628B2 - コンデンサ及びコンデンサの作製方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＩＣ回路におけるコンデンサであって、貴金属含有の第１電極を有し、コンデンサ誘電体として高い誘電率εの誘電性又は強誘電性を有する誘電体から成るコンデンサ誘電体が使用されるコンデンサ、及びそのコンデンサの作製方法に関する。
【０００２】
【従来の技術】
多数の集積化半導体回路にてコンデンサが必要とされ、例えばＤＲＡＭ回路又はＡ／Ｄ変換器にて所要とされる。ここで、集積化密度の増大は優先的目標である、換言すれば、可及的に高い、又は、要求に対して十分な容量を最小の所要スペースで実現しなければならない。この問題は殊にＤＲＡＭ回路にて生起し、このＤＲＡＭ回路では、各メモリセルは、１つのメモリコンデンサ及び選択トランジスタを有し、ここで、１つのメモリセルにとって利用可能な面積が益々低減される。同時に、電荷の確実な蓄積及び読出すべき情報の識別性のため、メモリコンデンサの所定の最小容量を維持しなければならない。この最少容量は、目下、ほぼ２５ｆＦであると見られる。
【０００３】
コンデンサの所要スペースの低減のためコンデンサ誘電体として高い誘電率を有する常誘電体（高誘電率εの誘電体）を使用し得る。メモリ装置では、そのようなコンデンサは、有利に、いわゆるスタック（“stacked”）コンデンサ（セルのコンデンサは、所属の選択トランジスタの上方に配されている）として使用される。コンデンサ誘電体として常誘電（体）材料を利用するメモリセルは、給電電圧の選択の際にその電荷、従って、その記憶された情報を失う。更に、それらのセルは、遮断時−もれ電流の故に絶えず新たに書込まれなければならない（リフレッシュ時間）。コンデンサ誘電体としての強誘電性材料の使用は、強誘電体材料の種々の分極方向に基づき不揮発性のメモリ（ＦＲＡＭ）の設計構成を可能にし、前記の不揮発性のメモリ（ＦＲＡＭ）は、給電電圧の選択の際それの情報を失わず、絶えず新たに書込みをしなくてもよいものである。セルの残留−もれ電流は、記憶された信号に影響を及ぼさない。
【０００４】
種々の高誘電率εの誘電体及び強誘電体は、関連文献から公知であり、例えば、バリウム−ストロンチウム−チタン化合物（ＢＳＴ）、ストロンチウム−チタン化合物（ＳＴ）又は鉛−ジルコニウム−チタン化合物（ＢＺＴ）、更に、強誘電性及び常誘電性ポリマ等である。
【０００５】
前記の材料は、所望の電気的特性を有するが、それの重要性は実際上限られている。それの主な原因は、前記の材料を容易に半導体装置内に使用することができないことである。材料の作製は、スパッタ又はデポジションプロセスによって行われ、該プロセスは、酸素を含有する雰囲気にて高い温度を必要とする。その結果、半導体装置技術において電極材料として使用される導電性材料（例えばポリシリコン、アルミニウム又はタングステン）が不適当なものとなる。それというのもそれらの材料はそのような条件下では酸化するからである。従って、少なくとも第１の電極は貴金属（白金またはルテニウム）を含有する材料から作製される。これらの新たな電極材料は、半導体技術にとって比較的未知の材料であり、被着させるのが相当困難である。特に重大な問題は、わずかな層厚の場合しか満足に構造化できないことである。更に、それらは酸素透過性であり、その結果コンデンサの作製中、一層深いところに位置する構造が酸化され、第１の電極と選択トランジスタとの間の十分なコンタクトが確保されない。従って、コンデンサ誘電体の下方に酸素拡散を抑圧する障壁バリヤが必要である。
【０００６】
ＤＥ１９６４０４４８及びＷＯ９８／１４９９２にはその種のメモリセルが記載されており、このメモリセルでは、第１電極と選択トランジスタへの接続構造との間の障壁が面全体に亘って窒化によって形成される。ＤＥ−ＯＳ１９６４０２４４には高誘電率εの誘電性又は強誘電性のコンデンサ誘電体が記載されており、ここでは、第１電極は、電極コアと、それに比して薄い貴金属含有の層とから成り、又、電極コアは、接続構造又は酸化障壁の材料から成る。このことの利点は、薄い貴金属含有の層を構造化しさえすればよいということである。高誘電率εの誘電性又は強誘電性のコンデンサ誘電体を有するそれらすべてのコンデンサに共通なことは、基本的に第１の電極の平坦な配置構成が設けられていることである。
【０００７】
ＵＳ５５８１４３６では、前述の形式のコンデンサの第１電極として薄い白金層が、電極コアの表面上に被着されている。場合により、高誘電率εの誘電体を、自由な露出されている構造として第１、第２電極の形成前に作製できる。換言すれば、電極は誘電体の側壁に形成される。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、高い誘電率εの誘電性又は強誘電性を有するコンデンサ誘電体を備えたコンデンサにおいて、所要スペースを低減すること、並びに通常の作製プロセスと共存する、その種コンデンサに対する作製方法を提供することである。
【０００９】
【課題を解決するための手段】
前記課題は半導体装置内にて支持体上に配されるコンデンサを作製する方法であって、支持体の表面上に多層配列体を形成し、該多層配列体は、それぞれ交互に第１の材料から成る１つの層及び第２の材料から成る１つの層を有しており、前記第１の材料は、前記第２の材料に対して選択的にエッチング可能であり、前記多層配列体をエッチングして、側縁を有する１つの層構造を形成し、該層構造の少なくとも１つの側縁を被うように第１の 補助構造を形成し、該第１の補助構造は第２の材料に対して選択的にエッチング可能な第１の補助材料から成り、ここで少なくとも１つの側縁は前記第１の補助構造によって被われておらず、前記層構造の少なくとも１つの残りの側縁を被うように第２の補助構造を形成し、該第２の補助構造は前記第２の材料から成る層を機械的に接続し、前記層構造を囲繞する支持体表面を層構造の上縁まで充填層で被い、前記第１の材料から成る層及び第１の補助構造を第２の材料から成る層及び第２の補助構造に対して選択的に除去し、形成された中空空間を貴金属含有の電極材料で充填し、それにより、第１の電極を形成し、該第１の電極は、第１の材料から成る層によって形成された中空空間内にて積層体を有し、第１の補助構造によって形成された中空空間内にて、前記積層体を接続する支持構造を有しており、前記第２の材料から成る層及び第２の補助構造を電極材料に対して選択的に除去し、前記第１の電極の露出した表面上に、高い誘電率εの誘電性又は強誘電性を有する材料から成るコンデンサ誘電体を整合的に、ないし、適合的に被着し、第２の電極を、前記コンデンサ誘電体上に形成する、ことを特徴とする、コンデンサの作製方法によって解決される。また、上述の課題は、半導体装置にて支持体上に設けられている、請求項１から１０までのいずれか１項記載の方法に従って製造されたコンデンサであって、貴金属含有の第１電極と、高誘電率εの誘電性又は強誘電性の材料から成るコンデンサ誘電体と、第２電極を有している形式のコンデンサにおいて、前記第１電極は少なくとも２つの相互に間隔をおかれた積層体を有しており、該積層体は、実質的に支持体表面に対して平行に配置されており、支持構造を介して前記積層体の１つの側縁にて相互に機械的、かつ電気的に接続されている、ことを特徴とするコンデンサによって解決される。
【００１０】
本発明では第１の電極は、少なくとも２つの相互に間隔をおかれた積層体を有し、該積層体は、実質的に支持体表面に並行に位置し、支持構造を介して相互に結合されている。それにより容量の作用をする表面は、必要とされる支持体表面に比して著しく増大されている。支持構造は殊に、積層体の１つの外側縁に、又は、２つの対向する外側縁に設けられ得る。
【００１１】
第１の電極の幾何学的構造は、ドープされたポリシリコンから成るいわゆる“フィン−スタック−コンデンサ”（“Fin-Stack-Kondensatoren”）の形態に相応する。前記の公知のコンデンサの作製の場合、大きな層厚のポリシリコン（複数の個別層から合成される）を異方性エッチングしなければならず、このことは、例えば、ＥＰ７５６３２６Ａ１又はＥＰ７７９６５６Ａ２に記載されている。そのような幾何学的構造は、その劣悪なエッチング性に基づき、貴金属含有の電極に対して操作し難い、ないし、受容し難いように思われる。
【００１２】
本発明の作製方法は、Fin−Stack方式による貴金属含有の第１電極の作成を可能にし、ここで電極材料の異方性エッチングが必要とされないようにするものである。当該作製方法の基盤を成すものは、有利にはｐ^＋ポリシリコンから成るボディ本体を、Fin − Stack −コンデンサと類似して、金属ボディに対する雌型として使用することである。これは高い誘電率εの誘電性又は強誘電性を有する誘電体の使用時の電極に対する特別な要求を充足する。
【００１３】
第１の電極の作製のため、支持体（これは、その中に埋込まれた接続部を含む絶縁層を含み得る）上に、多層配列体を生じさせる。該多層配列体は、それぞれ交互に第１の材料から成る１つの層及び第２の材料から成る１つの層を有し、ここで、第１の材料は、第２の材料に対して選択的にエッチング可能である。前記多層配列体は次いで側縁を有する層構造にエッチングされる。
【００１４】
第１の補助構造を少なくとも１つの側縁にて形成し、該第１の補助構造は第１の補助材料から成り、第１の材料のように第２の材料に対して選択的にエッチング可能である。
【００１５】
第２の補助構造を形成し、該第２の補助構造は、層構造の少なくとも１つの、有利には残っている全ての他の多層配列体側縁を被い、第２の材料から成る層を機械的に連結、接続するものである。このような層構造を囲繞する支持体表面を層構造の上縁まで充填層で被う。次いで第１の材料から成る層及び第１の補助構造を、第２の材料から成る層及び第２の補助構造に対して選択的に除去する。従って支持体上には充填層及び第２の補助構造と相互に接続された、第２の材料から成る層が残存する。この構造は中空空間と共に雌型を形成する。この中空空間は第１の材料と第１の補助構造からなる層を除去したことによって生じたものである。中空空間は、充填層の上縁まで、第１電極の形成のため貴金属含有の電極材料で充填される。次いで、第２の材料から成る層及び第２の補助構造を電極材料に対して選択的に除去し、有利には充填層も殊に支持体表面に対して選択的に除去する。これにより、露出した表面に第１の電極が形成され、その上に、高い誘電率εの誘電性又は強誘電性材料から成る誘電体を整合的に、ないし、適合的に被着する。さらに、第２の電極を、コンデンサ誘電体上に設ける。
【００１６】
第１及び第２材料に対して及び第１、第２補助構造の配置及び形成に対して、数多の手法が存在する。第１又は第２材料から成る層も、補助構造も、仕上った半導体装置には残らない。従ってその選択は、プロセス技術上の観点から行なわれ、電気的特性は重要でない。第１の補助構造は有利には第１材料から成り、第２の補助構造は有利には第２の材料から成る。
【００１７】
第１の電極に対する材料として殊に白金、酸化ルテニウム及び他の貴金属含有材料が適しており、それらの材料は高い誘電率εの誘電性又は強誘電性を有するコンデンサにおける使用に対して公知のものであり、−例えばＭＯＣＶＤを用いて−整合的にないし適合的に中空空間に被着され得る。第２の電極は、有利には第１電極と同じ材料から成るが、他の適当な材料例えばＷ又はＴｉＮとか、他の金属又はドープポリシリコンから成っていてもよい。コンデンサの第２電極は高い誘電率εの誘電体又は強誘電体によって第１の電極から分離されている。
【００１８】
支持体は第１電極に対する接続部を形成し得、ここで、他の残りの支持体表面は、絶縁層で被われる。次いで貴金属含有の第１の電極は、支持体表面の一部を被い、当該の接続部を被い、その結果電気的なコンタクトが保証される。
【００１９】
有利にはコンデンサは、ＤＲＡＭセル内に装着、挿入される。その際支持体は所属のＭＯＳ選択トランジスタを有する。トランジスタのＳ／Ｄ領域は、前述の接続部を介して第１電極と接続される。接続部は有利にそれの上方領域にて伝導性の酸素障壁（例えば窒化チタン）を有し、通常は例えばチタン、ポリシリコン、タングステン等から成る。
【００２０】
作製方法の有利な実施形態では、第１材料から成る層は、ｐ⁻ドープポリシリコン又は非ドープポリシリコンから成り、第２材料から成る層は、ｐ^＋ドープポリシリコンから成る。第１補助構造は、非ドープ又はｎ⁻又はｐ⁻ドープポリシリコンの選択的シリコン−デポジションにより形成され得る。有利には２つの対向する、層構造の外側縁にてエピテキシャルの、ないし選択的にデポジションされた層が再び除去される。代替選択的に、殊に第１、第２材料の相異なった選択の場合、第１補助構造をスペーサとして、又は側壁−打込みにより１つ又は２つの層構造内に形成し得る。第２の補助構造は前記の層系において有利には側方にてホウ素イオンにより形成される。代替選択的に側方のホウ素打込の代わりにｐ^＋ドープポリシリコンの選択的Ｓｉデポジションを実施できる。両補助構造がエピタキシイを用いて生成される場合、選択的ｐ^＋ないしｐ⁻デポジションを入れ替えてもよい、換言すれば第２の補助構造は第１の補助構造の前に作製され得る。
【００２１】
充填層は有利には厚いシリコン酸化物層のデポジションにより、後続する再削り、ないし裏面研磨（ＣＭＰ）を以て層構造の高さのところまで形成される。換言すれば第１補助構造又は第１材料から成る最も上方の層は部分的に露出されている。
【００２２】
【実施例】
一般的に適用可能であるが次にコンデンサ及びその作製方法をＤＲＡＭセル装置の例に即して説明する。
【００２３】
図１〜図１０（夫々ａ，ｂ）は作製方法の説明のため半導体基板の横断面を示し、ここで各図のａおよびｂの切断平面は夫々相互に垂直である。図２ｃ及び図３ｃは夫々の方法ステップにおける基板の平面図を示す。
【００２４】
図１：基板１上には絶縁層２が被着され、この絶縁層２は、有利にはその上面にてエッチングストップ層２ａを有する。基板１は、例えばシリコン基板であり、このシリコン基板は、ワード線及びビット線を有する選択トランジスタを含む（図９参照）。絶縁層は例えば酸化珪素から形成され、プレーナ化され、エッチングストップ層２ａは、有利には窒化珪素から成る。絶縁層２，２ａにはコンタクトホール３が成形され、導電性材料、例えばドープされたポリシリコン、タングステン、タンタル、チタン、窒化チタン又は珪化タングステン（Wolframsilizid）で充填される。コンタクトホール３は次のように配される。即ち、夫々基板１に選択トランジスタのソース／ドレイン領域上で達するように配される。有利にはコンタクトホール３の上方部分内にバリア４が設けられており、このバリア４は酸素拡散を抑圧する。このようなバリアの製造方法は、ＤＥ−ＯＳ１９６４０２４６及びＤＥ−ＯＳ１９６４０４４８から公知である。当該の支持体の表面上に多層配列体が被着され、この多層配列体は、それぞれ交互に第１の材料から成る層５_１及び第２の材料から成る１つの層５_２を有し、ここで、第１の材料は、第２の材料および支持体表面２ａおよびバリア材料４に対して選択的にエッチング可能でなければならない。有利には第１材料は、ｐ⁻ドープされた、又はドープされていないポリシリコンないし非ドープポリシリコンから成り、第２材料はｐ^＋ドープされたポリシリコンから成る。層厚は有利には２０〜１００ｎｍの範囲である。この実施例では多層配列体の最も上方の層は第２材料から成る。
【００２５】
図２：それにひきつづいて、多層配列体から異方性エッチングにより、マスクを用いてストリップ状層構造５が形成され、このストリップ状層構造５は、２の方向に沿って延びる（図２−ｃにおいて破線で示す）。
【００２６】
図２−ａには基板が、第１の方向に沿って断面で示してあり、図２−ｂではそれに対して垂直な第２の方向に沿って断面で示してある。１の方向ではストリップの幅は作製すべきコンデンサ積層体の幅に相応する。層構造５_１，５_２の傍らには絶縁層、ここではエッチングストップ層２ａの表面が露出されている。次いで選択的デポジションを用いて、有利に、非ドープシリコン又はＰ⁻ドープシリコンから或る層６が被着される。換言すれば、ストリップ状の層構造が成長生成される。
【００２７】
図３：フォトラック又はハードマスクが被着され、このフォトラック又はハードマスクは、第１方向に延びるストリップを有する。このエッチングマスクにより、ポリシリコン層５_１，５_２、６の異方性エッチングが行なわれ、その結果第２方向に延びるシリコンストリップが個々のアイランドに分けられる。第１の材料から成る層５_１，第２の材料から成る層５_２及びシリコン層６から成る前記のアイランドは、夫々個々のコンデンサ電極の場所及び大きさを規定する。ここで、選択的シリコン層６は、１つの島状層構造の、第１方向で相対向する各２つの外側縁エッジを被い、第１の補助構造を成す。第２の方向で相対向する外側縁は、第１の補助構造により被われず、ここでは多層配列体５_１，５_２は露出されている。前記の５_１，５_２，６の外側縁は、側方でホウ素を打込まれ、その結果そこにて、Ｐ^＋ドープされたシリコンから成る第２補助構造７が形成される。しかる後マスクが除去される。代替選択的に、打込みの代わりに、Ｐ^＋シリコン層を、第２方向で対向する外側縁にて選択的にデポジットすることもでき、それも、同様にマスクの除去前にデポジットすることもできる。当該のＰ^＋層は第２の補助構造７を成す。
【００２８】
図４：島状の構造間のすき間が、充填層８で充填される。このために有利には、十分な厚さのシリコン酸化物層が被着され、島状の構造の上縁の高さ、ここでは、シリコン層６の高さのところまで、ＣＭＰ（Chemical Mechanical Polishing）を用いて研削される。充填層は有利には支持体表面（ここでは窒化物−エッチングストップ層２ａ）に対して選択的にエッチング可能な材料から成る。
【００２９】
図５：第１材料から成る層５ _１ 及びここではｐ⁻ドープされたシリコンから成る第１の補助構造６を第２の材料から成る層及び第２の補助構造７（Ｐ^＋シリコン）に対して選択的に除去する。等方性コンポーネントによる適切なエッチング手法は当業者には公知である。Ｐ^＋ドープされたシリコン層５_２及びＰ^＋ドープされた側壁７は、残ったままであり、梯子状の枠を形成し、この梯子状の枠は、充填層と共に、Ｐ^＋ドープされたシリコン層及び第１補助構造の場所で中空空間Ｈを有する雌型を形成する。
【００３０】
図６：中空空間Ｈは、高誘電率εの誘電体又は強誘電体に適する電極材料９、殊に、白金、イリジウム、酸化ルテニウム又は他の貴金属含有の材料によって整合的にないし適合的に充填される。白金は、例えばＭＯＣＶＤを用いて整合的に被着される。ここで充填層８上にも白金がデポジットされる。
【００３１】
図７：充填層８上にある電極材料はＣＭＰ又はバックエッチを用いて除去される。これにより、コンデンサの第１電極−これは、相互に間隔をおかれた積層体９_Ｌ及び側方の支持構造９_Ｓから成る−が作成される。同時に隣接するコンデンサの電極が相互に分離される。
【００３２】
図８：充填層８が、下方に位置するエッチングストップ層２ａまで除去される。有利にはその後、Ｐ^＋シリコン（これはたんに、第１電極に対する雌型としてだけの働きをしていた）が除去される。
【００３３】
図９：そのようにして得られた露出された、第１電極９の表面上にコンデンサ誘電体１０として高誘電率εの誘電体又は強誘電体が整合的にデポジットされる。それにひきつづいて、適切な導電性材料から成る（例えば白金、タングステン、窒化チタン）対向電極１１が被着される。
【００３４】
図９には、亦、支持体にて実現されるさらなる構造が示してあり、それらのさらなる構造はＤＲＡＭ回路にてこのコンデンサを使用する場合に設けられるものである。第１の電極９_Ｌ，９_Ｓは、メモリコンデンサに対する所謂メモリ節点ノードを形成する。この第１の電極は、その下方に設けられ、拡散バリア４を有するコンタクト３を介して、選択トランジスタの一方のソースドレイン領域１２に接続されている。選択トランジスタの他方のソースドレイン領域１２′はビット線コンタクト１４を介して埋込まれたビット線１５に接続されている。有利には２つの隣接するメモリセルは、１つの共通のビット線コンタクトを有する。埋込みビット線１５及びビット線コンタクト１４は絶縁層２により囲繞されている。１つの選択トランジスタのソースドレイン領域１２，１２′間にチャネル領域１６、ゲート誘電体（図示せず）及びワード線１７として作用するゲート電極が設けられている。ワード線１７及びビット線コンタクト１４は、夫々ドープされたポリシリコンから形成されている。ビット線１５は、ドーピングされたポリシリコン、珪化タングステン（Wolframsilizid）又はタングステンから形成される。ソースドレイン領域１２の、ビット線１５と離反したほうの側には、夫々、絶縁構造、例えば、絶縁材料で充填されたフラットな溝１８が、隣接する選択トランジスタ対間の絶縁分離のため設けられている。
【００３５】
次に本発明を要約的に説明する。
【００３６】
高い誘電率εの誘電性又は強誘電性を有する誘電体から成るコンデンサ誘電体１０を有する改良されたコンデンサが提案される。該コンデンサ誘電体の貴金属含有のメモリ蓄積電極が複数の水平方向積層体９_Ｌを有し、この水平方向積層体は、支持構造９_Ｓを介して相互に接続、連結されている。支持構造９_Ｓは積層体の１つの又は有利には２つの対向する外側縁に設けられ得る。作製の場合には先ず（例えば交互に低い及び高いエッチングレートを有する多層配列体のデポジションにより）ｆｉｎ−ｓｔａｃｋ−雌型が殊にＰ^＋ポリシリコンから形成され、このｆｉｎ−ｓｔａｃｋ−雌型は、次いで整合的ないし適合的に電極材料によって充填される。
【００３７】
【発明の効果】
高い誘電率εの誘電性又は強誘電性を有する誘電体を備えたコンデンサにおいて、所要スペースを低減し得るコンデンサを実現し得、亦、通常の作製プロセスと共存し得る、その種コンデンサに対する作製方法を実現し得るという効果が奏される。
【図面の簡単な説明】
【図１】 多層配列体を被着する作製ステップの概念図。
【図２】 図１の作製ステップにつづいてストリップ状層構造を形成する作製ステップの概念図。
【図３】 図２の作製ステップにつづいて第１、第２補助構造を形成する作製ステップの概念図。
【図４】 図３の作製ステップにつづいて充填層で充填するステップの概念図。
【図５】 図４の作製ステップにつづいて、第１の材料から成る層及び第１の補助構造を第２の材料から成る層及び第２の補助構造に対して選択的に除去する作製ステップの概念図。
【図６】 中空空間を貴金属含有の電極材料で充填する作製ステップの概念図。
【図７】 充填層上の電極材料を除去する作製ステップの概念図。
【図８】 充填層をエッチングストップ層まで除去する作製ステップの概念図。
【図９】 ＤＲＡＭ回路にて使用される場合の本発明によるコンデンサの図。
【符号の説明】
１ 基板
２ エッチングストップ層
３ コンタクト、コンタクトホール
４ バリア
５ 層、層構造
６ 第１の補助構造
７ 第２の補助構造
８ 充填層
９ 電極材料
１０ コンデンサ誘電体
１１ 対向電極
１２ Ｓ／Ｄ領域

Claims (14)

1. 半導体装置内にて支持体上に配されるコンデンサを作製する方法であって、
   支持体（２ａ）の表面上に多層配列体を形成し、該多層配列体は、それぞれ交互に第１の材料から成る１つの層（５_１）及び第２の材料から成る１つの層（５_２）を有しており、前記第１の材料は、前記第２の材料に対して選択的にエッチング可能であり、
   前記多層配列体をエッチングして、側縁を有する１つの層構造（５）を形成し、
   該層構造（５）の少なくとも１つの側縁を被うように第１の補助構造（６）を形成し、該第１の補助構造は第２の材料に対して選択的にエッチング可能な第１の補助材料から成り、ここで少なくとも１つの側縁は前記第１の補助構造によって被われておらず、
   前記層構造（５）の少なくとも１つの残りの側縁を被うように第２の補助構造（７）を形成し、該第２の補助構造は前記第２の材料から成る層を機械的に接続し、
   前記層構造を囲繞する支持体表面（２ａ）を層構造の上縁まで充填層（８）で被い、
   前記第１の材料から成る層（５_１）及び第１の補助構造（６）を第２の材料から成る層（５_２）及び第２の補助構造（７）に対して選択的に除去し、
   形成された中空空間（Ｈ）を貴金属含有の電極材料（９）で充填し、それにより、第１の電極を形成し、該第１の電極は、第１の材料から成る層によって形成された中空空間内にて積層体（９_Ｌ）を有し、第１の補助構造によって形成された中空空間内にて、前記積層体を接続する支持構造（９ _Ｓ ）を有しており、
   前記第２の材料から成る層（５_２）及び第２の補助構造（７）を電極材料に対して選択的に除去し、
   前記第１の電極の露出した表面上に、高い誘電率εの誘電性又は強誘電性を有する材料から成るコンデンサ誘電体（１０）を整合的に、ないし、適合的に被着し、
   第２の電極（１１）を、前記コンデンサ誘電体上に形成する、
   ことを特徴とする、コンデンサの作製方法。
2. 前記第１の材料として非ドープ、ｎ⁻ドープ又はｐ⁻ドープポリシリコンを使用し、
   前記第２の材料としてｐ^＋ドープポリシリコンを使用する、請求項１記載の作製方法。
3. 前記第１補助構造（６）を、第１方向で対向する、層構造の２つの側縁にて形成する、請求項１又は２記載の作製方法。
4. 前記第２補助構造（７）を、第２の方向で対向する、層構造の２つの側縁にて形成する、請求項１から３までのいずれか１項記載の作製方法。
5. 前記第１補助構造（６）及び／又は第２補助構造（７）を選択的シリコンデポジジョンによって形成する、請求項２から４までのいずれか１項記載の作製方法。
6. 前記第２補助構造（７）をｐドーピングするイオンを以ての斜め方向打込みにより前記層構造の側縁内に形成する、請求項２から５までのいずれか１項記載の作製方法。
7. 前記中空空間（Ｈ）を電極材料で充填した後、その際充填層（８）上にデポジションされた電極材料をＣＭＰプロセスで除去する、請求項１から６までのいずれか１項記載の作製方法。
8. 前記第１電極の形成後、充填層（８）を、電極材料及び支持体表面（２ａ）に対して選択的に除去する、請求項１から７までのいずれか１項記載の作製方法。
9. 多層配列体を支持体上に被着し、
   該支持体は、コンデンサのほうに向いた自身の表面に絶縁層（２，２ａ）を有しており、該絶縁層内にはコンタクト（３）が配置されており、
   該コンタクト（３）は拡散バリア（４）を有しており、第１電極（９_Ｓ，９_Ｌ）と接続されるようにした、請求項１から８までのいずれか１項記載の作製方法。
10. 前記支持体上に多数のコンデンサを作製し、
    該コンデンサは第２の方向に直線的に配置されており、
    前記多層配列体を、前記第２の方向に延在するストリップ状の層構造に構造化し、該層構造の側縁に第１の補助構造（６）を形成し、
    該第１の補助構造を有するストリップ状の層構造を、多数の島状の層構造に構造化し、
    前記第２の方向において対向する、各島の側縁に第２の補助構造（７）を形成し、
    充填層（８）によって、島間のすき間全体を充填する、請求項１から９までのいずれか１項記載の作製方法。
11. 半導体装置にて支持体上に設けられている、請求項１から１０までのいずれか１項記載の方法に従って製造されたコンデンサであって、
    貴金属含有の第１電極（９_Ｓ，９_Ｌ）と、
    高誘電率εの誘電性又は強誘電性の材料から成るコンデンサ誘電体（１０）と、
    第２電極（１１）を有している形式のコンデンサにおいて、
    前記第１電極は少なくとも２つの相互に間隔をおかれた積層体（９_Ｌ）を有しており、該積層体は、実質的に支持体表面に対して平行に配置されており、支持構造（９_Ｓ）を介して前記積層体の１つの側縁にて相互に機械的、かつ電気的に接続されている、
    ことを特徴とするコンデンサ。
12. 前記支持構造（９_Ｓ）は、前記積層体の２つの対向する側縁に配置されている、請求項１１記載のコンデンサ。
13. 前記支持体は、コンデンサのほうに向いた自身の表面に絶縁層（２，２ａ）を有しており、該絶縁層内にはコンタクト（３）が配置されており、
    該コンタクト（３）は拡散バリア（４）を有しており、第１電極（９_Ｓ，９_Ｌ）と接続されている、請求項１１又は１２記載のコンデンサ。
14. 前記支持体はＭＯＳトランジスタを有しており、
    前記コンタクト（３）は、トランジスタのＳ／Ｄ領域（１２）を前記第１電極（９_Ｓ，９_Ｌ）と接続するように構成されている、請求項１３記載のコンデンサ。

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