KR100356826B1 - 반도체장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서 제 1 도전형의 반도체 기판과, 상기 반도체기판 상에 소자의 활성영역을 한정하는 필드산화막과, 상기 반도체기판의 활성영역에 절연층이 에워싸인 게이트와 제 2 도전형의 소오스 및 드레인영역으로 이루어진 트랜지스터와, 상기 절연층 상에 형성되며 상기 소오스 및 드레인영역을 노출시키는 제 1 및 제 2 접촉구를 갖는 층간절연층과, 상기 제 1 접촉구에 상기 소오스영역과 접촉되어 전기적으로 연결되도록 형성된 하부전극과, 상기 제 2 접촉구에 상기 드레인영역과 접촉되어 전기적으로 연결되도록 형성된 비트라인패드와, 상기 하부전극 상에 형성된 유전막과, 상기 유전막 상에 형성된 상부전극과, 상기 상부전극 상에 상기 비트라인패드를 노출시키는 제 3 접촉구를 갖도록 형성된 층간절연층과, 상기 층간절연층 상에 상기 제 3 접촉구를 통해 상기 비트라인패드와 접촉되게 형성된 비트라인을 포함한다. 따라서, 디램 소자 영역과 로직 소자영역 사이의 단차를 감소시킬 수 있으며, 또한, 사선 구조의 디램을 형성하는 동안 로직 소자를 형성하므로 공정 수를 감소시킬 수 있다.

Description

반도체장치 및 그의 제조방법
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서, 특히, 디램 셀소자 영역과 로직 소자 영역의 단차가 작은 반도체장치 및 그의 제조방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 용량을 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하여 유전체의 표면적을 증가시켰다.
한편, 다중정보매체(multimedia)의 발달로 관련 시스템은 더 복잡하고 많은 기능이 필요한 반면에 소형화, 경량화 및 포터블(portable)화를 요구하고 있다. 따라서, 이러한 상반된 조건을 만족시키기 위하여 최근에 관련 반도체소자의 1칩(one chip)가 관심사로 부각되었다. 대표적인 추세로 디램(DRAM)과 로직(logic)소자를 집적하여 1칩화 하는 것인 데, 이를 가능하게 하기 위해서는 새로운 반도체 단위 공정의 개발 보다는 기존의 디램 공정과 로직소자의 공정을 통합하는 기술이 필요하다.
도 1은 종래 기술에 따른 반도체장치의 단면도이다.
종래 기술에 따른 반도체장치는 P형의 반도체기판(11) 상에 소자의 활성영역을 한정하는 필드산화막(13)이 형성된다. 그리고, 반도체기판(11)의 활성영역 상에 게이트(19)와 N형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(15)(17)을 포함하는 트랜지스터가 형성된다. 상기에서 게이트(19)는 절연층(21)에 에워싸여 반도체기판(11)과 절연된다.
드레인영역(15)과 접촉되는 비트라인(23)이 형성된다. 그리고, 절연층(21) 및 비트라인(23) 상에 층간절연층(24), 평탄화층(25) 및 식각정지층(27)이 순차적으로 증착되어 형성되며, 식각정지층(27), 평탄화층(25) 및 층간절연층(24)을 식각하여 소오스영역(17)을 노출시키는 접촉구(29)이 형성된다. 그리고, 식각정지층(27) 상에 불순물이 도핑된 다결정실리콘으로 이루어지며 상부는 크라운(crown) 형상을 가지며 하부는 접촉구(29)을 채워 소오스영역(15)과 접촉되는 커패시터의 하부전극(31)이 형성된다.
하부전극(31)의 표면에 산화실리콘 또는 질화실리콘/산화실리콘으로 이루어진 유전막(33)이 형성되며, 유전막(33) 상에 커패시터의 상부전극(35)이 형성된다.
도 2(A) 내지 (D)는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 2(A)를 참조하면, P형의 반도체기판(11) 상에 필드산화막(13)에 의해 한정된 활성영역 내에 트랜지스터가 형성된다. 상기 트랜지스터는 절연층(21)으로 에워싸여 반도체기판(11)과 전기적으로 분리되는 게이트전극(19)과 소오스 및 드레인영역(15)(17)을 포함한다. 그리고, 드레인영역(17)과 접촉되는 비트라인(23)이 형성된다. 상술한 구조의 전 표면에 산화실리콘으로 이루어진 층간절연층(24)이 형성되고, 이 층간절연층(24) 상에 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boro Phospho Silicate Glass) 등의 흐름성이 좋은 물질을 증착하여 평탄화층(25)을 형성한다.
상기 평탄화층(25) 상에 질화실리콘 등의 식각율이 다른 물질을 증착하여 식각 정지층(27)을 형성한다. 그리고, 식각정지층(27), 평탄화층(25) 및 층간절연층(24)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 제거하여 소오스영역(15)을 노출시키는 접촉구(29)를 형성한다.
도 2(B)를 참조하면, 식각정지층(27) 상에 접촉구(29)를 채워 소오스영역(15)과 접촉되도록 불순물이 도핑된 제 1 다결정실리콘층(31)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 두껍게 증착한다. 그리고, 제 1 다결정실리콘층(31) 상에 산화실리콘을 증착한 후 접촉구(29)와 대응하는 부분에만 남도록 패터닝하여 마스크패턴(33)을 형성한다. 그 다음, 마스크패턴(33)을 포함하는 제 1 다결정실리콘층(31) 상에 질화실리콘을 CVD 방법으로 증착한 후 에치 백하여 마스크패턴(33)의 측면에 측벽(35)을 형성한다.
도 2(C)를 참조하면, 마스크패턴(33)과 측벽(35)을 마스크로 사용하여 식각정지층(27)이 노출되도록 제 1 다결정실리콘층(31)을 필라 형상으로 패터닝한다. 그리고, 마스크패턴(33)을 제거하여 잔류하는 제 1 다결정실리콘층(31)의 표면의 일부를 노출시킨 후 측벽(35)을 마스크로 사용하여 필라 형상의 제 1 다결정실리콘층(31)의 노출된 부분을 소정 두께가 남도록 식각하여 원통 형상, 또는, 크라운 형상을 이루도록 한다. 상기에서 식각정지층(27)은 마스크패턴(33)을 제거할 때 평탄화층(25)이 제거되는 것을 방지한다. 그리고, 제 1 다결정실리콘층(31) 상에 잔류하는 측벽(35)을 제거한다. 이 때, 식각정지층(27)의 노출된 부분도 제거된다. 상기에서 잔류하는 제 1 다결정실리콘층(31)은 스토리지전극이 된다.
도 2(D)를 참조하면, 스토리지전극을 이루는 제 1 다결정실리콘층(31) 상에 산화실리콘, 산화실리콘/질화실리콘, 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3), 또는, BST((Ba Sr)TiO3) 등을 증착하여 유전막(37)을 형성한다. 그리고, 유전막(37) 상에 플레이트전극으로 이용되는 불순물이 도핑된 제 2 다결정실리콘층(39)을 형성한다.
상술한 종래의 반도체장치 및 그의 제조방법은 사선 COB(Diagonal Capacitor On Bitline) 구조를 갖는 것으로 커패시터 형성 전에 비트 라인을 형성하므로 커패시터의 면적을 증가시킬 수 있으므로 커패시턴스를 증가시킬 뿐만 아니라 비트 라인 접촉을 어렵게 하는 접촉구의 종횡비(aspect ratio)를 감소시켜 공정을 용이하게 한다.
그러나, 종래의 반도체장치를 로직 소자와 집적하여 1칩화할 경우에 사선 COB구조의 디램과 로직 소자를 각각의 공정으로 형성하여야 하므로 공정이 증가될 뿐만 아니라, 또한, 디램 영역과 로직 소자영역의 높은 단차에 의해 이후에 배선을 형성하는 공정에서 분해능이 저하되어 정확한 포토레지스트 패턴을 형성하기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 사선 구조의 디램 영역과 로직 소자영역 사이의 단차를 감소시킬 수 있는 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 사선 구조의 디램을 형성하는 동안 로직 소자를 형성하므로 공정 수를 감소시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.
도 1는 종래 기술에 따른 반도체장치의 단면도
도 2(A) 내지 (D)는 종래 기술에 따른 반도체장치의 제조공정도
도 3은 본 발명에 따른 반도체장치의 평면도
도 4는 본 발명에 따른 반도체장치의 단면도
도 5(A) 내지 (D)는 본 발명에 따른 반도체장치의 제조 공정도
*도면의 주요 부분에 대한 부호의 설명*
41 : 반도체기판43 : 필드산화막
45, 47 : 소오스 및 드레인영역49 : 게이트
51 : 절연층53 : 층간절연층
55, 57, 69 : 제 1, 제 2 및 제 3 접촉구
59 : 하부전극61 : 비트라인패드
63 : 유전막65 : 상부전극
67 : 층간절연막71 : 측벽
73 : 비트라인
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는 제 1 도전형의 반도체 기판과, 상기 반도체기판 상에 소자의 활성영역을 한정하는 필드산화막과, 상기 반도체기판의 활성영역에 절연층이 에워싸인 게이트와 제 2 도전형의 소오스 및 드레인영역으로 이루어진 트랜지스터와, 상기 절연층 상에 형성되며 상기 소오스 및 드레인영역을 노출시키는 제 1 및 제 2 접촉구를 갖는 층간절연층과, 상기 제 1 접촉구에 상기 소오스영역과 접촉되어 전기적으로 연결되도록 형성된 하부전극과, 상기 제 2 접촉구에 상기 드레인영역과 접촉되어 전기적으로 연결되도록 형성된 비트라인패드와, 상기 하부전극 상에 형성된 유전막과, 상기 유전막 상에 형성된 상부전극과, 상기 상부전극 상에 상기 비트라인패드를 노출시키는 제 3 접촉구를 갖도록 형성된 층간절연층과, 상기 층간절연층 상에 상기 제 3 접촉구를 통해 상기 비트라인패드와 접촉되게 형성된 비트라인을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 소자영역을 한정하는 필드산화막을 형성하는 공정과, 상기 반도체기판의 활성영역에 절연층이 에워싸인 게이트와 제 2 도전형의 소오스 및 드레인영역으로 이루어진 트랜지스터를 형성하는 공정과, 상기 절연층 상에 층간절연층을 형성하고 소오스 및 드레인영역이 노출되도록 패터닝하여 제 1 및 제 2 접촉구를 형성하는 공정과, 상기 제 1 및 제 2 접촉구에 상기 소오스 및 드레인영역과 각각 접촉되는 하부전극과 비트라인패드를 동시에 형성하는 공정과, 상기 하부전극 상에 유전막을 형성하는 공정과, 상기 유전막 상에 상부전극을 형성하는 공정과, 상기 상부전극 및 상기 유전막 상에 층간절연막을 형성하고 상기 비트라인패드가 노출되도록 패터닝하여 제 3 접촉구를 형성하는 공정과, 상기 층간절연층 상에 상기 제 3 접촉구를 통해 상기 비트라인패드와 접촉되는 비트라인을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3도는 본 발명에 따른 반도체장치의 평면도이고, 도 4는 도 3을 X-X선으로 자른 단면도이다.
본 발명에 따른 반도체장치는 P형의 반도체기판(41) 상에 소자의 활성영역을 사선 형상(diagonal type)으로 한정하는 필드산화막(43)이 형성된다. 그리고, 반도체기판(41)의 활성영역 상에 게이트(49)와 N형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(45)(47)을 포함하는 트랜지스터가 형성된다. 상기에서 게이트(49)는 절연층(51)에 에워싸여 반도체기판(41)과 절연된다. 그리고, 절연층(51) 상에 소오스영역(45)과 드레인영역(47)을 노출시키는 제 1 및 제 2 접촉구(55)(57)을 갖는 층간절연층(53)이 형성된다.
제 1 및 제 2 접촉구(55)(57) 내에 불순물이 도핑된 다결정실리콘 또는 비정질 실리콘 등의 전도성 물질로 이루어져 소오스 및 드레인영역(45)(47)과 각각 접촉되는 커패시터의 스토리지 전극으로 이용되는 하부전극(59)과 비트라인패드(61)가 형성된다. 커패시터의 하부전극(59)과 비트라인패드(61)는 서로 이격되게 패터닝되어 전기적으로 이격된다. 상기에서, 하부전극(59)을 6각형으로 형성하여 표면적을 증가시킨다. 그리고, 하부전극(59) 상에 산화실리콘, 산화실리콘/질화실리콘, 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3), 또는, BST((Ba Sr)TiO3) 등의 물질이 증착되어 유전막(63)이 형성되고, 이 유전막(63) 상에 불순물이 도핑된 다결정실리콘층, 또는, 비정질실리콘 등의 전도성 물질로 이루어져 커패시터의 플레이트전극으로 이용되는 상부전극(65)이 형성된다. 상기에서 비트라인패드(61)와 상부전극(65)은 사이에 유전막(65)이 잔류하여 전기적으로 절연시킨다.
상부전극(65) 상에 TEOS(Tetraethyl Orthosilicate), PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass) 또는 BPSG(Boro Phospho Silicate Glass)와 같은 평탄화가 용이한 물질로 층간절연층(67)이 형성되고, 이 층간절연층(67)에 비트라인패드(61)를 노출시키는 제 3 접촉구(69)가 형성된다. 그리고, 층간절연층(67)상에 제 3 접촉구(69)를 통해 비트라인패드(61)과 접촉되는 비트라인(73)이 형성된다. 상기에서, 상부전극(65)과 비트라인(73)이 접촉되어 전기적으로 연결되는 것을 방지하기 위해 제 3 접촉구(69)의 측면에 측벽(71)이 형성된다.
상술한 바와 같이 본 발명에 따른 반도체장치는 소자의 활성영역이 사선 형태로 형성되므로 커패시터의 하부전극(59)을 비트라인패드(61)와 중첩되지 않고 6각형으로 형성할 수 있어 표면적을 증가시킬 수 있으므로 커패시턴스를 향상시킬 수 있다. 또한, 본 발명에 따른 반도체장치는 비트라인(73)이 커패시터의 상부에 형성된 CUB(Capacitor Under Bitline) 구조를 가지므로 디램 소자 영역과 로직 소자 영역은 커패시터 만큼 만의 단차를 가지므로 COB 구조에 비해 비트라인(73) 정도의 단차가 감소된다.
도 5(A) 내지 (D)는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 5(A)를 참조하면, 반도체기판(41) 상의 필드산화막(43)에 의해 한정된 활성 영역 내에 트랜지스터가 형성된다. 상기 트랜지스터는 게이트전극(49)과 소오스 및 드레인영역(45)(47)을 포함한다. 상기에서 게이트(49)는 절연층(51)에 에워싸여 반도체기판(41)과 절연된다. 절연층(51) 상에 산화실리콘을 CVD 방법으로 증착하여 층간절연층(53)을 형성한다. 상기에서, 층간절연층(53)을 표면이 평탄하도록 두껍게 형성한다. 그리고, 층간절연층(47)을 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인영역(47)(49)을 노출시키는 제 1 및 제 2 접촉구(55)(57)를 형성한다.
도 5(B)를 참조하면, 상술한 구조의 전 표면에 CVD 방법으로 불순물이 도핑된 다결정실리콘을 1500~3000Å 정도의 두께로 증착한다. 그리고, 불순물이 도핑된 다결정실리콘을 포토리쏘그래피 방법으로 층간절연층(47)이 노출되도록 패터닝하여 제 1 및 제 2 접촉구(55)(57)을 통해 소오스 및 드레인영역(45)(47)과 각각 접촉되어 커패시터의 스토리지 전극으로 이용되는 하부전극(59)과 비트라인패드(61)를 형성한다. 이 때, 커패시터의 하부전극(59)을 6각형으로 형성하여 표면적을 증가시킨다. 상기에서 하부전극(59)과 비트라인패드(61)를 불순물이 도핑된 다결정실리콘으로 형성하였으나 불순물이 도핑된 비정질실리콘 등의 전도성 물질로 형성할 수도 있다. 그리고, 하부전극(59) 상에 산화실리콘, 산화실리콘/질화실리콘, 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3), 또는, BST((Ba Sr)TiO3) 등을 증착하여 유전막(63)을 형성한다. 이 때, 비트라인패드(61) 상에도 이 유전막(63)이 형성되어 절연막으로 사용된다.
도 5(C)를 참조하면, 유전막(63) 상에 불순물이 도핑된 다결정실리콘을 증착하고 포토리쏘그래피 방법으로 패터닝하여 커패시터의 플레이트전극으로 이용되는 상부전극(65)을 형성한다. 이 때, 비트라인패드(61)은 표면에 형성된 유전막(63)에 의해 상부전극(65)과 절연된다. 상기에서 상부전극(65)을 불순물이 도핑된 다결정실리콘으로 형성하였으나 불순물이 도핑된 비정질실리콘 등의 전도성 물질로 형성할 수도 있다. 그리고, 상부전극(65) 상에 층간절연층(67)을 1500~3000Å 정도의 두께로 형성한다. 이 때, 층간절연층(67)을 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boro Phospho Silicate Glass) 또는 TEOS(Tetraethyl Orthosilicate)와 같은 평탄화가 용이한 물질로 형성한다. 그리고, 층간절연층(67)을 비트라인패드(61)가 노출되도록 포토리쏘그래피 방법으로 패터닝하여 제 3 접촉구(69)를 형성한다. 그 다음, 층간절연층(67) 상에 산화실리콘을 증착하고 반응성 이온식각(Reactive Ion Etching) 방법으로 에치 백하여 제 3 접촉구(69)의 측면에 상부전극(65)이 노출되는 것을 방지하는 측벽(71)을 형성한다.
도 5(D)를 참조하면, 층간절연층(67) 상에 제 3 접촉구(69)를 통해 비트라인패드(61)와 접촉되도록 알루미늄 등의 전도성 금속을 증착한다. 그리고, 전도성 금속을 패터닝하여 제 3 접촉구(69)를 통해 비트라인패드(61)와 접촉되는 비트라인(73)을 형성한다. 이 때, 제 3 접촉구(69)의 측면에 형성된 측벽(71)은 비트라인(73)과 상부전극(65)이 접촉되어 전기적으로 연결되는 것을 방지한다. 상기에서, 전도성 금속을 패터닝하여 비트라인(73)을 형성할 때 로직 소자 영역에 제 1 금속배선(first metal line)을 형성할 수 있다.
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 소자의 활성영역을 사선 형태로 형성하므로 커패시터의 하부전극(59)을 비트라인패드(61)와 중첩되지 않고 6각형으로 형성할 수 있어 표면적을 증가시킬 수 있으면서 비트라인(73)이 커패시터의 상부에 형성된 CUB(Capacitor Under Bitline) 구조를 가지므로 COB 구조에 비해 디램 소자 영역과 로직 소자 영역의 단차를 비트라인(73) 정도 만큼의 단차가 감소되도록 한다. 또한, 디램 소자와 로직 소자를 각각의 공정으로 형성하지 않고 디램 소자의 비트라인 형성시 로직 소자의 제 1 금속배선을 동시에 형성할 수 있다.
따라서, 본 발명은 디램 소자 영역과 로직 소자영역 사이의 단차를 감소시킬 수 있는 잇점이 있다. 또한, 사선 구조의 디램을 형성하는 동안 로직 소자를 형성하므로 공정 수를 감소시킬 수 있는 잇점이 있다.

Claims (8)

  1. 제 1 도전형의 반도체 기판과,
    상기 반도체기판 상에 소자의 활성영역을 한정하는 필드산화막과,
    상기 반도체기판의 활성영역에 절연층이 에워싸인 게이트와 제 2 도전형의 소오스 및 드레인영역으로 이루어진 트랜지스터와,
    상기 절연층 상에 형성되며 상기 소오스 및 드레인영역을 노출시키는 제 1 및 제 2 접촉구를 갖는 층간절연층과,
    상기 제 1 접촉구에 상기 소오스영역과 접촉되어 전기적으로 연결되도록 형성된 하부전극과,
    상기 제 2 접촉구에 상기 드레인영역과 접촉되어 전기적으로 연결되도록 형성된 비트라인패드와,
    상기 하부전극 상에 형성된 유전막과,
    상기 유전막 상에 형성된 상부전극과,
    상기 상부전극 상에 상기 비트라인패드를 노출시키는 제 3 접촉구를 갖도록 형성된 층간절연층과,
    상기 층간절연층 상에 상기 제 3 접촉구를 통해 상기 비트라인패드와 접촉되게 형성된 비트라인을 포함하는 반도체장치.
  2. 청구항 1에 있어서,
    상기 소자의 활성영역이 사선 형상(diagonal type)으로 한정하는 반도체장치.
  3. 청구항 1에 있어서,
    상기 하부전극이 육각형상으로 형성된 반도체장치.
  4. 청구항 1에 있어서,
    상기 제 3 접촉구의 측면에 형성된 측벽을 더 포함하는 반도체장치.
  5. 제 1 도전형의 반도체기판 상에 소자영역을 한정하는 필드산화막을 형성하는 공정과,
    상기 반도체기판의 활성영역에 절연층이 에워싸인 게이트와 제 2 도전형의 소오스 및 드레인영역으로 이루어진 트랜지스터를 형성하는 공정과,
    상기 절연층 상에 층간절연층을 형성하고 소오스 및 드레인영역이 노출되도록 패터닝하여 제 1 및 제 2 접촉구를 형성하는 공정과,
    상기 제 1 및 제 2 접촉구에 상기 소오스 및 드레인영역과 각각 접촉되는 하부전극과 비트라인패드를 동시에 형성하는 공정과,
    상기 하부전극 상에 유전막을 형성하는 공정과,
    상기 유전막 상에 상부전극을 형성하는 공정과,
    상기 상부전극 및 상기 유전막 상에 층간절연막을 형성하고 상기 비트라인패드가 노출되도록 패터닝하여 제 3 접촉구를 형성하는 공정과,
    상기 층간절연층 상에 상기 제 3 접촉구를 통해 상기 비트라인패드와 접촉되는 비트라인을 형성하는 공정을 구비하는 반도체장치의 제조방법.
  6. 청구항 5에 있어서,
    상기 소자의 활성영역을 사선 형상(diagonal type)으로 한정하는 반도체장치의 제조방법.
  7. 청구항 5에 있어서,
    상기 하부전극을 육각형상으로 형성되도록 패터닝하는 반도체장치의 제조방법.
  8. 청구항 6에 있어서,
    상기 제 3 접촉구의 측면에 측벽을 형성하는 공정을 더 구비하는 반도체장치의 제조방법.
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