KR19980064364A - 자기-정렬된 다중 크라운 저장 커패시터 및 그 형성 방법 - Google Patents

자기-정렬된 다중 크라운 저장 커패시터 및 그 형성 방법 Download PDF

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KR19980064364A
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윌리엄비.켐플러
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Abstract

반도체 메모리 장치에 사용하기 위한 커패시턴스가 증가된 저장 커패시터를 제공하는 자기 정렬된 다중 크라운 저장 셀 구조(self-aligned multiple crown storage cell structure)(10) 및 그 형성 방법. 더블 크라운 저장 셀 구조 실시예(double crown storage cell structure embodiment)(10)은 절연층(insulating layer)(12), 에치 스톱층(etch stop layer)(14) 및 하드 마스크층(hard mask layer)(16)을 포함할 수 있는 평탄화된 베이스층에 접촉층(contact layer)(18)을 패턴화하는 단계, 제1의 도전층(20)을 증착하는 단계, 제1의 도전층(20)을 에칭하는 단계, 하드 마스크층(16)을 에칭하는 단계, 제2의 도전층(24)를 도전 물질로 코팅되고 패턴화된 비아(18) 및 에치 스톱층(14)상에 증착하는 단계, 희생 (산화물)층(sacrificial (oxide) layer)(26)을 제2의 도전층(24)상에 증착하는 단계, 희생층(26)을 에칭하는 단계, 제3의 도전층(28)을 증착하는 단계 및 도전 물질과 나머지 희생층(26)을 에칭하는 단계에 의해 형성될 수 있다. 3개 이상의 크라운을 갖는 저장 셀 구조(10)을 형성하기 위해 마지막 몇 단계들이 반복될 수 있다.

Description

자기-정렬된 다중 크라운 저장 커패시터 및 그 형성 방법
본 발명은 일반적으로 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 메모리 장치에 사용하기 위한 자기-정렬된 다중 크라운 저장 셀 및 자기-정렬된 다중 크라운 저장 셀을 형성하는 방법에 관한 것이다.
일반적으로 반도체 제조에 있어서 요망되는 목적은 반도체 장치의 사이즈를 감소시키는 것이다. 이것은 동적 랜덤 억세스 메모리(DRAM) 장치 등의 반도체 메모리 장치에 있어서도 마찬가지이다. 반도체 메모리 장치 규모가 계속하여 줄어들고 그에 대응하여 집적도도 4배 룰에 의해 계속 증가함에 따라, 요구되는 저장 전하는 거의 같게 유지하면서 저장 셀은 점차 더 작아지고 있다. 종래의 산질화물(oxynitride)(N/O 또는 O/N/O) 유전체는 단위 면적당 비교적 낮은 커패시턴스(4.5nm의 유효 산화물 두께에 대해 ∼7.7fF/um2)를 가져 고전위 터널링 누설(potential high tunneling leakage)로 인해 저장 용량이 제한받게 된다. 이 문제를 극복하기 위해, 반구면 입자 요철 폴리(hemispherical grain(HSG) rugged poly), 디스크(disks), 핀(fins) 및 원통형 셀(corrugated cylindrical cell, CCC) 등의 여러가지 면적 증가 기술이 제안되어 왔다. 그러나, 이들 면적 증가 기술은 본질적인 한계가 있다.
HSG 기술은 좁은 온도창(temperature window) 내에서 복잡한 증착 공정을 요구한다. 핀, 디스크 및 CCC 형성을 포함한 저장 셀은 주로 다수의 수평 핀으로 이루어져 있다. 저장 셀 사이즈가 더 감소함에 따라, 핀은 수직 측벽보다 더 적은 표면적을 늘인다. 게다가, 일반적인 핀-타입 구조 제조는 견고한 제조 공정이 아니고, 그 결과 저장 셀은 특히 수평 핀들 사이의 산화물 제거와 입자 제거 사이에서 기계적으로 덜 안정되게 된다.
종래의 산질화물 유전체의 한계를 극복하기 위한 다른 시도에서는, Ta2O5, Ba1-xSrxTiO3(BST), SrTiO3, Pb1-xZrxTiO3(PZT)를 포함한 고 유전 상수 물질이 그들의 단위 면적당 높은 커패시턴스로 인해 저장 유전체로서 제안되어 왔다. 단위 면적당 높은 커패시턴스로 이론적으로는 간단한 적층 셀 저장 셀 구조를 사용할 수 있게 된다. 그러나, 고 유전 상수 물질들은 반도체 제조에는 새로운 것들이고 반도체 제조에서 실시하기에는 트랜지스터의 오염(contamination to transistors), 견고한 증착 공정 개발, 새로운 물질의 에칭, 집적 경험(integration experience) 및 신뢰도 등 몇가지 장애가 있다.
본 발명은 종래의 저장 셀 시스템 및 제조 방법과 관련된 단점 및 문제점을 제거 또는 감소시키는 반도체 메모리 장치 저장 셀 시스템 및 그 제조 방법을 제공한다.
보다 상세하게는, 본 발명은 커패시턴스가 증가된 저장 커패시터를 제공하는 반도체 메모리 장치에 사용하기 위한 자기-정렬된 다중 크라운 저장 셀 구조 및 자기-정렬된 다중 크라운 저장 셀을 형성하는 방법을 제공한다. 저장 셀 구조의 일 실시예는 접촉 비아를 평탄화된 절연층/에치 스톱층/하드 마스크층 적층내로 패턴화하고 제1의 도전층을 증착함으로써 형성될 수 있다. 제1의 도전층 및 하드 마스크층은 제1의 크라운 및 관련 제1의 크라운 베이스를 형성하기 위해 에칭된다. 제2의 도전층은 도전성 물질로 코팅되고 패턴화된 비아 및 에치 스톱층 상으로 증착되고, 산화물층은 제2의 도전층 상으로 증착된다. 산화물층은 에칭되고, 제3의 도전층이 증착된다. 도전성 물질은 에치 스톱층을 노출시키기 위해 에칭될 수 있으며, 나머지 산화물층은 저장 셀 구조의 더블 크라운 실시예에서 제2의 크라운을 형성하기 위해 에칭된다.
상기의 제2의 도전층을 도전성 물질로 코팅되고 패턴화된 비아와 에치 스톱층 상으로 증착하는 단계와, 산화물층을 제2의 도전층상으로 증착하는 단계와, 산화물층을 에칭하는 단계와, 제3의 도전층을 증착하는 단계와, 에치 스톱층을 노출시키기 위해 도전성 물질을 에칭하는 단계와, 나머지 산화물 층을 에칭하는 단계를 반복함으로써, 부가적인 크라운이 3개 이상의 크라운을 갖는 저장 셀 구조를 제공하기 위해 형성될 수 있다.
본 발명의 자기-정렬된 반도체 저장 셀은 제조 공정 동안에 다수의 크라운을형성함으로써 표면적이 증가된 기술적 잇점을 제공한다. 표면적이 증가함으로써 비견하는 사이즈를 갖는 종래의 저장 셀에 비해 저장 커패시턴스를 증가시킬 수 있다.
본 발명은 몇가지 제조 잇점을 제공한다. 비아 형성(via formation)을 사용함으로써, 저장 셀의 다수의 크라운 형성이 실제로 자기-정렬됨으로써 저장 셀을 형성함에 있어서 하나의 포토마스크 단계를 없애게 된다. 초기 비아로부터 크라운을 형성하는 단순화된 공정 플로우는 폴리실리콘 비아 형성을 하지 않아도 되게 해준다. 본 발명의 형성 공정은 또한 간단한 크라운 공정 및 요철 폴리 형성 공정들과 양립할 수 있다. 이들 제조 잇점들은 저장 셀 제조의 복잡함 및 비용을 절감시켜 준다.
본 발명의 개시 내용에 따라 형성된 다중 크라운 저장 셀은 비아내에 포함된 각 크라운의 크라운 베이스를 갖는 구조를 포함하고 있다. 이 구조는 제조 동안과 최종 형성시 모두에 향상된 기계적 안정도를 제공한다. 이 구조는 또한 비교적 작은 셀 구조내에서의 크라운의 수를 증가시킬 수 있도록 용이하게 확장될 수 있다.
도 1은 에치 스톱층/하드 마스크층 적층을 절연층상에 평면상 증착하는 것을 나타낸 도면.
도 2는 도 1의 절연층/에치 스톱층/하드 마스크층 적층내에 비아 영역(via area)을 형성하는 것을 나타낸 도면.
도 3은 도 2의 구조에서 저장 노드 비아(storage node via)를 패턴화하기 위해 도전층을 증착하는 것을 나타낸 도면.
도 4는 도전성 물질 에칭 후의 도 3의 구조를 나타낸 도면.
도 5는 본 발명에 따라 다중 크라운 저장 셀의 제1의 크라운을 형성하기 위해 하드 마스크 에칭 후의 도 4의 구조를 나타낸 도면.
도 6은 도 5의 구조상에 제2의 도전층을 성장시킨 것을 나타낸 도면.
도 7은 도 6의 구조상에 산화물층을 증착시킨 것을 나타낸 도면.
도 8은 산화물 에칭 후의 도 7의 구조를 나타낸 도면.
도 9는 도 8의 구조상에 도전층을 증착한 것을 나타낸 도면.
도 10은 도전성 물질 에칭 후의 도 9의 구조를 나타낸 도면.
도 11은 본 발명에 따라 다중 크라운 저장 셀의 일 실시예에서의 산화물의 선택적 에칭을 나타낸 도면.
도 12는 본 발명의 개시 내용에 따라 2개의 더블-크라운 저장 커패시터를 포함하는 DRAM 셀을 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체층
12 : 평탄화층
14 : 에치 스톱층
16 : 하드 마스크층
18 : 저장 노드 비아
26 : 희생층
100 : 반도체 기판
140 : 소오스 영역
160 : 드레인 영역
180 : 게이트 전극
200 : 비트 라인
본 발명 및 그 잇점을 보다 완벽하게 이해하기 위하여, 이제 유사한 참조 번호가 유사한 특징을 가리키고 있는 첨부된 도면들과 관련하여 기술된 이하의 상세한 설명을 참조하기 바란다.
본 발명의 자기-정렬된 다중 크라운 저장 셀은 256Mb 및 1Gb DRAM을 포함한 반도체 장치에 사용하기 위하여 유전체를 사용하여 형성된다. 다중 크라운 저장 셀은 N/O, O/N/O, Ta2O5, BST, 및 PZT 등의 유전 상수 물질 뿐만 아니라 그 밖의 비교적 고 유전 상수 물질을 사용하여 형성될 수 있다. 본 발명의 다중 크라운 저장 셀 구조 형성 방법은 하나의 포토 패턴화(SN 패턴화) 단계를 없애면서도 규정된 사이즈의 자기-정렬된 저장 셀을 형성할 수 있게 해준다. 본 발명은 보다 견고한 저장 셀 형성 공정 및 기계적 안정도가 우수한 저장 셀 구조를 제공한다.
도 1 내지 도 11은 더블 크라운 저장 셀 구조에 대한 자기-정렬된 다중 크라운 저장 셀 형성 공정 흐름을 나타낸 것이다. 그러나, 본 발명의 형성 방법은 3개 이상의 크라운을 갖는 저장 셀을 제공할 수 있다는 것을 알아야 한다. 비아 사이즈, 폴리실리콘 두께, 및 크라운 간격을 축소함으로써, 거의 동일한 메모리 어레이 표면적내에 3개 이상의 크라운 형성을 갖는 다중 크라운 저장 셀을 생성하는 것이 가능하다. 또한, 본 발명의 자기-정렬된 저장 셀 제조 공정은 저장 노드(SN) 패턴화 단계를 없애기 위하여 공정 흐름을 변경함으로써 단일 크라운 셀을 형성하는데 사용할 수 있다는 것도 알아야 한다.
도 1은 테트라에틸옥실란스(tetraethyloxylance)(TEOS 산화물) 또는 붕소 인산 실리케이트 유리(boron phosphate silicate glass)(BPSG) 등의 절연 물질을 포함할 수 있는 메모리 셀 평탄화 층(12)를 도시한 것으로서, 평탄화층(12)상에는 비교적 얇은 에치 스톱층(14)가 증착되어 있고, 에치 스톱층(14)상에는 비교적 두꺼운 하드 마스크층(16)이 증착되어 있다. 하드 마스크층(16)이 제1의 희생층이다. 에치 스톱층 및 하드 마스크층(14, 16)은 스퍼터링 또는 화학적 기상 증착(CVD) 공정을 사용하여 증착될 수도 있다. 에치 스톱층(14)는 하드 마스크층(16)을 에칭할 때 에치 스톱으로서 사용된다. 에치 스톱층(14)는 Si3N4를 포함한 여러가지 절연 물질을 포함할 수 있으며, 하드 마스크층(16)은 산화물(예를 들면, 도핑된 또는 도핑되지 않은 SiO2), TiN, 및 스펀-온-글라스(spun-on-glass)(SOG)를 포함한 여러가지 마스킹 물질을 포함할 수 있다. 도 1 내지 도 6에 도시한 예시적인 다중 크라운 저장 커패시터 및 형성 방법의 경우, 에치 스톱층(14)는 Si3N4를 포함하고 있으며, 하드 마스크층(16)은 TEOS 산화물을 포함하고 있다.
도 2에 도시한 바와 같이, 저장 노드 비아(18)은 반도체층(10)내의 접촉점을 노출시키기 위해 패턴화된다. 단면이 거의 원통형인 비아(18)은 자기-정렬된 셀 형성 이후에 저장 노드(SN) 형상에 맞도록 하기 위해 평탄화층, 에치 스톱층 및 하드 마스크층의 여러가지 높이에 따라 여러가지 높이를 갖는다. 하드 마스크층(16) 및 에치 스톱층(14)의 결합 두께는 소망의 저장 셀 크라운 높이에 따라 결정된다. 한 예시적인 다중 크라운 저장 셀 형성 파라메타의 세트가 표 1에 열거되어 있다.
자기-정렬된 다중 크라운 셀 커패시턴스 계산
256M DRAM 저장 셀 규모(수직 규모) SN 폭 = 0.38μm
SN 길이 = 0.92μm
SN 공간 = 0.24μm(포토패턴화 및 에칭 후)
저장 셀을 만들기 위한 파라메타 설정 (단위 = μm)
SN-SN 수평 거리 = SNH = 0.1
SN-SN 수직 거리 = SNV = 0.1
SN 비아 패턴화 폭 = pw = 0.24
SN 비아 패턴화 길이 = pl = 0.78
SN 폭 = SNW = 0.52
SN 길이 = SNL = 1.06
도전성 물질 두께 = t = 0.05
크라운 간격 = cs = 0.04
SN 높이 = h = (이하)
비아 깊이 = pd = 0.6
비아 폭 = pw = 0.24
비아 길이 = pl = 0.78
유전체 없슴 Teff
4.5nm 3.0nm
SN 높이(μm) 표면적(μm2) Cs(fF)
0.20 2.38 18.25 27.38
0.30 3.16 24.27 36.41
0.40 3.94 30.29 45.44
0.50 4.73 36.31 54.46
0.60 5.51 42.33 63.49
0.70 6.30 48.35 72.52
0.80 7.08 54.37 81.55
0.90 7.86 60.39 90.58
1.00 8.65 66.40 99.61
여기에서, 표면적 = π(pw+2cs+2t)(pw/4+cs/w+t/2+h)+π(pw-2t)(h+pd-t)+2π(h-2t)(pw+cs)+(pl-pw)(pw+2cs+8h+2pd-8t)이다.
정규의 둥근 비아에 비해 본 발명의 비아 폭이 감소하였기 때문에, 양호하게는 자기-정렬된 비아 에칭 단계를 사용하여야만 한다. 이 자기-정렬된 SN 에치는 부가적인 포토 패턴화 단계를 필요로 하지 않는데, 그 이유는 도전층 에칭이 저장 노드를 정의하고 절연시키기 때문이다.
비아(18)이 패턴화되고 비등방적으로 에칭된 후에, 원위치 P-도핑된(in-situ P-doped)(ISD) 폴리실리콘 등의 도전성 물질이 도 3에 도시한 바와 같이 제1의 도전층(20)을 형성하기 위하여 비아(18)의 내부 표면을 따라서 하드 마스크층(16)의 표면상에 증착된다. 제1의 도전층(20)은 도 3에 도시한 바와 같이 비아(18)내에서 아래쪽으로 뻗어 있도록 비아(18)의 측벽을 덮고 있다. 다중 크라운 저장 셀 구조를 형성하기 위해 본 발명의 공정에 의해 기술된 각 연속적인 도전층은 CVD 또는 플라즈마-CVD 증착 공정을 사용하여 증착된 ISD 폴리실리콘을 포함할 수 있다.
제1의 도전층(20)은 도 4에 도시한 바와 같이 적절한 에칭을 사용하여 에치백(etch back)되고 그 결과 도전층(20)이 비아(18)의 수직 측벽상에 남아 있게 된다. 하드 마스크층(16)을 제거하기 위한 에칭은 도 5에 나타낸 바와 같다. 도 3, 4 및 5에 도시한 공정 단계들의 결과 저장 셀의 제1의 크라운(22) 및 제1의 크라운 베이스(23)을 형성하게 된다. 도 5에 도시한 바와 같이, 제1의 크라운 베이스(23)은 비아(18) 영역내에 형성되며, 제1의 크라운(22)는 비아(18) 상부로 뻗어 있다. 제1의 크라운(22)는 비아(18) 상부의 제1의 크라운 베이스(23)으로부터 거의 원통형인 확자아부를 형성하고 있다. 비아(18)내에 제1의 크라운 베이스(23)을 형성함으로써 제1의 크라운(22)에 기계적 안정도를 부가하게 된다.
도 6에 도시한 바와 같이, 제2의 도전층(24)는 비아(18)의 하부, 제1의 크라운(22)와 제2의 크라운(30) 사이에 접촉점을 제공하기 위해 노출된 에치 스톱층(14), 비아(18), 제1의 크라운(22) 벽 표면, 및 제1의 크라운 베이스(23)을 따라 증착된다. 제2의 희생층(26) 또는 스페이서층(26)은 그 다음에 비아(18)을 충전시키고 연속적인 크라운들 사이의 스페이서로서 작용하도록 하기 위해 제2의 도전층(24)상에 성장된다. 스페이서층(26)은 CVD 또는 플라즈마 CVD 증착 공정을 사용하여 증착된 도핑된 또는 도핑되지 않은 SiO2를 포함할 수 있다. 스페이서층(26)은 그 다음에 도 8에 도시한 바와 같이 특정 영역에서 제2의 도전층(24)와 스페이서층(26)을 노출시키기 위해 에치백된다.
제3의 도전층(28)은 그 다음에 도 9에 도시한 바와 같이 제2의 크라운(30)을 형성하기 위해 스페이서층(26)과 제2의 도전층(24)의 노출된 부분들을 따라 증착된다. 그 다음에, 도 10에 도시한 바와 같이 제2의 크라운(30) 및 다중 크라운 저장 셀(10)을 정의하기 위해 저장 셀의 상부의 제3의 도전층(28) 접속부 및 저장 셀들간의 하부 도전층(폴리실리콘) 접속부를 에칭 제거하기 위한 에치-백 공정이 도 9의 구조에 가해진다. 나머지 산화물 스페이서층(26)은 그 다음에 도 11에 도시한 바와 같이 본 발명의 개시 내용에 따라 자기-정렬된 더블 크라운 저장 셀 구조(10)을 제공하기 위해 에치백된다. 다른 실시예에서, 도전층 에치백 공정은 스페이서층(26) 및 제2의 도전층(24)가 노출될 때까지 제3의 도전층(28)에 대해 수행될 수 있다. 산화물 스페이서층(26)은 그 다음에 에치백되고 이어서 제2의 도전층(24)가 에치백되고 나머지 에치 스톱층(14)가 제거되어 더블 크라운 저장 셀 구조(10)을 제공하게 된다. 도 6 내지 도 11에 기술된 공정은 부가적인 크라운을 성장시키기 위해서 여러번 반복될 수 있다.
제1의 크라운(11)와 마찬가지로, 제3의 도전층(28)은 비아(18) 상부에는 제2의 크라운(30)을 형성하고 비아(18)내에는 제2의 크라운 베이스(33)을 형성한다. 제2의 크라운(30)은 제1의 크라운(22) 주변 근방에 형성되어 제1의 크라운(22)로부터 스페이서(26)에 의해 정의된 거리만큼 떨어져 있다. 제2의 크라운 베이스(33)은 비아(18)내에 형성되어 제조 동안 및 제조 후에 제2의 크라운(30)에 증가된 기계적 강도를 부여하는 구조를 제공하게 된다.
도 11 실시예의 제조된 더블 크라운 저장 셀 구조(10)는 이미 개발된 256M 저장 셀보다 더 큰 셀 사이즈를 가지는데 그 이유는 자기-정렬된 더블 크라운 저장 셀(10)은 하나의 비아와 하나의 SN 패턴을 갖는 이미 제안된 저장 셀보다 더 작은 셀 거리(cell separation)를 가질 수 있기 때문이다. 예를 들면, 도 11의 더블 크라운 저장 셀(10)의 총 표면적은 0.5μm의 SN 높이로 된 간단한 적층 셀(simple stacked cell, STC)의 사이즈의 약 3.2배일 수 있다.
한 실시예에서, 각 도전층을 에칭하는데 사용된 도전층 에치백 공정은 폴리실리콘층의 표면을 거칠게 하여 매끄러운 더블 크라운 셀들에 비해 더블 크라운 저장 셀(10) 표면적을 더욱 증가시키기 위하여 AMAT P-5000 에칭액(etcher)을 사용하는 것을 포함할 수 있다. 게다가, 다중 크라운 저장 셀(10)의 총 표면적이 3-크라운 셀을 형성하기 위하여 더 작은 비아 및 더 좁은 스페이서를 사용함으로써 증가되는 경우나 또는 도전층(예를 들면, 폴리실리콘) 에칭 공정의 결과 더블 크라운 셀과 관련하여 요철 폴리실리콘 표면이 얻어지는 경우, 이 자기-정렬된 다중 크라운 저장 셀(10)의 사용을 1Gb DRAM으로 확장할 수 있다. 본 발명의 저장 셀 구조는 적절한 유전체의 증착 및 상부 플레이트의 형성시에 다중 크라운 커패시터를 형성하게 된다.
도 12는 본 발명의 2개의 더블 크라운 저장 셀 구조를 포함하는 DRAM 셀을 도시한 것이다. 도 12에서, 메모리 셀 평탄화층(12)가 반도체 기판(100)상에 형성되어 있고, 이 기판상에는 한쌍의 트랜지스터가 형성되어 있다. 각 트랜지스터는 소오스 영역(140) 및 게이트 전극(180)을 가지고 있으며, 드레인 영역(160)과 접속된 비트 라인(200)을 공유하고 있다. 비트 라인(200) 및 드레인 영역(160)은 전계 산화물(120)에 의해 활성 영역과 절연 영역으로 분할되어 있는 반도체 기판(100)의 활성 영역상에 형성되어 있다. 절연층(190)은 트랜지스터를 절연시키기 위해 결과 구조의 전 표면상에 형성될 수 있다. 평탄화층(12)는 절연층(190)의 기능을 할 수 있다. 다중 크라운 저장 셀 구조(10)은 그 다음에 도 1 내지 도 11 및 관련 설명에 기술되어 있는 공정에 의해 결과 구조상에 형성된다. 트랜지스터는 저장 노드 접촉점을 비트 라인(200)에 결합시킨다. O/N/O 등의 유전체 물질(210)은 그 다음에 다중 크라운 저장 셀 구조(10)의 전 표면상에 증착된다. 불순물-도핑된 폴리실리콘 등의 상부 플레이트 물질은 상부 플레이트(220)을 형성하기 위해 유전체 물질(210)상에 증착된다. 그 결과의 DRAM 셀 구조는 2개의 더블 크라운 저장 커패시터(240, 250)을 포함하고 있다.
요약하면, 본 발명은 커패시턴스가 증가된 저장 커패시터를 제공하기 위해 반도체 메모리 장치에 사용하기 위한 자기-정렬된 다중 크라운 저장 셀 구조 및 그 형성 방법을 제공한다. 일 실시예에서, 더블 크라운 저장 셀 구조는 평탄화된 절연층/에치 스톱층/하드 마스크층 적층내에 접촉 비아를 패턴화하는 단계, 제1의 도전층을 증착하는 단계, 제1의 도전층을 에칭하는 단계, 하드 마스크층을 에칭하는 단계, 제2의 도전층을 도전층 패턴화된 비아 및 에치 스톱층상에 증착하는 단계, 산화물층을 제2의 도전층상에 증착하는 단계, 산화물층을 에칭하는 단계, 제3의 도전층을 증착하는 단계 및 에치 스톱층을 노출시키기 위해 도전층 물질(폴리실리콘 등)을 에칭하는 단계와 나머지 산화물층을 에칭하는 단계에 의해 형성될 수 있다. 3개 이상의 크라운을 갖는 저장 셀 구조를 형성하기 위해 마지막 몇 단계들이 반복될 수 있다. 본 발명의 자기-정렬된 다중 크라운 저장 셀은 주어진 메모리 어레이 표면적내에 증가된 저장 셀 표면적을 제공하며, 따라서 증가된 전하 저장 용량을 제공한다. 본 발명의 형성 방법은 포토 패턴 레벨을 없애고, 보다 견고한 형성 공정 및 기계적 안정도가 향상된 저장 셀을 제공한다.
본 발명을 상세히 기술하였지만, 첨부된 청구항들에 기재되어 있는 바와 같이 본 발명의 정신 및 범위를 벗어나지 않고 여러가지 변경, 대용 및 변형을 행할 수 있다는 것을 알아야 한다.

Claims (25)

  1. a) 베이스층(base layer)과,
    b) 상기 베이스층내에 형성된 비아(via)와,
    c) c-1) 상기 비아내에 형성된 제1의 크라운 베이스(crown base)와,
    c-2) 상기 제1의 크라운 베이스에 인접하여 상기 비아상에 원통형의 확장부(cylindrical extension)를 형성하는 제1의 크라운(crown)을 포함하는
    제1의 도전층(conductive layer)과,
    d) d-1) 상기 비아내에 형성되고 상기 제1의 크라운 베이스를 덮고 있는(overlay) 적어도 하나의 주변 크라운 베이스(periphery crown base)와,
    d-2) 상기 적어도 하나의 주변 크라운 베이스에 접속되어 있는 적어도 하나의 주변 크라운(periphery crown)－상기 주변 크라운은 상기 제1의 크라운으로부터 떨어져서 이 제1의 크라운을 둘러싸고 있는 상기 베이스층의 상부에 원통형의 확장부를 형성함－을 포함하는
    적어도 하나의 주변 도전층(periphery conductive layer)
    을 구비하는 반도체 저장 셀 구조.
  2. 제1항에 있어서,
    상기 적어도 하나의 주변 도전층은,
    상기 비아내에 형성되고 상기 제1의 크라운 베이스를 덮고 있는 제2의 크라운 베이스와,
    상기 제2의 크라운 베이스에 접속된 제2의 크라운－상기 제2의 크라운은 상기 제1의 크라운으로부터 떨어져서 이 제1의 크라운을 둘러싸고 있는 상기 베이스층의 상부에 원통형의 확장부를 형성함－을 구비하는 것을 특징으로 하는 반도체 저장 셀 구조.
  3. 제1항에 있어서,
    상기 적어도 하나의 주변 도전층은 제2의 도전층과 제3의 도전층을 구비하되,
    상기 제2의 도전층은,
    상기 비아내에 형성되고 상기 제1의 크라운 베이스를 덮고 있는 제2의 크라운 베이스와,
    상기 제2의 크라운 베이스에 접속된 제2의 크라운－상기 제2의 크라운은 상기 제1의 크라운으로부터 떨어져서 이 제1의 크라운을 둘러싸고 있는 상기 베이스층의 상부에 원통형의 확장부를 형성함－을 구비하며,
    상기 제3의 도전층은,
    상기 비아내에 형성되고 상기 제2의 크라운 베이스를 덮고 있는 제3의 크라운 베이스와,
    상기 제3의 크라운 베이스에 접속된 제3의 크라운－상기 제3의 크라운은 상기 제2의 크라운으로부터 떨어져서 이 제2의 크라운을 둘러싸고 있는 상기 베이스층의 상부에 원통형의 확장부를 형성함－을 구비하는 것을 특징으로 하는 반도체 저장 셀 구조.
  4. 제1항에 있어서,
    상기 제1의 크라운 및 상기 제1의 크라운 베이스는,
    접촉 비아(contact via)를 평탄화된 절연층/에치 스톱층/하드 마스크층 적층(planarized insulating layer/etch stop layer/hard mask layer stack-up)내로 패턴화하는 단계와,
    제1의 도전층을 상기 패턴화된 비아 및 하드 마스크층상으로 증착하는 단계와,
    상기 하드 마스크층을 노출시키기 위해 상기 제1의 도전층을 에칭하는 단계와,
    상기 에치 스톱층을 노출시키기 위해 상기 하드 마스크층을 에칭하는 단계에 의해 형성되는 것을 특징으로 하는 반도체 저장 셀 구조.
  5. 제1항에 있어서,
    상기 베이스층은 산화물로 형성된 절연층을 포함하는 것을 특징으로 하는 반도체 저장 셀 구조.
  6. 제1항에 있어서,
    상기 각 도전층은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 저장 셀 구조.
  7. 제1항에 있어서,
    상기 각 도전층은 화학적 기상 증착법을 사용하여 증착된 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 저장 셀 구조.
  8. 제1항에 있어서,
    상기 다중 크라운상에 증착된 유전체(dielectric)와,
    다중 크라운 저장 커패시터를 형성하기 위해 상기 유전체와 상기 저장 셀 구조상에 증착된 상부 플레이트층(top plate layer)을 더 구비하는 것을 특징으로 하는 반도체 저장 셀 구조.
  9. 평탄화된 베이스층을 제공하는 단계와,
    상기 베이스층내로 접촉 비아를 패턴화하는 단계와,
    상기 베이스층상에 제1의 희생층을 형성하는 단계와,
    상기 패턴화된 비아와 상기 제1의 희생층상으로 제1의 도전층을 증착하는 단계와,
    상기 제1의 희생층을 노출시키기 위해 상기 제1의 도전층을 에칭하는 단계와,
    상기 제1의 희생층을 제거하는 단계와,
    상기 도전성 물질로 코팅되고 패턴화된 비아상으로 또한 상기 베이스층상에 제2의 도전층을 증착하는 단계와,
    상기 비아를 충전(fill)시키기 위해 상기 제2의 도전층상으로 제2의 희생층을 증착하는 단계와,
    상기 제2의 도전층의 일부를 노출시키기 위해 상기 제2의 희생층을 에칭하는 단계와,
    상기 제2의 도전층의 노출된 부분과 상기 나머지 제2의 희생층상으로 제3의 도전층을 증착하는 단계와,
    상기 베이스층의 일부를 노출시키기 위해 상기 도전층의 에칭을 수행하는 단계와,
    더블 크라운 저장 셀 구조(double crown storage cell structure)를 형성하기 위해 상기 제2의 희생층의 나머지 부분을 제거하는 단계
    를 포함하는 반도체 메모리 장치에 사용하기 위한 자기-정렬된 다중 크라운 저장 셀 형성 방법.
  10. 제9항에 있어서,
    상기 제1의 희생층 및 상기 제2의 희생층 모두가 산화물을 포함하는 것을 특징으로 하는 반도체 메모리 장치에 사용하기 위한 자기-정렬된 다중 크라운 저장 셀 형성 방법.
  11. 제9항에 있어서,
    상기 베이스층은 에치 스톱층을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치에 사용하기 위한 자기-정렬된 다중 크라운 저장 셀 형성 방법.
  12. 제9항에 있어서,
    상기 도전성 물질로 코팅되고 패턴화된 비아와 상기 베이스층상으로 제4의 도전층을 증착하는 단계와,
    상기 제4의 도전층상으로 제3의 희생층을 증착하는 단계와,
    상기 제4의 도전층의 일부를 노출시키기 위해 상기 제3의 희생층을 에칭하는 단계와,
    상기 제4의 도전층의 노출된 부분과 상기 나머지 제3의 희생층상으로 제5의 도전층을 증착하는 단계와,
    상기 베이스층을 노출시키기 위해 에칭을 수행하는 단계와,
    상기 나머지 제3의 희생층을 에칭함으로써 3-크라운 저장 셀 구조(three crown storage cell structure)를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치에 사용하기 위한 자기-정렬된 다중 크라운 저장 셀 형성 방법.
  13. 제9항에 있어서,
    상기 도전성 물질로 코팅되고 패턴화된 비아와 상기 베이스층상으로 제4의 도전층을 증착하는 단계와,
    상기 제4의 도전층상으로 제4의 희생층을 증착하는 단계와,
    상기 제4의 도전층의 일부를 노출시키기 위해 상기 제4의 희생층을 에칭하는 단계와,
    상기 제4의 도전층의 노출된 부분과 상기 나머지 제4의 희생층상으로 제5의 도전층을 증착하는 단계와,
    상기 베이스층을 노출시키기 위해 도전성 물질을 에칭하는 단계와,
    상기 나머지 제4의 희생층을 에칭하는 단계와,
    상기 도전성 물질로 코팅되고 패턴화된 비아와 상기 에치 스톱층상으로 제6의 도전층을 증착하는 단계와,
    상기 제6의 도전층상으로 제5의 희생층을 증착하는 단계와,
    상기 제6의 도전층의 일부를 노출시키기 위해 상기 제5의 희생층을 에칭하는 단계와,
    상기 제6의 도전층의 노출된 부분과 상기 나머지 제5의 희생층상으로 제7의 도전층을 증착하는 단계와,
    상기 베이스층을 노출시키기 위해 도전성 물질을 에칭하는 단계와,
    상기 나머지 제5의 희생층을 에칭함으로써 4-크라운 저장 셀 구조(four crown storage cell structure)를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치에 사용하기 위한 자기-정렬된 다중 크라운 저장 셀 형성 방법.
  14. 제9항에 있어서,
    상기 베이스층을 노출시키기 위해 도전성 물질을 에칭하는 단계는,
    상기 나머지 제2의 희생층과 상기 제2의 도전층의 일부를 노출시키기 위하여 상기 제3의 도전층을 에칭하는 단계와,
    상기 베이스층을 노출시키기 위해 상기 제2의 도전층의 상기 노출된 부분을 에칭하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치에 사용하기 위한 자기-정렬된 다중 크라운 저장 셀 형성 방법.
  15. 제9항에 있어서,
    상기 베이스층은 산화물로 형성된 절연층과 상기 절연층상으로 증착된 Si3N4를 포함하는 에치 스톱층을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치에 사용하기 위한 자기-정렬된 다중 크라운 저장 셀 형성 방법.
  16. 제9항에 있어서,
    상기 각 도전층은 화학적 기상 증착법을 사용하여 증착된 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 메모리 장치에 사용하기 위한 자기-정렬된 다중 크라운 저장 셀 형성 방법.
  17. 제9항에 있어서,
    상기 제2의 희생층은 화학적 기상 증착법을 사용하여 증착된 SiO2를 포함하는 것을 특징으로 하는 반도체 메모리 장치에 사용하기 위한 자기-정렬된 다중 크라운 저장 셀 형성 방법.
  18. 제9항에 있어서,
    다중 크라운 저장 커패시터를 형성하기 위하여 상기 저장 셀 구조상으로 유전체를 증착하는 단계와 상기 유전체상에 상부 플레이트를 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치에 사용하기 위한 자기-정렬된 다중 크라운 저장 셀 형성 방법.
  19. A) 산화물로 형성된 평탄화된 절연층을 포함하는 베이스층과,
    B) 상기 베이스층내에 형성된 비아와,
    C) C-1) 상기 비아내에 형성된 제1의 크라운 베이스와,
    C-2) 상기 제1의 크라운 베이스에 인접하여 상기 비아 상부에 원통형 확장부를 형성하는 제1의 크라운
    을 포함하는 제1의 도핑된 도전층과,
    D) D-1) 상기 비아내에 형성되어 상기 제1의 크라운 베이스를 덮고 있는 제2의 크라운 베이스와,
    D-2) 상기 제2의 크라운 베이스에 접속된 제2의 주변 크라운－상기 주변 크라운은 상기 제1의 크라운으로부터 떨어져서 상기 제1의 크라운을 둘러싸고 있는 상기 베이스층의 상부에 원통형 확장부를 형성함－
    을 포함하는 제2의 도핑된 도전층과,
    E) 상기 크라운 표면과 상기 크라운 베이스 표면상에 배치된 유전체와,
    F) 더블 크라운 저장 커패시터를 형성하기 위해 상기 유전체를 덮고 있는 상부 플레이트 도전층
    을 구비하는 반도체 메모리 장치에 사용하기 위한 다중 크라운 저장 커패시터.
  20. 제19항에 있어서,
    G) G-1) 상기 비아내에 형성되고 상기 제2의 크라운 베이스를 덮고 있는 제3의 크라운 베이스와,
    G-2) 상기 제3의 크라운 베이스에 접속된 제3의 크라운－상기 제3의 크라운은 상기 제2의 크라운으로부터 떨어져서 상기 제2의 크라운을 둘러싸고 있는 상기 베이스층의 상부에 원통형 확장부를 형성함－
    을 포함하는 제3의 P-도핑된 도전층과,
    H) 3 크라운 저장 커패시터를 형성하기 위해 상기 제3의 크라운과 상기 제3의 크라운 베이스상에 배치된 유전체
    를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치에 사용하기 위한 다중 크라운 저장 커패시터.
  21. 메모리 장치에 있어서,
    반도체층과,
    상기 반도체층의 전면(face)에 배치된 트랜지스터－상기 트랜지스터는 제1 및 제2의 소오스/드레인 영역과 게이트를 포함함－와,
    상기 제1의 소오스/드레인 영역에 전기적으로 결합된 비트 라인과,
    상기 메모리 장치 상부에 배치된 절연 영역－상기 절연 영역은 상기 제2의 소오스/드레인 영역 상부에 비아를 포함함－과,
    상기 제2의 소오스/드레인 영역에 접촉하는 저장 노드 구조－상기 저장 노드 구조는 상기 비아의 내부벽을 따라 배치되고 상기 비아로부터 떨어져 있는 절연 영역을 넘어서 뻗어 있는 제1의 크라운을 포함하며, 상기 절연 영역으로부터 떨어져서 뻗어 있고 상기 제1의 크라운으로부터 떨어져 위치한 제2의 크라운을 포함함－와,
    상기 저장 노드 구조 상부에 배치된 유전체층과,
    상기 유전체층 상부에 배치된 상부 플레이트 도전체층을 구비하는 것을 특징으로 하는 메모리 장치.
  22. 제21항에 있어서,
    상기 저장 노드 구조는 상기 절연 영역으로부터 떨어져서 뻗어 있고 상기 제2의 크라운으로부터 떨어져 위치한 제3의 크라운을 구비하는 것을 특징으로 하는 메모리 장치.
  23. 제21항에 있어서,
    상기 저장 노드 구조는 상기 절연 영역으로부터 떨어져 뻗어 있는 복수의 부가적인 크라운을 더 구비하되,
    상기 각 크라운은 모든 다른 크라운으로부터 떨어져 위치하는 것을 특징으로 하는 메모리 장치.
  24. 제21항에 있어서,
    상기 크라운은 도전성 물질을 포함하는 것을 특징으로 하는 메모리 장치.
  25. 제21항에 있어서,
    상기 크라운은 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 장치.
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