JPH10294438A - 自己整合式多クラウン記憶コンデンサ及びその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 機械的安定性に優れ、増大した容量の記憶コ
ンデンサを有する 半導体メモリデバイス用の自己整合
式多クラウン記憶セル及びその製造方法を提供する。 【解決手段】 ダブルクラウン記憶セルは、絶縁層１
２，エッチングストップ層１４及びハードマスク層を含
む平坦化ベース層にビアをパターニングし、第７の導電
層を被着し、第７の導電層をエッチングし、ハードマス
ク層をエッチングすることによって第１のクラウン２２
を形成したのち、導電材料でコートされパターニング形
成されたビア及びエッチングストップ層１４上に第２の
導電層２４を被着し、第２の導電層２４上に酸化物層２
６を被着し 酸化物層２６をエッチングし、第３の導電
層２８を被着し、かつ導電材料及び残存する酸化物層２
６をエッチングして第２のクラウン３０を形成すること
によって形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、半導体デ
バイス及びその製造方法に関し、特に、メモリデバイス
に使用する自己整合式多クラウン記憶セル、及び該自己
整合式多クラウン記憶セルの製造方法に関する。

【０００２】

【従来の技術及びその課題】半導体装置の寸法を低減す
ることは、半導体製造における一般に望ましい目標であ
る。このことは、ダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体メモリデバイス
に対して当てはまる。半導体メモリデバイスの寸法が微
細化し続けると共に、対応する集積密度が４×ルールに
よって増大し続けるにつれて、要求される蓄積電荷は略
同一のままでありながら記憶セルは増々小さくなる。従
来のオキシ窒化物（Ｎ／ＯまたはＯ／Ｎ／Ｏ）誘電体
は、潜在的な高いトンネルリークのために記憶容量を制
限する比較的低い単位面積当りの容量（４．５ｎｍの有
効酸化物厚に対して、約７．７ｆＦ／μｍ^２）を有して
いる。この問題に対処するために、半球粒子状（ＨＳ
Ｇ：ｈｅｍｉｓｐｈｅｒｉｃａｌ ｇｒａｉｎ）のでこ
ぼこしたポリ，ディスク，フィン及び波形円筒状セル
（ＣＣＣ：ｃｏｒｒｕｇａｔｅｄ ｃｙｌｉｎｄｒｉｃ
ａｌ ｃｅｌｌ）を含めて種々の面積増大技術が提案さ
れてきた。しかしながら、これらの面積増大技術は固有
の限界を有している。

【０００３】ＨＳＧ技術は狭い温度ウィンドウ内で複雑
な成膜プロセスを必要とする。フィン，ディスク及びＣ
ＣＣ形成を組み込んだ記憶セルは、主として、多数の水
平方向のフィンから構成される。記憶セルの寸法が一層
減少するにつれて、フィンは垂直方向の側壁に比して付
加する表面積が小さい。更に、代表的なフィン型の構造
物の製造は、ロバストな製造プロセスではなく、このこ
とによって、記憶セルは、特に水平方向のフィン間の酸
化物の除去及び微粒子除去の際に機械的安定性に欠ける
ことになる。

【０００４】従来のオキシ窒化物誘電体の限界を克服し
ようとする別の試みにおいて、Ｔａ_２Ｏ_５，Ｂａ_１−ｘ
Ｓｒ_ｘＴｉＯ_３（ＢＳＴ），ＳｒＴｉＯ_３及びＰｂ
_１−ｘＺｒ_ｘＴｉＯ_３（ＰＺＴ）を含めた高誘電率材料
が、それらの高い単位面積当りの容量のために記憶用誘
電体として提案されてきた。高い単位面積当りの容量
は、単純なスタック型記憶セル構造の使用を理論的に許
容し得るものである。しかしながら、高誘電率材料は半
導体の製造に対して新しいものであり、トランジスタの
汚染，ロバストな成膜プロセスの開発，新材料のエッチ
ング，集積化の経験及び信頼性を含めた幾つかの障害が
半導体製造の実施に対して存在する。

【０００５】

【課題を解決するための手段】本発明は、従来の記憶セ
ルシステム及び製造方法に関連する欠点及び諸問題を実
質的に除去するかまたは低減する、半導体メモリデバイ
ス記憶セルシステム及びその製造方法を提供するもので
ある。

【０００６】詳述すると、本発明は、増大した容量を有
する記憶用コンデンサをもたらす、半導体メモリデバイ
スに使用する自己整合式多クラウン記憶セル構造及び該
自己整合式多クラウン記憶セルを製造する方法を提供す
るものである。記憶セル構造の一実施例は、積層された
平坦化絶縁層／エッチングストップ層／ハードマスク層
にコンタクト・ビアをパターニング形成すると共に、第
１の導電層を被着することによって形成することができ
る。前記第１の導電層及び前記ハードマスク層をエッチ
ングして第１のクラウン及び関連する第１のクラウン・
ベースを形成する。前記導電材料でコートされパターニ
ング形成されたビア及びエッチングストップ層上に第２
の導電層を被着し、該第２の導電層上に酸化物層を被着
する。前記酸化物層をエッチングして、第３の導電層を
被着する。前記導電材料をエッチングして、前記エッチ
ングストップ層を露出させることができると共に、残存
する酸化物層をエッチングして、記憶セル構造のダブル
クラウン実施例における第２のクラウンを形成する。

【０００７】前記導電性材料でコートされパターニング
形成されたビア及び前記エッチングストップ層上に第２
の導電層を被着し、該第２の導電層上に酸化物層を被着
し、該酸化物層をエッチングし、第３の導電層を被着
し、該第３の導電層をエッチングして前記エッチングス
トップ層を露出させ、残存する酸化物層をエッチングす
る前記各段階を繰り返すことによって、付加的なクラウ
ンを形成して、３つ以上のクラウンの形成された記憶セ
ル構造をもたらすことができる。

【０００８】本発明の自己整合式半導体記憶セルは、製
造プロセスの際に多数のクラウンを形成することによっ
て、表面積が増加するという技術的利点をもたらすもの
である。表面積を増大することによって、同等の寸法の
従来の記憶セルと比較して記憶容量を増大させることが
できる。

【０００９】本発明は幾つかの製造上の利点をもたらす
ものである。ビア形成を使用することによって、記憶セ
ルの多クラウン形成が真に自己整合され、これによっ
て、記憶セルの形成において１つのフォトマスク段階が
除去される。最初のビアから各クラウンを形成する簡略
化されたプロセスの流れは、ポリシリコン・ビア形成を
助ける。本発明の製造プロセスはまた、簡易なクラウン
・プロセス及びでこぼこしたポリの形成プロセスと両立
できる。これらの製造上の利点によって、記憶セルを製
造する上での複雑さ及びコストが低減される。

【００１０】本発明の教示によって形成される多クラウ
ン記憶セルは、ビア内に含まれる各クラウンのクラウン
・ベースを有する構造を組み込んでいる。この構造は製
造の際及び最終的形成のとき双方にて改良された機械的
安定性をもたらす。この構造はまた容易に拡張可能であ
って、比較的小さいセル構造内にクラウンの数を増大す
ることができる。

【００１１】

【発明の実施の形態】本発明の自己整合式多クラウン記
憶セルは、２５６Ｍｂ及び１ＧｂのＤＲＡＭを含んだ半
導体装置に使用される誘電体を用いて形成される。多ク
ラウン記憶セルは、他の比較的高い誘電率材料は勿論の
こと、Ｎ／Ｏ，Ｏ／Ｎ／Ｏ，Ｔａ_２Ｏ_５，ＢＳＴ及びＰ
ＺＴ等の誘電率材料を用いて形成することができる。本
発明の多クラウン記憶セル構造形成方法論は、１つのフ
ォトパターニング（ＳＮパターニング）段階を除去しな
がら規定された寸法の自己整合式記憶セルの形成を可能
にする。本発明は一層ロバストな記憶セル形成プロセス
及び優れた機械的安定性を有する記憶セル構造を提供す
る。

【００１２】図１ないし図１１は、ダブルクラウン記憶
セル構造に対する自己整合式多クラウン記憶セル形成プ
ロセスを図示している。しかしながら、本発明の形成方
法論は３つ以上のクラウンを有する記憶セルを提供でき
ることを了知すべきである。ビアの寸法，ポリシリコン
の厚さ及びクラウンの間隔を低減することにより、略同
一のメモリアレイ表面積内に３つ以上のクラウンが形成
された多クラウン記憶セルを構築することができる。本
発明の自己整合式記憶セル製造プロセスは、記憶ノード
（ＳＮ）パターニング段階を除去すべく、プロセスの流
れを変更することによって単一のクラウンセルを形成す
るのに使用することができることを更に了知すべきであ
る。

【００１３】図１は、テトラエチルオキシレンの分解に
よって形成された酸化物（ＴＥＯＳ酸化物）またはＢＰ
ＳＧ（ｂｏｒｏｎ ｐｈｏｓｐｈａｔｅ ｓｉｌｉｃａ
ｔｅｇｌａｓｓ）等の絶縁材料から成り得るメモリセル
平坦化層１２を示しており、この平坦化層１２はこの層
の上に被着された比較的薄いエッチングストップ層１４
及びこのエッチングストップ層１４の上に被着された比
較的厚いハードマスク層１６を有している。ハードマス
ク層１６は第１のサクリファイス層（ｆｉｒｓｔ ｓａ
ｃｒｉｆｉｃｉａｌ ｌａｙｅｒ）である。エッチング
ストップ層１４及びハードマスク層１６は、スパッタリ
ングまたは化学的気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）プロセスを用い
て被着することができる。エッチングストップ層１４
は、ハードマスク層１６をエッチングするときのエッチ
ングストップとして用いられる。エッチングストップ層
１４はＳｉ_３Ｎ_４を含んだ種々の絶縁材料から成り得る
のに対し、ハードマスク層１６は酸化物（例えば、ドー
プトまたはノンドープトＳｉＯ_２），ＴｉＮ及びＳＯＧ
（ｓｐｕｎ−ｏｎ−ｇｌａｓｓ）を含む種々のマスク材
料から成り得る。図１ないし図６に示す典型的多クラウ
ン記憶コンデンサ及び形成方法論に対して、エッチング
ストップ層１４はＳｉ_３Ｎ_４から成り、ハードマスク層
１６はＴＥＯＳ酸化物から成っている。

【００１４】図２に示すように記憶ノードビア１８をパ
ターニング形成して、半導体層１０内にコンタクトを露
出させる。略円筒状断面のビア１８は、自己整合式セル
の形成後に記憶ノード（ＳＮ：ｓｔｏｒａｇｅ ｎｏｄ
ｅ）形状にフィットさせるために、平坦化層，エッチン
グストップ層及びハードマスク層の種々の高さに応じた
変化する高さを有する。ハードマスク層１６及びエッチ
ングストップ層１４の組み合わされた厚さは、所望する
記憶セルのクラウンの高さに応じて決定される。多クラ
ウン記憶セル形成パラメータの１つの典型的なセットを
表１にまとめてある。

【００１５】

【表１】

【表２】

【００１６】普通の丸いビアと比較して本発明の低減さ
れたビアの幅のために、自已整合式ビアエッチング段階
を好ましくは用いるべきである。導電層のエッチングは
記憶ノードを形成しこれを分離するために、この自己整
合式ＳＮエッチングは何らの付加的なフォトパターニン
グ段階を要求するものではない。

【００１７】ビア１８をパターニングして異方性エッチ
ングを行った後、インシトゥーＰドープト（ＩＳＤ：ｉ
ｎ−ｓｉｔｕ Ｐ−ｄｏｐｅｄ）ポリシリコン等の導電
性材料をビア１８の内表面及びハードマスク層１６の表
面上に被着して、図３に示すように第１の導電層２０を
形成する。第１の導電層２０は、図３に示すように、ビ
ア１８の側壁を覆ってビア１８内に延びている。多クラ
ウン記憶セル構造を形成すべく本発明のプロセスによっ
て説明された各連続する導電層は、ＣＶＤまたはプラズ
マＣＶＤ成膜プロセスの何れかを用いて被着されたＩＳ
Ｄポリシリコンから成り得る。

【００１８】図４に示すように適切なエッチングによっ
て第１の導電層２０をエッチバックして、導電層２０を
ビア１８の垂直な側壁上に残すようにする。次に、図５
に示すように、ハードマスク層１６を除去するエッチン
グを行う。図３、図４及び図５に示すプロセス段階によ
って、記憶セルの第１のクラウン２２及び第１のクラウ
ン・ベース２３が形成される。図５に示すように、第１
のクラウン・ベース２３はビア１８領域内に形成され、
一方、第１のクラウン２２はビア１８の上方に伸長す
る。第１のクラウン２２は、第１のクラウン・ベース２
３からビア１８の上方に伸長する略円筒状の伸長部を形
成する。ビア１８内に第１のクラウン・ベース２３を形
成することにより、第１のクラウン２２には機械的安定
性が与えられる。

【００１９】図６に示すように、露出したエッチングス
トップ層１４，ビア１８，第１のクラウン２２の壁面及
び第１のクラウン・ベース２３に沿って第２の導電層２
４を被着して、ビア１８の底部，第１のクラウン２２及
び第２のクラウン３０の間にコンタクトをもたらすよう
にする。第２のサクリファイス層２６即ちスペーサ層２
６を第２の導電層２４上に成長させて、ビア１８を充填
して、連続的なクラウン間のスペーサとして機能するよ
うにする。このスペーサ層２６は、ＣＶＤまたはプラズ
マＣＶＤ成膜プロセスを用いて被着されたドープトまた
はノンドープトＳｉＯ_２から成り得る。次いで、スペー
サ層２６をエッチバックして、図８に示すように特定の
領域の第２の導電層２４及びスペーサ層２６を露出させ
る。

【００２０】次いで、図９に示すように、スペーサ層２
６及び第２の導電層２４の露出部分に沿って第３の導電
層２８を被着して、第２のクラウン３０を形成する。次
いで、エッチバック・プロセスを図９の構造に適用し
て、記憶セルの上面に関連する第３の導電層２８及び記
憶セル間に関連する底部の導電層（ポリシリコン）をエ
ッチング除去して、図１０に示すような第２のクラウン
３０及び多クラウン記憶セル１０を形成する。次に、残
存する酸化物スペーサ層２６をエッチバックして、図１
１に示すように、本発明の教示による自己整合式ダブル
クラウン記憶セル構造１０をもたらす。代替実施例にお
いて、導電層エッチバック・プロセスは、スペーサ層２
６及び第２の導電層２４が露出されるまで第３の導電層
２８について行うことができる。次いで、酸化物スペー
サ層２６をエッチバックすることができ、引き続き、第
２の導電層２４のエッチバック及び残存するエッチング
ストップ層１４の除去を行って、ダブルクラウン記憶セ
ル構造１０をもたらす。図６ないし図１１に説明したプ
ロセスを多数回繰り返して、付加的クラウンを成長させ
ることができる。

【００２１】第１のクラウン２２と同様に、第３の導電
層２８は、ビア１８の上方に第２のクラウン３０を、ま
たビア１８内に第２のクラウン・ベース３３を形成す
る。第２のクラウン３０は第１のクラウン２２の回りを
取り囲んで形成されると共に、スペーサ２６によって規
定される距離だけ第１のクラウン２２から離隔してい
る。第２のクラウン・ベース３３はビア１８内に形成さ
れて、製造の際及び製造の後の双方にて第２のクラウン
３０の機械的安定性を高める構造をもたらす。

【００２２】図１１の実施例の製造されたダブルクラウ
ン記憶セル構造１０は、この自己整合式ダブルクラウン
記憶セル１０が１つのビア及び１つのＳＮパターンを有
するこれまで提案された記憶セルに比して小さいセル分
離を有するので、これまで開発された２５６Ｍ記憶セル
に比して大きなセル寸法を有する。例えば、図１１のダ
ブルクラウン記憶セル１０の全表面積は、０．５μｍの
ＳＮ高さにて簡易なスタック型セル（ＳＴＣ：ｓｔａｃ
ｋｅｄ ｃｅｌｌ）の寸法の略３．２倍であり得る。

【００２３】一実施例において、各導電層をエッチング
するのに使用される導電層エッチバック・プロセスは、
各ポリシリコン層の表面を粗くして、平滑なダブルクラ
ウン・セルと比較してダブルクラウン記憶セル１０の表
面積を増大すべく、ＡＭＡＴＰ−５０００エッチャーを
使用することを含み得る。更に、多クラウン記憶セル１
０の全表面積をより小さなビア及びより幅の狭いスペー
サを使用することによって増大してトリプルクラウンセ
ルを形成するとすれば、または導電層（例えば、ポリシ
リコン）エッチング・プロセスによってダブルクラウン
セルに関連してでこぼこしたポリシリコン表面が得られ
れば、この自己整合式多クラウン記憶セル１０の使用を
１Ｇｂ ＤＲＡＭに拡張することができる。本発明の記
憶セル構造は、適切な誘電体の成膜及び上部プレートの
形成に基づいて多クラウン型コンデンサを形成するもの
である。

【００２４】図１２は、本発明の２つのダブルクラウン
記憶セル構造実施例を組み込れたＤＲＡＭセルを示して
いる。図１２において、メモリセル平坦化層１２は、ト
ランジスタ対が形成された半導体基板１００上に形成さ
れている。各トランジスタは、ドレイン領域１６０及び
接続されたビット線２００を共有しながら、ソース領域
１４０及びゲート電極１８０を有している。ビット線２
００及びドレイン領域１６０は、フィールド酸化物１２
０によってアクティブ領域及び素子分離領域に分割され
た半導体基板１００のアクティブ領域上に形成されてい
る。絶縁層１９０を得られた構造体の全表面に渡って形
成して、トランジスタ同士を絶縁することができる。平
坦化層１２は絶縁層１９０の機能を果たすことができ
る。次いで、図１ないし図１１及び関連する本文で説明
したプロセスによって、得られた構造体上に多クラウン
記憶セル構造１０を形成する。トランジスタは記憶ノー
ド・コンタクトをビット線２００に結合している。Ｏ／
Ｎ／Ｏなどの誘電体材料２１０が、多クラウン記憶セル
構造１０の全表面上に被着される。不純物がドープされ
たポリシリコン等の上部プレート材料が誘電体材料２１
０上に被着されて、上部プレート２２０を形成する。得
られたＤＲＡＭセル構造は２つのダブルクラウン記憶コ
ンデンサ２４０，２５０を組み込んでいる。

【００２５】要約すると、本発明は、半導体メモリデバ
イスに使用される自己整合式多クラウン記憶セル構造及
びその製造方法を提供して、容量が増大した記憶コンデ
ンサをもたらすものである。一実施例において、積層さ
れた平坦化絶縁層／エッチングストップ層／ハードマス
ク層中にコンクタト・ビアをパターニング形成し、第１
の導電層を被着し、該第１の導電層をエッチングし、前
記ハードマスク層をエッチングし、前記導電層がコート
されパターニング形成されたビア及び前記エッチングス
トップ層上に第２の導電層を被着し、該第２の導電層上
に酸化物層を被着し、該酸化物層をエッチングし、第３
の導電層を被着し、（ポリシリコン等の）導電層材料を
エッチンク化て前記エッチングストップ層を露出させ、
かつ残りの酸化物層をエッチングすることによって、ダ
ブルクラウン記憶セル構造を形成することができる。最
後の幾つかの段階を繰り返して、３つ以上のクラウンを
有する記憶セル構造を形成することができる。本発明の
自己整合式多クラウン記憶セルは、所定のメモリアレイ
表面領域内にて、増大した記憶セル表面積及び増大した
電荷蓄積容量をもたらすものである。本発明の製造方法
論は、フォトパターンレベルを除去すると共に、一層ロ
バストな製造プロセス及び機械的安定性が増大した記憶
セルをもたらす。

【００２６】以上、本発明を詳細に説明したが、特許請
求の範囲によって述べられるこの発明の精神及び範囲に
もとること無く、種々の修正、変換及び変更を行い得る
ことを了知すべきである。

【００２７】以上の説明に関して更に以下の項を開示す
る。

【００２８】（１）ベース層と、該ベース層内に形成さ
れたビアと、該ビア内に形成された第１のクラウン・ベ
ース、及び、該第１のクラウン・ベースに隣接すると共
に前記ビアの上方に略円筒状の伸長部を形成する第１の
クラウンを備えた第１の導電層と、前記ビア内に形成さ
れると共に前記第１のクラウン・ベースを覆う少なくと
も１つの周囲クラウン・ベース、及び、前記少なくとも
１つの周囲クラウン・ベースに接続されると共に前記第
１のクラウンから離隔して該第１のクラウンを取り囲む
前記ベース層の上部の略円筒状の伸長部を形成する少な
くとも１つの周囲クラウンを備えた少なくとも１つの周
囲導電層と、を具備した半導体記憶セル構造。

【００２９】（２）前記少なくとも１つの周囲導電層
が、前記ビア内に形成されると共に前記第１のクラウン
・ベースを覆う第２のクラウン・ベース、及び、該第２
のクラウン・ベースに接続されると共に前記第１のクラ
ウンから離隔して該第１のクラウンを取り囲む前記ベー
ス層の上部の略円筒状の伸長部を形成する第２のクラウ
ンを備えた第２の導電層を含む、第１項記載の記憶セル
構造。

【００３０】（３）前記少なくとも１つの周囲導電層が
第２の導電層及び第３の導電層を含み、第２の導電層
が、前記ビア内に形成されると共に、前記第１のクラウ
ン・ベースを覆う第２のクラウン・ベースと、該第２の
クラウン・ベースに接続されると共に、前記第１のクラ
ウンから離隔して該第１のクラウンを取り囲む前記ベー
ス層の上部の略円筒状の伸長部を形成する第２のクラウ
ンと、を備え、前記第３の導電層が、前記ビア内に形成
されると共に、前記第２のクラウン・ベースを覆う第３
のクラウン・ベースと、該第３のクラウン・ベースに接
続されると共に、前記第２のクラウンから離隔して該第
２のクラウンを取り囲む前記ベース層の上部の略円筒状
の伸長部を形成する第３のクラウンと、を備えた、第１
項記載の記憶セル構造。

【００３１】（４）前記第１のクラウン及び前記第１の
クラウン・ベースが、積層された平坦化絶縁層／エッチ
ング・ストップ層／ハードマスク層中にコンタクト・ビ
アをパターニング形成し、前記パターニング形成された
ビア及び前記ハードマスク層上に第１の導電層を被着
し、該第１の導電層をエッチングして前記ハードマスク
層を露出させ、該ハードマスク層をエッチングして前記
エッチングストップ層を露出させる、ことによって形成
される、第１項記載の記憶セル構造。

【００３２】（５）前記ベース層は酸化物で形成された
絶縁層を備えた第１項記載の記憶セル構造。

【００３３】（６）各導電層はポリシリコンを備えた第
１項記載の記憶セル構造。

【００３４】（７）各導電層は化学的気相成長法を用い
て被着されたポリシリコンを備えた第１項記載の記憶セ
ル構造。

【００３５】（８）多数のクラウン上に被着された誘電
体と、該誘電体及び前記記憶セル構造に渡って被着され
て多クラウン記憶コンデンサを形成する上部プレート層
と、を更に具備した第１項記載の記憶セル構造。

【００３６】（９）半導体メモリデバイスに使用する自
己整合式多クラウン記憶セルの形成方法において、平坦
化されたベース層を設ける段階と、該ベース層中にコン
タクト・ビアをパターニング形成する段階と、前記ベー
ス層上に第１のサクリファイス層を形成する段階と、前
記パターニング形成したビア及び前記第１のサクリファ
イス層上に第１の導電層を被着する段階と、該第１の導
電層をエッチングして前記第１のサクリファイス層を露
出させる段階と、該第１のサクリファイス層を除去する
段階と、前記導電性材料でコートされパターニング形成
されたビア上及び前記ベース層上に第２の導電層を被着
する段階と、該第２の導電層上に第２のサクリファイス
層を被着して前記ビアを充填する段階と、前記第２のサ
クリファイス層をエッチングして前記第２の導電層の一
部分を露出させる段階と、該第２の導電層の露出された
部分及び残存する前記第２のサクリファイス層上に第３
の導電層を被着する段階と、前記導電層のエッチングを
行って前記ベース層の一部分を露出させる段階と、前記
第２のサクリファイス層の残存する部分を除去してダブ
ルクラウン記憶セル構造を形成する段階と、を具備する
方法。

【００３７】（１０）前記第１のサクリファイス層及び
前記第２のサクリファイス層の双方は酸化物を備えた第
９項記載の方法。

【００３８】（１１）前記ベース層はエッチングストッ
プ層を更に備えた第９項記載の方法。

【００３９】（１２）前記導電性材料でコートされパタ
ーニング形成されたビア及び前記ベース層上に第４の導
電層を被着する段階と、該第４の導電層上に第３のサク
リファイス層を被着する段階と、該第３のサクリファイ
ス層をエッチングして前記第４の導電層の一部分を露出
させる段階と、該第４の導電層の露出された部分及び残
存する前記第３のサクリファイス層上に第５の導電層を
被着する段階と、エッチングを行って前記ベース層を露
出させる段階と、残存する前記第３のサクリファイス層
をエッチングすることによって、３つのクラウンを有す
る記憶セル構造を形成する段階と、を更に具備した第９
項記載の方法。

【００４０】（１３）前記導電性材料でコートされパタ
ーニング形成されたビア及び前記ベース層上に第４の導
電層を被着する段階と、該第４の導電層上に第４のサク
リファイス層を被着する段階と、該第４のサクリファイ
ス層をエッチンク化て前記第４の導電層の一部分を露出
させる段階と、該第４の導電層の露出部分及び残存する
前記第４のサクリファイス層上に第５の導電層を被着す
る段階と、導電性材料をエッチングして前記ベース層を
露出させる段階と、前記残存する第４のサクリファイス
層をエッチングする段階と、前記導電性材料でコートさ
れパターニング形成されたビア及び前記エッチングスト
ップ層上に第６の導電層を被着する段階と、該第６の導
電層上に第５のサクリファイス層を被着する段階と、該
第５のサクリファイス層をエッチングして前記第６の導
電層の一部分を露出させる段階と、該第６の導電層の露
出部分及び残存する前記第５のサクリファイス層上に第
７の導電層を被着する段階と、導電性材料をエッチング
して前記ベース層を露出させる段階と、前記残存する第
５のサクリファイス層をエッチングすることにより４つ
のクラウンを有する記憶セル構造を形成する段階と、を
更に具備した第９項記載の前記方法。

【００４１】（１４）前記導電性材料をエッチングして
前記ベース層を露出させる段階が、前記第３の導電層を
エッチングして、残存する前記第２のサクリファイス層
及び前記第２の導電層の一部分を露出させる段階と、前
記第２の導電層の露出部分をエッチングして、前記ベー
ス層を露出させる段階と、を更に備えた第９項記載の方
法。

【００４２】（１５）前記ベース層は酸化物から形成さ
れた絶縁層及び該絶縁層上に被着されたＳｉ_３Ｎ_４を含
むエッチングストップ層を更に備えた第９項記載の方
法。

【００４３】（１６）各導電層は化学的気相成長法を用
いて被着されたポリシリコンを含む第９項記載の方法。

【００４４】（１７）前記第２のサクリファイス層は化
学的気相成長法を用いて被着されたＳｉＯ_２を含む第９
項記載の方法。

【００４５】（１８）前記記憶セル構造上に誘電体を被
着する段階と、該誘電体一面に上部プレートを被着して
多クラウン記憶コンデンサを形成する段階と、を更に具
備した第９項記載の方法。

【００４６】（１９）半導体メモリデバイスに使用する
多クラウン記憶コンデンサにおいて、酸化物から形成さ
れた平坦化絶縁層を備えたベース層と、該ベース層内に
形成されたビアと、該ビア内に形成された第１のクラウ
ン・ベース、及び、該第１のクラウン・ベースに隣接す
ると共に前記ビアの上方に略円筒状の伸長部を形成する
第１のクラウンを備えた第１のドープト導電層と、前記
ビア内に形成されると共に前記第１のクラウン・ベース
を覆う第２のクラウン・ベース、及び、該第２のクラウ
ン・ベースに接続されると共に前記第１のクラウンから
離隔して該第１のクラウンを取り囲む前記ベース層の上
部の略円筒状の伸長部を形成する第２の周囲クラウンを
備えた第２のドープト導電層と、前記クラウンの各表面
及び前記クラウン・ベースの各表面上に被着された誘電
体と、該誘電体を覆ってダブルクラウン記憶コンデンサ
を形成する上部プレートと、を具備した多クラウン記憶
コンデンサ。

【００４７】（２０）前記ビア内に形成されると共に前
記第２のクラウン・ベースを覆う第３のクラウン・ベー
ス、及び、該第３のクラウン・ベースに接続されると共
に前記第２のクラウンから離隔して該第２のクラウンを
取り囲む前記ベース層の上部の略円筒形の伸長部を形成
する第３の周囲クラウンを備えた第３のＰドープト導電
層と、前記第３のクラウン及び前記第３のクラウン・ベ
ース上に被着されて、トリプルクラウン記憶コンデンサ
を形成する誘電体と、を更に具備した第１９項記載の多
クラウン記憶コンデンサ。

【００４８】（２１）半導体層と、該半導体層の表面に
設けられると共に、第１及び第２のソース／ドレイン領
域及びゲートを備えたトランジスタと、前記第１のソー
ス／ドレイン領域に電気的に結合されたビット線と、メ
モリデバイス一面に設けられると共に、前記第２のソー
ス／ドレイン領域上にビアを含む絶縁領域と、前記第２
のソース／ドレイン領域と接触する記憶ノード構造体で
あって、前記ビアの内壁に沿って形成されると共に、該
ビアから離隔して前記絶縁領域を超えて伸長する第１の
クラウン、及び、前記絶縁領域から離隔すると共に前記
第１のクラウンから距離を置いて伸長する第２のクラウ
ンを備えた前記記憶ノード構造体と、該記憶ノード構造
体一面に形成された誘電体層と、該誘電体層一面に形成
された上部プレート層と、を具備したメモリデバイス。

【００４９】（２２）前記記憶ノード領域が、前記絶縁
領域から離隔すると共に前記第２のクラウンから距離を
置いて伸長する第３のクラウンを更に備えた第２１項記
載のメモリデバイス。

【００５０】（２３）前記記憶ノード構造体が、前記絶
縁領域から離隔して伸長する複数の付加的なクラウンを
更に備え、各クラウンが他の全てのクラウンから距離を
置いている、第２１項記載のメモリデバイス。

【００５１】（２４）前記各クラウンが導電性材料を含
む第２１項記載のメモリデバイス。

【００５２】（２５）前記各クラウンがポリシリコンを
含む第２１項記載のメモリデバイス。

【００５３】（２６）容量が増大した記憶コンデンサを
もたらす、半導体メモリデバイスに使用する自己整合式
多クラウン記憶セル構造１０及びその製造方法。ダブル
クラウン記憶セル構造実施例１０は、絶縁層１２，エッ
チングストップ層１４及びハードマスク層１６を含み得
る平坦化ベース層にコンタクト・ビア１８をパターニン
グ形成し、第１の導電層２０を被着し、第１の導電層２
０をエッチングし、ハードマスク層１６をエッチング
し、導電性材料でコートされパターニング形成されたビ
ア１８及びエッチングストップ層１４上に第２の導電層
２４を被着し、第２の導電層２４上にサクリファイス
（酸化物）層２６を被着し、サクリファイス層２６をエ
ッチングし、第３の導電層２８を被着し、かつ導電性材
料及び残存するサクリファイス層２６をエッチングする
ことによって形成することができる。最後の幾つかの段
階を繰り返して、３つ以上のクラウンを有する記憶セル
構造１０を形成することができる。

【図面の簡単な説明】

【図１】絶縁層上に積層されたエッチングストップ層／
ハードマスク層の平面的な被着状態を示す断面図であ
る。

【図２】図１の積層された絶縁層／エッチングストップ
層／ハードマスク層内のビア領域の形成を示す断面図で
ある。

【図３】図２のビアを有する構造内に記憶ノードをパタ
ーン形成すべく導電層を被着した状態を示す断面図であ
る。

【図４】導電性材料をエッチングした後の図３の構造を
示す断面図である。

【図５】ハードマスクをエッチングして、本発明による
多クラウン記憶セルの第１のクラウンを形成した後の図
４の構造を示す断面図である。

【図６】図５の構造一面に第２の導電層を成長させた状
態を示す断面図である。

【図７】図６の構造上に酸化物層を被着した状態を示す
断面図である。

【図８】酸化物層をエッチングした後の図７の構造を示
す断面図である。

【図９】図８の構造上に導電層を被着形成した状態を示
す断面図である。

【図１０】導電性材料をエッチングした後の図９の構造
を示す断面図である。

【図１１】酸化物を選択的にエッチングして、本発明に
よる多クラウン記憶セルの一実施例を得た状態を示す断
面図である。

【図１２】本発明の教示によって２つのダブルクラウン
記憶コンデンサを組み込んだＤＲＡＭセルを示す断面図
である。

【符号の説明】

１０ 多クラウン記憶セル １２ 平坦化層 １４ エッチングストップ層 １６ ハードマスク層 １８ ビア ２０ 第１の導電層 ２２ 第１のクラウン ２３ 第１のクラウン・ベース ２４ 第２の導電層 ２６ 第２のサクリファイス層（スペーサ層） ２８ 第３の導電層 ３０ 第２のクラウン ３３ 第２のクラウン・ベース １００ 半導体基板 １２０ フィールド酸化物 １４０ ソース領域 １６０ ドレイン領域 １８０ ゲート電極 ２００ ビット線 ２１０ 誘電体材料 ２２０ 上部プレート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジン シュー アメリカ合衆国テキサス州プラノ，ノルマ ンディ ドライブ 1810 (72)発明者 浅野 勇 埼玉県入間郡下藤沢ダイア パレス 804 (72)発明者 ジェフリー アラン マッキー アメリカ合衆国テキサス州グレイプバイ ン，ラグナ ビスタ ウェイ 1517

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ベース層と、 該ベース層内に形成されたビアと、 該ビア内に形成された第１のクラウン・ベース、及び、
   該第１のクラウン・ベースに隣接すると共に、前記ビア
   の上方に略円筒状の伸長部を形成する第１のクラウンを
   備えた第１の導電層と、 前記ビア内に形成されると共に、前記第１のクラウン・
   ベースを覆う少なくとも１つの周囲クラウン・ベース、
   及び、前記少なくとも１つの周囲クラウン・ベースに接
   続されると共に、前記第１のクラウンから離隔して該第
   １のクラウンを取り囲む前記ベース層の上部の略円筒状
   の伸長部を形成する少なくとも１つの周囲クラウンを備
   えた少なくとも１つの周囲導電層と、を具備した半導体
   記憶セル構造。
2. 【請求項２】 半導体メモリデバイスに使用する自己整
   合式多クラウン記憶セルの形成方法において、 平坦化されたベース層を設ける段階と、 該ベース層中にコンタクト・ビアをパターニング形成す
   る段階と、 前記ベース層上に第１のサクリファイス層を形成する段
   階と、 前記パターニング形成したビア及び前記第１のサクリフ
   ァイス層上に第１の導電層を被着する段階と、 該第１の導電層をエッチングして前記第１のサクリファ
   イス層を露出させる段階と、 該第１のサクリファイス層を除去する段階と、 前記導電性材料でコートされパターニング形成されたビ
   ア上及び前記ベース層上に第２の導電層を被着する段階
   と、 該第２の導電層上に第２のサクリファイス層を被着して
   前記ビアを充填する段階と、 前記第２のサクリファイス層をエッチングして前記第２
   の導電層の一部分を露出させる段階と、 該第２の導電層の露出された部分及び残存する前記第２
   のサクリファイス層上に第３の導電層を被着する段階
   と、 前記導電層のエッチングを行って前記ベース層の一部分
   を露出させる段階と、 前記第２のサクリファイス層の残存する部分を除去して
   ダブルクラウン記憶セル構造を形成する段階と、を具備
   する方法。