JP2637047B2 - ディーラムキャパシター及びその製造方法 - Google Patents
ディーラムキャパシター及びその製造方法Info
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- 239000003990 capacitor Substances 0.000 title claims description 73
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 39
- 125000006850 spacer group Chemical group 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 132
- 239000010410 layer Substances 0.000 description 128
- 230000010354 integration Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description
【０００１】
【産業上の利用分野】本発明はディーラム（ＤＲＡＭ）
キャパシター及びその製造方法に関し、特にフィン状の
導電層パターンを形成した後、下側の導電層パターンと
連結する所定高さのスペーサー状又は上側が開いたドー
ム状の導電層パターンを別途に形成し製造工程が簡単
で、表面積が増加して静電容量を拡大させることがで
き、段差を軽減させることができるディーラムキャパシ
ター及びその製造方法に関するものである。
キャパシター及びその製造方法に関し、特にフィン状の
導電層パターンを形成した後、下側の導電層パターンと
連結する所定高さのスペーサー状又は上側が開いたドー
ム状の導電層パターンを別途に形成し製造工程が簡単
で、表面積が増加して静電容量を拡大させることがで
き、段差を軽減させることができるディーラムキャパシ
ター及びその製造方法に関するものである。
【０００２】
【従来の技術】最近ディーラムの高集積化の傾向によ
り、セルの大きさが縮小しているので、表面積により静
電容量が定められるキャパシターの特性上十分な静電容
量を有するキャパシターを形成することが難しくなって
いる。特に、一つのモス（ＭＯＳ）トランジスタとキャ
パシターとで構成されたディーラム素子の場合、面積を
多く占めるキャパシターの静電容量を大きくしながら、
面積を縮小することがディーラム素子の高集積化に重要
な要因となる。
り、セルの大きさが縮小しているので、表面積により静
電容量が定められるキャパシターの特性上十分な静電容
量を有するキャパシターを形成することが難しくなって
いる。特に、一つのモス（ＭＯＳ）トランジスタとキャ
パシターとで構成されたディーラム素子の場合、面積を
多く占めるキャパシターの静電容量を大きくしながら、
面積を縮小することがディーラム素子の高集積化に重要
な要因となる。
【０００３】小さな面積に形成するキャパシターの静電
容量は次の式で表示され、静電容量を増加させるための
数多い研究が進められている。
容量は次の式で表示され、静電容量を増加させるための
数多い研究が進められている。
【０００４】 静電容量（Ｃ）×誘電常数×表面積＋誘電体厚さ 従って静電容量を増加させる方法としては、誘電常数(d
ielectric constant)の高い物質を誘電体として用いる
とか、誘電体の厚さを薄く形成したり又はキャパシター
の表面積を増加させる等の方法が研究されている。しか
し高い誘電常数を有する誘電物質として数多くの種類の
物質が研究されているが、このような物質の接合破壊電
圧等と同じ信頼度及び薄膜特性が確実には確認されてお
らず、誘電体の厚さの減少は誘電体の破壊等が誘発され
キャパシターの信頼度に深刻な影響を与え、表面積の増
加を図れば工程が複雑になり集積度が落ちる問題点を有
する。
ielectric constant)の高い物質を誘電体として用いる
とか、誘電体の厚さを薄く形成したり又はキャパシター
の表面積を増加させる等の方法が研究されている。しか
し高い誘電常数を有する誘電物質として数多くの種類の
物質が研究されているが、このような物質の接合破壊電
圧等と同じ信頼度及び薄膜特性が確実には確認されてお
らず、誘電体の厚さの減少は誘電体の破壊等が誘発され
キャパシターの信頼度に深刻な影響を与え、表面積の増
加を図れば工程が複雑になり集積度が落ちる問題点を有
する。
【０００５】現在キャパシターは主にポリシリコンを導
電体とし、酸化膜及び窒化膜の積層膜を誘電体に用い、
キャパシターの表面積の増加のためポリシリコンを多層
に形成した後、これらを貫通して互いに連結させるフィ
ン(Fin) 構造や、円筒型又は四角枠状のスペーサーを形
成する場合もある。
電体とし、酸化膜及び窒化膜の積層膜を誘電体に用い、
キャパシターの表面積の増加のためポリシリコンを多層
に形成した後、これらを貫通して互いに連結させるフィ
ン(Fin) 構造や、円筒型又は四角枠状のスペーサーを形
成する場合もある。
【０００６】図示されていないが、従来ディーラム素子
に用いるフィン型キャパシターに対してみると次の通り
である。
に用いるフィン型キャパシターに対してみると次の通り
である。
【０００７】まず、素子分離領域であるフィールド酸化
膜とゲート酸化膜及びゲートからなる複数の素子が活性
領域に形成されている半導体基板上に酸化膜でなる層間
絶縁膜と第１平坦層を順次形成して平坦化する。その
後、前記第１平坦化層上部に第１導電層、第１絶縁膜、
第２導電層、第２絶縁膜を順次形成する。
膜とゲート酸化膜及びゲートからなる複数の素子が活性
領域に形成されている半導体基板上に酸化膜でなる層間
絶縁膜と第１平坦層を順次形成して平坦化する。その
後、前記第１平坦化層上部に第１導電層、第１絶縁膜、
第２導電層、第２絶縁膜を順次形成する。
【０００８】次に前記ゲートの間の半導体基板でキャパ
シターと接触する活性化領域に予定された部分上の第２
絶縁膜から層間の絶縁膜まで順次除去してコンタクトホ
ールを形成した後、前記コンタクトホールを埋めるよう
に第３導電層を形成し、前記第３導電層上部に第３絶縁
膜を形成して多層の導電層が上下に連結される構造のフ
ィン型キャパシターを形成する。
シターと接触する活性化領域に予定された部分上の第２
絶縁膜から層間の絶縁膜まで順次除去してコンタクトホ
ールを形成した後、前記コンタクトホールを埋めるよう
に第３導電層を形成し、前記第３導電層上部に第３絶縁
膜を形成して多層の導電層が上下に連結される構造のフ
ィン型キャパシターを形成する。
【０００９】
【発明が解決しようとする課題】前記従来のフィン型キ
ャパシターは多層構造なので表面積が増加されたが、デ
ィーラムの高集積化により依然充分な静電容量を有する
ことができずディーラム素子の動作の信頼性が落ち、積
層構造なので段差が増加して後続積層膜等の段差被覆性
が落ちる等の問題点がある。
ャパシターは多層構造なので表面積が増加されたが、デ
ィーラムの高集積化により依然充分な静電容量を有する
ことができずディーラム素子の動作の信頼性が落ち、積
層構造なので段差が増加して後続積層膜等の段差被覆性
が落ちる等の問題点がある。
【００１０】さらに従来キャパシターの他の例として、
円筒型キャパシターがある。
円筒型キャパシターがある。
【００１１】半導体基板でキャパシターとの接触が予定
された活性化領域を露出するコンタクトホールを形成し
た後、前記平坦化層上部に導電層を形成して前記コンタ
クトホールを埋めて、前記コンタクトホール上部の導電
層上に円筒柱状の絶縁膜パターンを形成する。その次に
前記の円筒柱の周りに導電物質でスペーサー状の側壁を
形成し、キャパシターを分離して円筒型キャパシターを
形成する。
された活性化領域を露出するコンタクトホールを形成し
た後、前記平坦化層上部に導電層を形成して前記コンタ
クトホールを埋めて、前記コンタクトホール上部の導電
層上に円筒柱状の絶縁膜パターンを形成する。その次に
前記の円筒柱の周りに導電物質でスペーサー状の側壁を
形成し、キャパシターを分離して円筒型キャパシターを
形成する。
【００１２】前記のような円筒型キャパシターはフィン
型に比べ段差が小さい利点を有するが、表面積が小さい
ので十分な静電容量を確保するため大きい面積を占める
ようになるので集積度が落ちる問題点がある。また円筒
型側壁を多数個同心円状に繰り返し形成して静電容量を
増加させることができる。しかし、これは製造工程が複
雑になる問題点がある。
型に比べ段差が小さい利点を有するが、表面積が小さい
ので十分な静電容量を確保するため大きい面積を占める
ようになるので集積度が落ちる問題点がある。また円筒
型側壁を多数個同心円状に繰り返し形成して静電容量を
増加させることができる。しかし、これは製造工程が複
雑になる問題点がある。
【００１３】本発明は前記のような問題点等を解決する
ためのものであり、本発明の目的はフィン型及び円筒型
を組み合わした構造でキャパシターを形成し静電容量を
増加させ、段差を軽減させるディーラムキャパシター及
びその製造方法を提供することにある。
ためのものであり、本発明の目的はフィン型及び円筒型
を組み合わした構造でキャパシターを形成し静電容量を
増加させ、段差を軽減させるディーラムキャパシター及
びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するため
の本発明によるディーラムキャパシターは、フィールド
酸化膜とゲート及びビットラインが形成されている半導
体基板の全表面に形成されている平坦化層と、前記半導
体基板のキャパシターと接触するように予定された活性
化領域上の平坦化層が除去されて半導体基板を露出させ
るコンタクトホールと、前記平坦化層とは所定間隔隔離
されている第１導電層パターンと、前記第１導電層の上
部に所定間隔隔離されており、平面配置に関して前記第
１導電層パターンの内側に収まるように前記第１導電層
より小さく形成されると共に、前記第１導電層を貫通し
てコンタクトホールを埋めている第２導電層パターン
と、前記第１導電層の外周部の上部に前記第２導電層パ
ターンの端部と隔離されている導電スペーサーと、前記
第１及び第２導電層パターンと平坦化層の表面に形成さ
れている絶縁膜とを備えるものである。
の本発明によるディーラムキャパシターは、フィールド
酸化膜とゲート及びビットラインが形成されている半導
体基板の全表面に形成されている平坦化層と、前記半導
体基板のキャパシターと接触するように予定された活性
化領域上の平坦化層が除去されて半導体基板を露出させ
るコンタクトホールと、前記平坦化層とは所定間隔隔離
されている第１導電層パターンと、前記第１導電層の上
部に所定間隔隔離されており、平面配置に関して前記第
１導電層パターンの内側に収まるように前記第１導電層
より小さく形成されると共に、前記第１導電層を貫通し
てコンタクトホールを埋めている第２導電層パターン
と、前記第１導電層の外周部の上部に前記第２導電層パ
ターンの端部と隔離されている導電スペーサーと、前記
第１及び第２導電層パターンと平坦化層の表面に形成さ
れている絶縁膜とを備えるものである。
【００１５】前記目的を達成するための本発明による第
１のディーラムキャパシター製造方法は、フィールド酸
化膜とゲート酸化膜とゲート及びビットラインが形成さ
れている半導体基板上に平坦化層を形成する工程と、前
記平坦化層の上部に第１絶縁膜を形成する工程と、前記
第１絶縁層の上部に第１導電層を形成する工程と、前記
第１導電層の上部に第２絶縁膜を形成する工程と、前記
半導体基板のキャパシターと接触が予定された領域が露
出するよう、前記第２絶縁層から平坦化層まで順次除去
して半導体基板を露出させるコンタクトホールを形成す
る工程と、前記第２絶縁膜表面と前記コンタクトホール
を埋める第２導電層を形成する工程と、前記第２導電層
の上部に第３絶縁膜を形成する工程と、前記構造でキャ
パシターに予定された部分を除いた第３絶縁膜から第２
絶縁膜まで順次除去し、第１導電層を露出させる第３絶
縁膜と第２導電層パターン及び第２絶縁膜パターンを形
成する工程と、前記感光膜パターンを除去した後、前記
第３絶縁膜パターンと第２導電層パターン及び第２絶縁
膜パターンの側壁に絶縁スペーサーを形成する工程と、
前記絶縁スペーサーの外壁に導電スペーサーを形成する
工程と、前記第３絶縁膜パターンをマスクにして露出し
ている第１導電層を除去し、キャパシターを孤立させる
工程を含んでいる。
１のディーラムキャパシター製造方法は、フィールド酸
化膜とゲート酸化膜とゲート及びビットラインが形成さ
れている半導体基板上に平坦化層を形成する工程と、前
記平坦化層の上部に第１絶縁膜を形成する工程と、前記
第１絶縁層の上部に第１導電層を形成する工程と、前記
第１導電層の上部に第２絶縁膜を形成する工程と、前記
半導体基板のキャパシターと接触が予定された領域が露
出するよう、前記第２絶縁層から平坦化層まで順次除去
して半導体基板を露出させるコンタクトホールを形成す
る工程と、前記第２絶縁膜表面と前記コンタクトホール
を埋める第２導電層を形成する工程と、前記第２導電層
の上部に第３絶縁膜を形成する工程と、前記構造でキャ
パシターに予定された部分を除いた第３絶縁膜から第２
絶縁膜まで順次除去し、第１導電層を露出させる第３絶
縁膜と第２導電層パターン及び第２絶縁膜パターンを形
成する工程と、前記感光膜パターンを除去した後、前記
第３絶縁膜パターンと第２導電層パターン及び第２絶縁
膜パターンの側壁に絶縁スペーサーを形成する工程と、
前記絶縁スペーサーの外壁に導電スペーサーを形成する
工程と、前記第３絶縁膜パターンをマスクにして露出し
ている第１導電層を除去し、キャパシターを孤立させる
工程を含んでいる。
【００１６】前記目的を達成するため本発明による第２
のディーラムキャパシター製造方法は、フィールド酸化
膜とゲート酸化膜及びゲートとビットラインが形成され
ている半導体基板上部に平坦化層を形成する工程と、前
記平坦化層上部に第１絶縁層を形成する工程と、前記第
１絶縁層上部に第１導電層を形成する工程と、前記第１
導電層上に第２絶縁膜を形成する工程と、前記半導体基
板のキャパシターとの接触が予定された領域が露出する
よう前記第２絶縁層から平坦化層まで順次除去してコン
タクトホールを形成する工程と、前記第２絶縁膜表面と
前記コンタクトホールを埋める第２導電層を形成する工
程と、前記第２導電層上部に第３絶縁膜を形成する工程
と、前記第３絶縁膜上部に前記絶縁膜と異なる材質の第
４絶縁膜を形成する工程と、前記第４絶縁膜上部に前記
第４絶縁膜と異なる材質の第５絶縁膜をエッチングする
工程と、前記コンタクトホール上部のキャパシターに予
定された部分以外の第５絶縁膜から第２絶縁膜まで順次
除去し、第５絶縁膜パターンと第４絶縁膜パターンと第
３絶縁膜パターン及び第２導電層パターンと第２絶縁膜
パターンを形成する工程と、前記構造の全表面に第５絶
縁膜と異なる材質の第６絶縁膜を形成する工程と、前記
第６絶縁膜を全面エッチングし、前記第２絶縁膜パター
ンと第２導電層パターンさらに第３絶縁膜パターンの側
壁に絶縁スペーサーを形成する工程と、前記露出してい
る第４絶縁膜パターンをコンタクトホール上の一部だけ
残して除去し、第３絶縁膜と第５絶縁膜の間に溝を形成
する工程と、前記構造の全表面に導電物質を形成し、前
記第５絶縁膜と絶縁スペーサー及び露出されている第１
導電層の上部と前記溝の内部を埋めた第３導電層を形成
する工程と、前記第３導電層を全面エッチングして前記
溝の内部と絶縁スペーサーの表面だけに第３導電層が残
るようにする工程と、前記第５絶縁膜パターンをマスク
として前記露出している第１導電層を除去して、キャパ
シターを孤立化させる工程とを含んでいる。
のディーラムキャパシター製造方法は、フィールド酸化
膜とゲート酸化膜及びゲートとビットラインが形成され
ている半導体基板上部に平坦化層を形成する工程と、前
記平坦化層上部に第１絶縁層を形成する工程と、前記第
１絶縁層上部に第１導電層を形成する工程と、前記第１
導電層上に第２絶縁膜を形成する工程と、前記半導体基
板のキャパシターとの接触が予定された領域が露出する
よう前記第２絶縁層から平坦化層まで順次除去してコン
タクトホールを形成する工程と、前記第２絶縁膜表面と
前記コンタクトホールを埋める第２導電層を形成する工
程と、前記第２導電層上部に第３絶縁膜を形成する工程
と、前記第３絶縁膜上部に前記絶縁膜と異なる材質の第
４絶縁膜を形成する工程と、前記第４絶縁膜上部に前記
第４絶縁膜と異なる材質の第５絶縁膜をエッチングする
工程と、前記コンタクトホール上部のキャパシターに予
定された部分以外の第５絶縁膜から第２絶縁膜まで順次
除去し、第５絶縁膜パターンと第４絶縁膜パターンと第
３絶縁膜パターン及び第２導電層パターンと第２絶縁膜
パターンを形成する工程と、前記構造の全表面に第５絶
縁膜と異なる材質の第６絶縁膜を形成する工程と、前記
第６絶縁膜を全面エッチングし、前記第２絶縁膜パター
ンと第２導電層パターンさらに第３絶縁膜パターンの側
壁に絶縁スペーサーを形成する工程と、前記露出してい
る第４絶縁膜パターンをコンタクトホール上の一部だけ
残して除去し、第３絶縁膜と第５絶縁膜の間に溝を形成
する工程と、前記構造の全表面に導電物質を形成し、前
記第５絶縁膜と絶縁スペーサー及び露出されている第１
導電層の上部と前記溝の内部を埋めた第３導電層を形成
する工程と、前記第３導電層を全面エッチングして前記
溝の内部と絶縁スペーサーの表面だけに第３導電層が残
るようにする工程と、前記第５絶縁膜パターンをマスク
として前記露出している第１導電層を除去して、キャパ
シターを孤立化させる工程とを含んでいる。
【００１７】
【作用】前記構成により、本発明は電荷貯蔵用電極とな
る導電層を二階になるフィン状の導電層パターンの外郭
に導電スペーサーを形成したり、中央の導電層パターン
を含む上部が開いているドーム状の導電層パターンを絶
縁膜のエッチング比の差を利用して形成したので、製造
工程が簡単であり、導電層の表面積を増加し静電容量が
大きく増加され、段差を縮小させる効果がある。
る導電層を二階になるフィン状の導電層パターンの外郭
に導電スペーサーを形成したり、中央の導電層パターン
を含む上部が開いているドーム状の導電層パターンを絶
縁膜のエッチング比の差を利用して形成したので、製造
工程が簡単であり、導電層の表面積を増加し静電容量が
大きく増加され、段差を縮小させる効果がある。
【００１８】
【実施例】図１は本発明によるキャパシターが形成され
ているディーラムのレイアウト図である。半導体基板上
に水平方向に多数個のワード線であるゲート（１４）が
形成されており、水平方向には多数個のビット線（１
６）等が配置されている。前記ビット線（１６）の間の
二つのゲート（１４）に亘り矩形状のキャパシター（３
２）が形成されており、前記ゲート（１４）とビット線
（１６）によりマトリックス状で分割されている半導体
基板上にキャパシターコンタクトホール（１８）が形成
されている。
ているディーラムのレイアウト図である。半導体基板上
に水平方向に多数個のワード線であるゲート（１４）が
形成されており、水平方向には多数個のビット線（１
６）等が配置されている。前記ビット線（１６）の間の
二つのゲート（１４）に亘り矩形状のキャパシター（３
２）が形成されており、前記ゲート（１４）とビット線
（１６）によりマトリックス状で分割されている半導体
基板上にキャパシターコンタクトホール（１８）が形成
されている。
【００１９】このようなディーラムの垂直構造を第２図
を参照して考察してみると次の通りである。
を参照して考察してみると次の通りである。
【００２０】半導体基板（１１）上部にフィールド酸化
膜（１２）とゲート酸化膜（１３）及びゲート（１４）
等のようなモスフェット(MOS FET; metal oxide semico
nductor field effect transistor)構造とが形成されて
おり、その上部にビ．ピ．エス．ジ(boro phospho sili
cate glass; 以下BPSGと称する) 、ピ．エス．ジ(phosp
ho silicate glass; 以下PSG と称する) または、ユ
ー．エス．ジ(undoped silicate glass;以下USG と称す
る) 等で平坦化層（１７）が形成されている。また、半
導体基板（１１）のキャパシターと接触が予定された活
性化領域（１５）が露出するよう平坦化層（１７）が所
定部分除去されたコンタクトホール（１８）が形成され
ており、このコンタクトホール（１８）上部の平坦化層
（１７）上部に所定の間隔をおいて遊離している第１導
電層（２０）パターンがポリシリコンで形成されてい
る。
膜（１２）とゲート酸化膜（１３）及びゲート（１４）
等のようなモスフェット(MOS FET; metal oxide semico
nductor field effect transistor)構造とが形成されて
おり、その上部にビ．ピ．エス．ジ(boro phospho sili
cate glass; 以下BPSGと称する) 、ピ．エス．ジ(phosp
ho silicate glass; 以下PSG と称する) または、ユ
ー．エス．ジ(undoped silicate glass;以下USG と称す
る) 等で平坦化層（１７）が形成されている。また、半
導体基板（１１）のキャパシターと接触が予定された活
性化領域（１５）が露出するよう平坦化層（１７）が所
定部分除去されたコンタクトホール（１８）が形成され
ており、このコンタクトホール（１８）上部の平坦化層
（１７）上部に所定の間隔をおいて遊離している第１導
電層（２０）パターンがポリシリコンで形成されてい
る。
【００２１】第１導電層（２０）パターン上には所定間
隔をおいて遊離されている第２導電層（２２）パターン
がポリシリコンで形成されており、第２導電層（２２）
パターン上に第３導電層（２３）パターンが形成されて
いる。第３導電層（２３）は第２及び第１導電層（２
２）、（２０）パターン等を貫通してコンタクトホール
（１８）を埋め活性化領域（１５）と接触している。こ
の時、第２及び第３導電層（２２）、（２３）は第１導
電層（２０）より小さく形成されており、第１導電層
（２０）の枠部分を露出させる。第１、第２及び第３導
電層（２０）、（２２）、（２３）は全体的にフィン状
に構成される。第１導電層（２０）の枠の上部には第４
導電層（図示されず）になった導電スペーサー（２９）
が枠状に形成されており、第１、第２、第３導電層及び
導電スペーサー（２０）、（２２）、（２３）、（２
９）の露出している部分と平坦化層（１７）の表面に第
５絶縁膜（３０）が形成されている。第５絶縁膜（３
０）は酸化膜、窒化膜またはＯ、Ｎ、Ｏ(oxide nitrid
eoxide;ONO) 構造により形成され、この構造の隙間等を
埋めるプレート電極（３１）が導電物質で形成されてい
る。
隔をおいて遊離されている第２導電層（２２）パターン
がポリシリコンで形成されており、第２導電層（２２）
パターン上に第３導電層（２３）パターンが形成されて
いる。第３導電層（２３）は第２及び第１導電層（２
２）、（２０）パターン等を貫通してコンタクトホール
（１８）を埋め活性化領域（１５）と接触している。こ
の時、第２及び第３導電層（２２）、（２３）は第１導
電層（２０）より小さく形成されており、第１導電層
（２０）の枠部分を露出させる。第１、第２及び第３導
電層（２０）、（２２）、（２３）は全体的にフィン状
に構成される。第１導電層（２０）の枠の上部には第４
導電層（図示されず）になった導電スペーサー（２９）
が枠状に形成されており、第１、第２、第３導電層及び
導電スペーサー（２０）、（２２）、（２３）、（２
９）の露出している部分と平坦化層（１７）の表面に第
５絶縁膜（３０）が形成されている。第５絶縁膜（３
０）は酸化膜、窒化膜またはＯ、Ｎ、Ｏ(oxide nitrid
eoxide;ONO) 構造により形成され、この構造の隙間等を
埋めるプレート電極（３１）が導電物質で形成されてい
る。
【００２２】このようなディーラムキャパシター構造は
フィン状の大面積特性と円筒状の低い段差特性を生かし
たもので、その製造方法を図３ないし図８を参照して考
察してみると次の通りである。
フィン状の大面積特性と円筒状の低い段差特性を生かし
たもので、その製造方法を図３ないし図８を参照して考
察してみると次の通りである。
【００２３】図３を参照すると、先ずフィールド酸化膜
（１２）とソース又はドレイン（図示されず）とゲート
酸化膜（１３）及びゲート（１４）等のMOS FET 構造等
が形成されている半導体基板（１１）上部に平坦化層
（１７）を形成した後、平坦化層（１７）上部にキャッ
プ絶縁層である第１絶縁膜（１９）と、第１導電層（２
０）及び、バッファー絶縁層である第２絶縁膜（２１）
さらにエッチングマスクの役割をする第２導電層（２
２）を順次形成する。第１及び第２導電層（２０）、
（２２）は例えばポリシリコンでＣＶＤ方法で形成す
る。
（１２）とソース又はドレイン（図示されず）とゲート
酸化膜（１３）及びゲート（１４）等のMOS FET 構造等
が形成されている半導体基板（１１）上部に平坦化層
（１７）を形成した後、平坦化層（１７）上部にキャッ
プ絶縁層である第１絶縁膜（１９）と、第１導電層（２
０）及び、バッファー絶縁層である第２絶縁膜（２１）
さらにエッチングマスクの役割をする第２導電層（２
２）を順次形成する。第１及び第２導電層（２０）、
（２２）は例えばポリシリコンでＣＶＤ方法で形成す
る。
【００２４】その次にゲート（１４）等の間の半導体基
板（１１）の活性化領域（１５）が露出するよう第２導
電層（２２）から平坦化層（１７）まで順次除去してコ
ンタクトホール（１８）を形成する。
板（１１）の活性化領域（１５）が露出するよう第２導
電層（２２）から平坦化層（１７）まで順次除去してコ
ンタクトホール（１８）を形成する。
【００２５】ここでコンタクトホール（１８）の形成過
程を考察してみる。
程を考察してみる。
【００２６】先ず、半導体装置の高集積化によりコンタ
クトホール（１８）の大きさが小さくなるので、初めに
第２導電層（２２）から第１絶縁層（１９）まで感光膜
パターン（図示されず）をエッチングマスクとして除去
した後、ポリスペーサーを除去した溝の内壁に形成し、
ポリスペーサーをエッチングマスクとして前記平坦化層
（１７）を除去してコンタクトホール（１８）を形成す
る。この際、第２導電層（２２）もエッチングマスクの
役割を行うことになる。このように複雑に形成する理由
は、現在の感光膜パターンのピッチに限界があり高集積
化された６４Ｍデーラム以上の素子では感光膜パターン
だけでは十分な微細ピッチ、例えば０．４μｍ以下を得
られないからである。従って感光膜パターンで望む大き
さの微細ピッチを得ることができれば、本実施例での第
２導電層（２２）は必要のない膜である。
クトホール（１８）の大きさが小さくなるので、初めに
第２導電層（２２）から第１絶縁層（１９）まで感光膜
パターン（図示されず）をエッチングマスクとして除去
した後、ポリスペーサーを除去した溝の内壁に形成し、
ポリスペーサーをエッチングマスクとして前記平坦化層
（１７）を除去してコンタクトホール（１８）を形成す
る。この際、第２導電層（２２）もエッチングマスクの
役割を行うことになる。このように複雑に形成する理由
は、現在の感光膜パターンのピッチに限界があり高集積
化された６４Ｍデーラム以上の素子では感光膜パターン
だけでは十分な微細ピッチ、例えば０．４μｍ以下を得
られないからである。従って感光膜パターンで望む大き
さの微細ピッチを得ることができれば、本実施例での第
２導電層（２２）は必要のない膜である。
【００２７】図４を参照すれば、前記構造の全表面に導
電材質、例えばポリシリコンを堆積して第２導電層（２
２）の上部とコンタクトホール（１８）を埋める第３導
電層（２３）を形成した後、第３導電層（２３）上部に
第３絶縁膜（２４）を形成する。さらに、第３絶縁膜
（２４）上部にキャパシターに予定された部分が保護さ
れるよう感光膜パターン（２５）を形成する。
電材質、例えばポリシリコンを堆積して第２導電層（２
２）の上部とコンタクトホール（１８）を埋める第３導
電層（２３）を形成した後、第３導電層（２３）上部に
第３絶縁膜（２４）を形成する。さらに、第３絶縁膜
（２４）上部にキャパシターに予定された部分が保護さ
れるよう感光膜パターン（２５）を形成する。
【００２８】図５を参照すれば、感光膜パターン（２
５）により露出している第３絶縁膜（２４）から第２絶
縁膜（２１）までを順次除去して第３絶縁膜（２４）パ
ターン、第３導電層（２３）パターン、第２導電層（２
２）パターン及び第２絶縁膜（２１）パターンを形成し
た後、感光膜パターン（２５）を除去する。その後、こ
の構造の全表面に第４絶縁膜（２６）を形成する。
５）により露出している第３絶縁膜（２４）から第２絶
縁膜（２１）までを順次除去して第３絶縁膜（２４）パ
ターン、第３導電層（２３）パターン、第２導電層（２
２）パターン及び第２絶縁膜（２１）パターンを形成し
た後、感光膜パターン（２５）を除去する。その後、こ
の構造の全表面に第４絶縁膜（２６）を形成する。
【００２９】図６を参照すれば、第４絶縁膜（２６）を
全面異方性エッチングし第３絶縁膜（２４）パターンか
ら第２絶縁膜（２１）パターンまでの側壁に絶縁スペー
サー（２７）を形成し、この際第３絶縁膜（２４）パタ
ーンと第１導電層（２０）が露出する。その後、この構
造の全表面に第４導電層（２８）をポリシリコンで形成
する。
全面異方性エッチングし第３絶縁膜（２４）パターンか
ら第２絶縁膜（２１）パターンまでの側壁に絶縁スペー
サー（２７）を形成し、この際第３絶縁膜（２４）パタ
ーンと第１導電層（２０）が露出する。その後、この構
造の全表面に第４導電層（２８）をポリシリコンで形成
する。
【００３０】図７を参照すれば、第４導電層（２８）を
全面異方性エッチングし絶縁スペーサー（２７）の外側
に導電スペーサー（２９）を形成した後、持続的にエッ
チングを実施し前記露出している第１導電層（２０）も
除去してキャパシターを分離させる。その後、第４絶縁
膜（２６）パターンを除去した後、前記第１絶縁膜（１
９）と、絶縁スペーサー（２７）さらに第１及び第２絶
縁層（２０）、（２２）の間に介在している第２絶縁膜
（２１）を全て除去する。
全面異方性エッチングし絶縁スペーサー（２７）の外側
に導電スペーサー（２９）を形成した後、持続的にエッ
チングを実施し前記露出している第１導電層（２０）も
除去してキャパシターを分離させる。その後、第４絶縁
膜（２６）パターンを除去した後、前記第１絶縁膜（１
９）と、絶縁スペーサー（２７）さらに第１及び第２絶
縁層（２０）、（２２）の間に介在している第２絶縁膜
（２１）を全て除去する。
【００３１】この際、平坦化層（１７）は、第１、第
２、第３及び第４絶縁膜（１９）、（２１）、（２
４）、（２６）に対しエッチング比の差が大きい物質、
即ち選択比が良い物質の組み合わせで形成するが、これ
はエッチング工程の便宜性を考慮したものである。例え
ば、化学的気相蒸着（chemical vapor deposition;以下
ＣＶＤという）方法で形成される窒化膜と酸化膜の組み
合わせがあるが、スピン塗布等の方法で形成されるBPS
G,PSG,USG及びテオス（tetraethylorthosilicate;以下
ＴＥＯＳという）等の組み合わせで形成してもよい。本
発明者の実験によれば、ビ．オ．イ（buffer oxide ech
ant;ＢＯＥ）に対するエッチング比の差が大きいＢＰＳ
Ｇに対しＰＳＧ又はＴＥＯＳの組み合わせで前記のよう
な構造を得ることができる。
２、第３及び第４絶縁膜（１９）、（２１）、（２
４）、（２６）に対しエッチング比の差が大きい物質、
即ち選択比が良い物質の組み合わせで形成するが、これ
はエッチング工程の便宜性を考慮したものである。例え
ば、化学的気相蒸着（chemical vapor deposition;以下
ＣＶＤという）方法で形成される窒化膜と酸化膜の組み
合わせがあるが、スピン塗布等の方法で形成されるBPS
G,PSG,USG及びテオス（tetraethylorthosilicate;以下
ＴＥＯＳという）等の組み合わせで形成してもよい。本
発明者の実験によれば、ビ．オ．イ（buffer oxide ech
ant;ＢＯＥ）に対するエッチング比の差が大きいＢＰＳ
Ｇに対しＰＳＧ又はＴＥＯＳの組み合わせで前記のよう
な構造を得ることができる。
【００３２】図８を参照すれば、前記構造の全表面に酸
化膜、窒化膜又はＯＮＯ膜でなる第５絶縁膜（３０）形
成した後、全表面にプレート電極（３１）を形成しキャ
パシター（３２）を構成する。
化膜、窒化膜又はＯＮＯ膜でなる第５絶縁膜（３０）形
成した後、全表面にプレート電極（３１）を形成しキャ
パシター（３２）を構成する。
【００３３】このようにフィン構造及び四角枠状を組み
合わせることにより、製造工程が簡単となり、表面積が
増加するので静電容量が大きくなり、段差は縮小する。
合わせることにより、製造工程が簡単となり、表面積が
増加するので静電容量が大きくなり、段差は縮小する。
【００３４】また、エッチングマスクである第２導電層
（２２）の形成以前に、第２絶縁膜（２１）の上部に再
び導電層と絶縁膜を繰り返し形成し、多層フィン状をな
すようにして静電容量をより大きくすることができる。
（２２）の形成以前に、第２絶縁膜（２１）の上部に再
び導電層と絶縁膜を繰り返し形成し、多層フィン状をな
すようにして静電容量をより大きくすることができる。
【００３５】図２に示されているキャパシターとは結果
的に構造が殆ど似ているが、表面積をさらに向上させる
構造として前記四角枠状の導電スペーサーを拡大させ上
側が開いたドーム状に形成することもでき、このような
構造は製造方法で前述した方法とは大きな差がある。
的に構造が殆ど似ているが、表面積をさらに向上させる
構造として前記四角枠状の導電スペーサーを拡大させ上
側が開いたドーム状に形成することもでき、このような
構造は製造方法で前述した方法とは大きな差がある。
【００３６】図９ないし図１４は、本発明の異なる実施
例によるディーラムキャパシターの製造工程図で、図３
ないし図８と同じ部分は同一の参照番号を与えた。
例によるディーラムキャパシターの製造工程図で、図３
ないし図８と同じ部分は同一の参照番号を与えた。
【００３７】図９を参照すれば、ＭＯＳ ＦＥＴ構造を
有する半導体基板（１１）上に平坦化層（１７）、第１
絶縁膜（１９）、第１導電層（２０）、第２絶縁膜（２
１）及び第２導電層（２２）を順次形成した後、半導体
基板（１１）でキャパシターと接触するよう予定されて
いる部分の活性化領域（１５）が露出するよう第２導電
層（２２）から平坦化層（１７）まで順次除去してコン
タクトホール（１８）を形成する。この際、感光膜パタ
ーンのピッチを十分に微細化できれば、ポリスペーサー
形成後のエッチングマスクの一部となる第２導電層（２
２）は不必要な部分である。
有する半導体基板（１１）上に平坦化層（１７）、第１
絶縁膜（１９）、第１導電層（２０）、第２絶縁膜（２
１）及び第２導電層（２２）を順次形成した後、半導体
基板（１１）でキャパシターと接触するよう予定されて
いる部分の活性化領域（１５）が露出するよう第２導電
層（２２）から平坦化層（１７）まで順次除去してコン
タクトホール（１８）を形成する。この際、感光膜パタ
ーンのピッチを十分に微細化できれば、ポリスペーサー
形成後のエッチングマスクの一部となる第２導電層（２
２）は不必要な部分である。
【００３８】その次に、第２導電層（２２）の上部とコ
ンタクトホール（１８）を埋める第３導電層（２３）を
形成し、この第３導電層（２３）上部に第３、第４及び
第５絶縁膜（４４）、（４６）、（５０）を順次形成す
る。この際、第４絶縁膜（４６）は第２及び第３絶縁膜
（２１）、（４４）に対して湿式及び乾式エッチング選
択比が優れた物質を使用する。例えば、ＰＳＧに対しＴ
ＥＯＳまたは高温酸化膜等を用いる。また第５絶縁膜
（５０）は他の絶縁膜等に比べて湿式エッチング選択比
が優れた物質、例えば窒化膜で形成する。
ンタクトホール（１８）を埋める第３導電層（２３）を
形成し、この第３導電層（２３）上部に第３、第４及び
第５絶縁膜（４４）、（４６）、（５０）を順次形成す
る。この際、第４絶縁膜（４６）は第２及び第３絶縁膜
（２１）、（４４）に対して湿式及び乾式エッチング選
択比が優れた物質を使用する。例えば、ＰＳＧに対しＴ
ＥＯＳまたは高温酸化膜等を用いる。また第５絶縁膜
（５０）は他の絶縁膜等に比べて湿式エッチング選択比
が優れた物質、例えば窒化膜で形成する。
【００３９】その後、コンタクトホール（１８）上部の
キャパシターとして予定された部分が保護されるよう第
５絶縁膜（５０）上部に感光膜パターン（４５）を形成
する。
キャパシターとして予定された部分が保護されるよう第
５絶縁膜（５０）上部に感光膜パターン（４５）を形成
する。
【００４０】図１０を参照すれば、感光膜パターン（４
５）をマスクとして第５絶縁膜（５０）から第２絶縁膜
（２１）まで順次除去し、第５、第４及び第３絶縁膜
（５０）、（４６）、（４４）パターンと、第３及び第
２導電層（２３）、（２２）パターンと、第２絶縁膜パ
ターン（２１）を形成する。その次に感光膜パターン
（４５）を除去してこの構造の全表面に絶縁膜（図示さ
れず）を堆積した後、第４絶縁膜（４６）パターンが露
出するまで全面異方性エッチングして第２絶縁膜（２
１）パターンから第３絶縁膜（４４）パターンまでの側
壁に絶縁スペーサ（２７）を形成する。
５）をマスクとして第５絶縁膜（５０）から第２絶縁膜
（２１）まで順次除去し、第５、第４及び第３絶縁膜
（５０）、（４６）、（４４）パターンと、第３及び第
２導電層（２３）、（２２）パターンと、第２絶縁膜パ
ターン（２１）を形成する。その次に感光膜パターン
（４５）を除去してこの構造の全表面に絶縁膜（図示さ
れず）を堆積した後、第４絶縁膜（４６）パターンが露
出するまで全面異方性エッチングして第２絶縁膜（２
１）パターンから第３絶縁膜（４４）パターンまでの側
壁に絶縁スペーサ（２７）を形成する。
【００４１】図１１を参照すれば、第４絶縁膜（４６）
パターンの第３及び第５絶縁膜（４４）、（５０）パタ
ーンに対する選択比を利用して、湿式又は乾式エッチン
グ、例えば弗酸気相エッンチング（HF vapor etch)を行
ってコンタクトホール（１８）の上部だけに第４絶縁膜
（４６）パターンが残るようにする。この際前記第３及
び第５絶縁膜（４４）、（５０）は殆どエッチングされ
ずその間に溝（５３）が形成される。その次にこの構造
の全面にＣＶＤ方法でポリシリコンを堆積して第１導電
層（２０）と、絶縁スペーサー（２７）及び溝（５３）
の内部と第５絶縁膜（５０）表面に第４導電層（４８）
を形成する。
パターンの第３及び第５絶縁膜（４４）、（５０）パタ
ーンに対する選択比を利用して、湿式又は乾式エッチン
グ、例えば弗酸気相エッンチング（HF vapor etch)を行
ってコンタクトホール（１８）の上部だけに第４絶縁膜
（４６）パターンが残るようにする。この際前記第３及
び第５絶縁膜（４４）、（５０）は殆どエッチングされ
ずその間に溝（５３）が形成される。その次にこの構造
の全面にＣＶＤ方法でポリシリコンを堆積して第１導電
層（２０）と、絶縁スペーサー（２７）及び溝（５３）
の内部と第５絶縁膜（５０）表面に第４導電層（４８）
を形成する。
【００４２】図１２を参照すれば、第４導電層（４８）
を全面エッチングして溝（５３）の内部と絶縁スペーサ
ー（２７）の上部だけに第４導電層（４８）が残るよう
にする。引き続き露出されている第１導電層（２０）ま
で第５絶縁膜（５０）パターンをエッチングマスクで除
去し各々のキャパシター等を分離させる。
を全面エッチングして溝（５３）の内部と絶縁スペーサ
ー（２７）の上部だけに第４導電層（４８）が残るよう
にする。引き続き露出されている第１導電層（２０）ま
で第５絶縁膜（５０）パターンをエッチングマスクで除
去し各々のキャパシター等を分離させる。
【００４３】図１３を参照すれば、第５、第４絶縁膜
（５０）、（４６）パターンと、絶縁スペーサー（２
７）、第２絶縁膜（２１）パターン及び第１絶縁膜（１
９）を除去する。この際、第１絶縁膜（１９）と平坦化
層（１７）のエッチング比の差が大きくなるように両者
の物質を選択し、エッチング工程において平坦化層（１
７）は殆ど除去されないようにする。
（５０）、（４６）パターンと、絶縁スペーサー（２
７）、第２絶縁膜（２１）パターン及び第１絶縁膜（１
９）を除去する。この際、第１絶縁膜（１９）と平坦化
層（１７）のエッチング比の差が大きくなるように両者
の物質を選択し、エッチング工程において平坦化層（１
７）は殆ど除去されないようにする。
【００４４】図１４を参照すれば、前記露出している構
造物の全表面に誘電体になる第６絶縁膜（５４）を形成
した後、その構造の全面にプレート電極（５１）を形成
してキャパシター（５２）を完成する。
造物の全表面に誘電体になる第６絶縁膜（５４）を形成
した後、その構造の全面にプレート電極（５１）を形成
してキャパシター（５２）を完成する。
【００４５】
【発明の効果】以上で説明した通り、本発明によるディ
ーラムキャパシター及びその製造方法は、電荷貯蔵用電
極となる導電層を二階になるフィン状の導電層パターン
の外郭に導電スペーサーを形成したり、中央の導電層パ
ターンを包む上部が開いたドーム状の導電層パターンを
絶縁膜のエッチング比の差を利用して形成したので、製
造工程が簡単であり、導電層の表面積を増加し静電容量
が大きく増加され、段差を縮小させる効果がある。
ーラムキャパシター及びその製造方法は、電荷貯蔵用電
極となる導電層を二階になるフィン状の導電層パターン
の外郭に導電スペーサーを形成したり、中央の導電層パ
ターンを包む上部が開いたドーム状の導電層パターンを
絶縁膜のエッチング比の差を利用して形成したので、製
造工程が簡単であり、導電層の表面積を増加し静電容量
が大きく増加され、段差を縮小させる効果がある。
【図１】本発明によるキャパシターを備えるディーラム
のレーイアウト図である。
のレーイアウト図である。
【図２】図１に示されたディーラムをＩＩ−ＩＩに沿っ
て切断して示す断面図である。
て切断して示す断面図である。
【図３】図２に示されたディーラムキャパシターの製造
方法を段階別に説明する半導体装置の断面図である。
方法を段階別に説明する半導体装置の断面図である。
【図４】図２に示されたディーラムキャパシターの製造
方法を段階別に説明する半導体装置の断面図である。
方法を段階別に説明する半導体装置の断面図である。
【図５】図２に示されたディーラムキャパシターの製造
方法を段階別に説明する半導体装置の断面図である。
方法を段階別に説明する半導体装置の断面図である。
【図６】図２に示されたディーラムキャパシターの製造
方法を段階別に説明する半導体装置の断面図である。
方法を段階別に説明する半導体装置の断面図である。
【図７】図２に示されたディーラムキャパシターの製造
方法を段階別に説明する半導体装置の断面図である。
方法を段階別に説明する半導体装置の断面図である。
【図８】図２に示されたディーラムキャパシターの製造
方法を段階別に説明する半導体装置の断面図である。
方法を段階別に説明する半導体装置の断面図である。
【図９】本発明の他の実施例によるディーラムキャパシ
ターの製造方法を段階別に説明するための半導体装置の
断面図である。
ターの製造方法を段階別に説明するための半導体装置の
断面図である。
【図１０】本発明の他の実施例によるディーラムキャパ
シターの製造方法を段階別に説明するための半導体装置
の断面図である。
シターの製造方法を段階別に説明するための半導体装置
の断面図である。
【図１１】本発明の他の実施例によるディーラムキャパ
シターの製造方法を段階別に説明するための半導体装置
の断面図である。
シターの製造方法を段階別に説明するための半導体装置
の断面図である。
【図１２】本発明の他の実施例によるディーラムキャパ
シターの製造方法を段階別に説明するための半導体装置
の断面図である。
シターの製造方法を段階別に説明するための半導体装置
の断面図である。
【図１３】本発明の他の実施例によるディーラムキャパ
シターの製造方法を段階別に説明するための半導体装置
の断面図である。
シターの製造方法を段階別に説明するための半導体装置
の断面図である。
【図１４】本発明の他の実施例によるディーラムキャパ
シターの製造方法を段階別に説明するための半導体装置
の断面図である。
シターの製造方法を段階別に説明するための半導体装置
の断面図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−61265（ＪＰ，Ａ) 特開 平５−275615（ＪＰ，Ａ) 特開 平５−304252（ＪＰ，Ａ)
Claims (9)
- 【請求項１】 フィールド酸化膜とゲート及びビットラ
インが形成されている半導体基板の全表面に形成されて
いる平坦化層と、 前記半導体基板のキャパシターと接触するように予定さ
れた活性化領域上の平坦化層が除去されて半導体基板を
露出させるコンタクトホールと、 前記平坦化層とは所定間隔隔離されている第１導電層パ
ターンと、 前記第１導電層の上部に所定間隔隔離されており、平面
配置に関して前記第１導電層パターンの内側に収まるよ
うに前記第１導電層より小さく形成されると共に、前記
第１導電層を貫通してコンタクトホールを埋めている第
２導電層パターンと、 前記第１導電層の外周部の上部に前記第２導電層パター
ンの端部と隔離されている導電スペーサーと、 前記第１及び第２導電層パターンと平坦化層の表面に形
成されている絶縁膜とを備えるディーラムキャパシタ
ー。 - 【請求項２】 前記第１及び第２導電層がポリシリコン
であることを特徴とする請求項１に記載のディーラムキ
ャパシター。 - 【請求項３】 前記導電スペーサーの代わりに前記第２
導電層の上部まで覆う上部が開いたドーム状の導電層を
備えることを特徴とする請求項１または２のいずれかに
記載のディーラムキャパシター。 - 【請求項４】 前記第２導電層の上部に所定間隔隔離さ
れている別の導電層パターンを備えることを特徴とする
請求項１または２のいずれかに記載のディーラムキャパ
シター。 - 【請求項５】 フィールド酸化膜とゲート酸化膜とゲー
ト及びビットラインが形成されている半導体基板上に平
坦化層を形成する工程と、 前記平坦化層の上部に第１絶縁膜を形成する工程と、 前記第１絶縁層の上部に第１導電層を形成する工程と、 前記第１導電層の上部に第２絶縁膜を形成する工程と、 前記半導体基板のキャパシターと接触が予定された領域
が露出するよう、前記第２絶縁層から平坦化層まで順次
除去して半導体基板を露出させるコンタクトホールを形
成する工程と、 前記第２絶縁膜表面と前記コンタクトホールを埋める第
２導電層を形成する工程と、 前記第２導電層の上部に第３絶縁膜を形成する工程と、 前記構造でキャパシターに予定された部分を除いた第３
絶縁膜から第２絶縁膜まで順次除去し、第１導電層を露
出させる第３絶縁膜と第２導電層パターン及び第２絶縁
膜パターンを形成する工程と、 前記感光膜パターンを除去した後、前記第３絶縁膜パタ
ーンと第２導電層パターン及び第２絶縁膜パターンの側
壁に絶縁スペーサーを形成する工程と、 前記絶縁スペーサーの外壁に導電スペーサーを形成する
工程と、 前記第３絶縁膜パターンをマスクにして露出している第
１導電層を除去し、キャパシターを孤立させる工程を含
むことを特徴とするディーラムキャパシターの製造方
法。 - 【請求項６】 前記平坦化層は前記第１、第２及び第３
絶縁膜に対し湿式エッチングの際の選択比が大きい物質
である請求項５に記載のディーラムキャパシターの製造
方法。 - 【請求項７】 前記平坦化層をBPSGで形成し、前記第
１、第２及び第３絶縁膜をTEOS又はPSG で形成したり、
窒化膜と酸化膜で形成することを特徴とする請求項５又
は請求項６のいずれかに記載のディーラムキャパシター
の製造方法。 - 【請求項８】 前記コンタクトホール形成工程に先立
ち、導電層と絶縁層を繰り返して形成する工程を追加的
に備えることを特徴とする請求項５に記載のディーラム
キャパシターの製造方法。 - 【請求項９】 フィールド酸化膜とゲート酸化膜及びゲ
ートとビットラインが形成されている半導体基板上部に
平坦化層を形成する工程と、 前記平坦化層上部に第１絶縁層を形成する工程と、 前記第１絶縁層上部に第１導電層を形成する工程と、 前記第１導電層上に第２絶縁膜を形成する工程と、 前記半導体基板のキャパシターとの接触が予定された領
域が露出するよう前記第２絶縁層から平坦化層まで順次
除去してコンタクトホールを形成する工程と、前記第２
絶縁膜表面と前記コンタクトホールを埋める第２導電層
を形成する工程と、 前記第２導電層上部に第３絶縁膜を形成する工程と、 前記第３絶縁膜上部に前記絶縁膜と異なる材質の第４絶
縁膜を形成する工程と、 前記第４絶縁膜上部に前記第４絶縁膜と異なる材質の第
５絶縁膜をエッチングする工程と、 前記コンタクトホール上部のキャパシターに予定された
部分以外の第５絶縁膜から第２絶縁膜まで順次除去し、
第５絶縁膜パターンと第４絶縁膜パターンと第３絶縁膜
パターン及び第２導電層パターンと第２絶縁膜パターン
を形成する工程と、 前記構造の全表面に第５絶縁膜と異なる材質の第６絶縁
膜を形成する工程と、 前記第６絶縁膜を全面エッチングし、前記第２絶縁膜パ
ターンと第２導電層パターンさらに第３絶縁膜パターン
の側壁に絶縁スペーサーを形成する工程と、 前記露出している第４絶縁膜パターンをコンタクトホー
ル上の一部だけ残して除去し、第３絶縁膜と第５絶縁膜
の間に溝を形成する工程と、 前記構造の全表面に導電物質を形成し、前記第５絶縁膜
と絶縁スペーサー及び露出されている第１導電層の上部
と前記溝の内部を埋めた第３導電層を形成する工程と、 前記第３導電層を全面エッチングして前記溝の内部と絶
縁スペーサーの表面だけに第３導電層が残るようにする
工程と、 前記第５絶縁膜パターンをマスクとして前記露出してい
る第１導電層を除去して、キャパシターを孤立化させる
工程を含むディーラムキャパシターの製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93-17121 | 1993-08-31 | ||
| KR1019930017121A KR960016486B1 (ko) | 1993-08-31 | 1993-08-31 | 디램 캐패시터 및 그 제조방법 |
| US08/297,759 US5543346A (en) | 1993-08-31 | 1994-08-30 | Method of fabricating a dynamic random access memory stacked capacitor |
| US08/658,807 US5796649A (en) | 1993-08-31 | 1996-06-07 | Dynamic random access memory capacitor and method for fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153852A JPH07153852A (ja) | 1995-06-16 |
| JP2637047B2 true JP2637047B2 (ja) | 1997-08-06 |
Family
ID=27348993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6207540A Expired - Fee Related JP2637047B2 (ja) | 1993-08-31 | 1994-08-31 | ディーラムキャパシター及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5796649A (ja) |
| JP (1) | JP2637047B2 (ja) |
| KR (1) | KR960016486B1 (ja) |
| DE (1) | DE4430963B8 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2776331B2 (ja) * | 1995-09-29 | 1998-07-16 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| GB2321774A (en) * | 1996-08-16 | 1998-08-05 | United Microelectronics Corp | Stacked capacitor |
| GB2321779A (en) * | 1996-08-16 | 1998-08-05 | United Microelectronics Corp | Semiconductor memory device having a capacitor |
| JP3298553B2 (ja) * | 1999-04-19 | 2002-07-02 | 日本電気株式会社 | 半導体装置の蓄積容量部の形成方法 |
| US6319839B1 (en) * | 1999-10-04 | 2001-11-20 | Taiwan Semiconductor Manufacturing Company | Approach to form an inter-polysilicon oxide (IPO) layer for charge coupled devices |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930007192B1 (ko) * | 1990-06-29 | 1993-07-31 | 삼성전자 주식회사 | 디램셀의 적층형캐패시터 및 제조방법 |
| US5126280A (en) * | 1991-02-08 | 1992-06-30 | Micron Technology, Inc. | Stacked multi-poly spacers with double cell plate capacitor |
| US5137842A (en) * | 1991-05-10 | 1992-08-11 | Micron Technology, Inc. | Stacked H-cell capacitor and process to fabricate same |
| JP2861582B2 (ja) * | 1992-01-16 | 1999-02-24 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JPH0777237B2 (ja) * | 1993-01-04 | 1995-08-16 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JPH0778484A (ja) * | 1993-07-13 | 1995-03-20 | Nkk Corp | 記憶素子、不揮発性メモリ、不揮発性記憶装置及びそれを用いた情報記憶方法 |
| US5468670A (en) * | 1993-07-14 | 1995-11-21 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a semiconductor memory device having a stacked capacitor cell |
| KR970000228B1 (ko) * | 1993-08-30 | 1997-01-06 | 현대전자산업 주식회사 | 디램 캐패시터의 제조방법 |
-
1993
- 1993-08-31 KR KR1019930017121A patent/KR960016486B1/ko not_active IP Right Cessation
-
1994
- 1994-08-31 DE DE4430963A patent/DE4430963B8/de not_active Expired - Fee Related
- 1994-08-31 JP JP6207540A patent/JP2637047B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-07 US US08/658,807 patent/US5796649A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4430963B8 (de) | 2007-03-15 |
| KR950007102A (ko) | 1995-03-21 |
| DE4430963B4 (de) | 2006-09-21 |
| US5796649A (en) | 1998-08-18 |
| KR960016486B1 (ko) | 1996-12-12 |
| JPH07153852A (ja) | 1995-06-16 |
| DE4430963A1 (de) | 1995-03-02 |
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