KR940004603B1 - 고집적 반도체 메모리장치의 커패시터 제조방법(챙이 있는 원통구조 커패시터) - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래방법에 의한 고집적 반도체 메모리장치의 커패시터를 도시한 단면도.
제2도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터를 제조하기 위한 간략한 레이아웃도.
제3a도 내지 제3f도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 일 실시예를 도시한 단면도.
제4도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 다른 실시예를 도시한 단면도.
제5도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 또 다른 실시예를 도시한 단면도.
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 단차를 증가시키지 않으면서도 셀커패시턴스를 증가시킬 수 있는 고집적 반도체 메모리장치의 커패시터 제조방법에 관한 것이다.
커패시터의 구조를 3차원적으로 형성하여 커패시터의 유효면적을 확장하므로 단위셀의 커패시턴스를 증가시킬 수 있는 많은 보고가 제출되고 있는데, 트렌치(Trench)형 커패시터, 스택(Stack)형 커패시터 및 스택-트렌치 병합형 커패시터는 3차원적 커패시터의 대표적인 구조이다. 최근에는, 큰 용량의 커패시턴스를 확보할 수는 있지만 누설전류 및 기생트랜지스터에 의해 소자특성이 감소되고 제조공정이 매우 복잡한 트렌치형 커패시터보다, 공정이 간단하면서도 누설전류 및 소프트에러율이 적어 신뢰성이 없는 소자제조가 가능한 스택형 커패시터구조에 대한 많은 연구가 진행되고 있다.
스택형 커패시터중에서도 실린더형(Cylindrical)구조의 커패시터는 그 내면 뿐만 아니라 외면까지 유효커패시터 면적으로 이용할 수 있어 셀커패시턴스를 증가시키기에 유리한 구조로 채택되고 있다.
제1도는 종래방법에 의한 고집적 반도체 메모리장치의 커패시터를 도시한 단면도이다.
하나의 드레인영역(16)과 상기 드레인영역과 접속하는 하나의 비트라인(22)을 서로 공유하며, 각각이 하나씩의 소오스영역(14)과 게이트전극(18)을 구비한 트랜지스터, 상기 트랜지스터의 소오스영역(14)상에 형성된 콘택홀을 제외한 반도체기판 전면에 차례대로 적층되어 있는 층간절연층(20), 평탄화층(30) 및 식각저지층(40), 상기 콘택홀을 채우는 기둥전극, 상기 기둥전극과 연결되며 상기 식각저지층 상에서 각 셀단위로 분리되어 편편하게 형성된 밀판전극, 및 상기 밀판적극과 연결되며 원통모양으로 형성된 원통전극으로 구성된 스토리지전극(100), 상기 스토리지전극 전면에 도포된 유전체막(110), 및 결과물 전면에 형성된 플레이트전극(120)으로 구성되어 있는 상기 고집적 반도체 메모리장치의 커패시터는, 상기 원통전극의 내부원기둥의 면적, 외부원기둥의 면적 및 밑판전극의 표면적을 유효커패시터 면적으로 이용할 수 있어, 큰 용량의 커패시턴스 확보에 유리하지만, 더 큰 용량의 커패시턴스를 확보하기 위해서는 상기 원기둥의 높이를 증가시켜야 하기 때문에 큰 단차를 유발하게 되고, 이는 후속공정을 곤란하게 하여 신뢰성 있는 메모리장치 제조를 어렵게 한다.
본 발명의 목적은 큰 단차를 유발하지 않으면서도 큰 용량의 단위셀 커패시턴스 확보를 가능하게 하는 고집적 반도체 메모리장치의 커패시터 제조방법을 제공하는데 있다.
본 발명의 상기 목적은, 하나의 트랜지스터와 하나의 커패시터로 이루어진 메모리셀들을 매트릭스모양으로 반도체기판에 구비한 고집적 반도체 메모리장치의 커패시터 제조방법에 있어서, 반도체기판에 소오스영역, 드레인영역 및 게이트전극을 구비한 상기 트랜지스터를 형성하는 공정; 상기 트랜지스터가 형성되어 있는 반도체기판 전면에 층간절연층을 형성하는 공정; 상기 층간절연층 상에 평탄화층을 형성하는 공정; 상기 소오스영역상에 적층되어 있는 층간절연층, 평탄화층을 부분적으로 제거해내므로서 콘택홀을 형성하는 공정; 상기 콘택홀을 제1도전물질로 채우는 공정; 제1도전물질로 상기 콘택홀이 채워진 결과를 전면에 식각저지층을 형성하는 공정; 결과물상에 제1물질층과 제2물질층을 교대로 적층하는 공정; 스토리지전극 마스크패턴을 적용하여 상기 적층된 제1물질층, 제2물질층, 및 식각저지층을 부분적으로 식각해내므로 요부를 형성하는 공정; 제2물질 에천트를 사용한 등방성식각을 행하여 소정의 깊이만큼 상기 제2물질층을 제거해내므로 공간부를 형성하는 공정; 상기 요부 및 공간부가 형성되어 있는 결과물전면에 제2도전물질을 증착하는 공정; 각 셀 단위로 상기 제2도전물질을 분리하므로 스토리지전극을 형성하는 공정; 습식식각을 행하여 남아 있는 상기 제1물질층들을 제거해내는 공정; 상기 스토리지전극이 형성되어 있는 반도체기판 전면에 유전체막을 형성하는 공정; 및 상기 유전체막 전면에 제3도전물질을 증착하므로 플레이트 전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법에 의해 달성된다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다.
제2도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터를 제조하기 위한 간략한 레이아웃도로서, 중심부를 따라 가로로 긴 직사각형 모양으로 형성되고 일정쇄선으로 한정된 영역은 반도체기판을 활성영역 및 비활성영역으로 구분하는 필드산화막 형성을 위한 마스크패턴(P1)이고, 중심부를 중심으로 하여 좌우로 대칭되고 상하로 긴 직사각형 모양으로 형성되며 실선으로 한정된 영역은 게이트전극 형성을 위한 마스크패턴(P2)이며, 중심부에 형성된 콘택마크는 비트라인을 드레인영역에 접촉시키기 위한 마스크패턴(P3)이고, 좌우로 대칭되게 형성되고 그 내부에 우측으로 기울어진 사선이 그어지며 짧은 파선으로 한정된 영역은 요부 형성을 위한 마스크패턴(P4)이다.
제3a도 내지 제3f도는 본 발명에 의한 고집직 반도체 메모리장치의 커패시터 제조방법의 일 실시예를 도시한 단면도이다.
먼저, 제3a도를 참조하면, 반도체기판(10)에 트랜지스터를 형성하는 공정을 도시한 것으로서, 필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판(10)의 상기 활성영역에, 하나의 드레인 영역(16)과 상기 드레인영역과 접촉하는 하나의 비트라인(22)을 서로 공유하며, 각각이 하나씩의 소오스영역(14)과 게이트전극(18)을 구비하는 트랜지스터를 형성한 후, 예컨대 HTO(High Temperature Oxide)와 같은 절연물질을 상기 트랜지스터가 형성되어 있는 반도체기판 전면에 도포하여 층간절연층(20)을 형성한다.
제3b도를 참조하면, 평탄화층(30), 및 기둥전극(50)을 형성하는 공정을 도시한 것으로서, 상기 층간절연층(20)이 형성되어 있는 반도체기판 전면에 그 표면이 평편하게 되도록 절연물질을 도포하여 평탄화층(30)을 형성한 후, 콘택홀을 형성하기 위한 마스크패턴(도시되지 않음)을 적용하여 트랜지스터의 상기 소오스영역 상에 적층되어 있는 층간절연층(20), 평탄화층(30)을 부분적으로 제거해내므로 콘택홀을 형성하고, 상기 콘택홀을 제1도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 적어도 1회이상 반복적으로 증착/식각하는 공정으로 채우므로 기둥전극(50)을 형성한다. 이어서, 상기 기둥전극(50)이 형성되어 있는 반도체기판 전면에, 제1물질 및 제2물질 식각공정에 대해 상기 평탄화층을 보호하고자 하는 목적으로 식각저지층(40)을 형성하는데, 이때 상기 식각저지층을 구성하는 물질은 상기 제1물질 및 제2물질에 대해 그 식각선택비가 큰 물질을 사용하는 것이 바람직하다.
제3c도를 참조하면, 제1물질층과 제2물질층을 교대로 적층하는 공정과, 요부(9)를 형성하는 공정을 도시한 것으로서, 상기 기둥전극(50)이 형성되어 있는 결과물 상에 스페이서층으로 이용되는 제1물질층(60)과 챙(brim)전극 형성을 위한 제2물질층(62a)을 교대로 적층하는데, 본 발명의 일실시예에서는 스페이서층으로 이용되는 상기 제1물질층을 최하층으로 먼저 형성한 후, 상기 최하층 상에 제2물질층과 제1물질층을 교대로 적층하는데, 그 적층되는 층수는 문제시되지 않으나, 최상층을 상기 제2물질층이 되도록 적층하는 것이 바람직하다.
상기 스페이서층을 최하층으로 형성하는 본 발명의 일실시예의 경우와, 챙전극 형성을 위한 제2물질층을 최하층으로 형성하는 경우, 스토리지전극의 최종적인 모양이 달라지는데, 두 경우의 제조공정이 상이하지 않다는 것은 당 분야에서 통상의 지식을 가진자에 의해 명백하다.
상기 일 실시예에서, 상기 제1물질층(60)은 등방성식각에 있어서 상기 제2물질층(62a) 및 식각저지층(40)과 그 식각율이 다른 물질로 구성되어야 하며, 절연물질로 구성되는 것이 바람직하다.
이어서, 제1및 제2물질층들이 적층되어 있는 결과물 전면에 포토레지스트를 도포하고, 상기 마스크패턴(P4)을 적용하여 포토레지스트패턴(70)을 형성한 후, 상기 포토레지스트패턴을 식각마스크로 하여 적층된 상기 제1물질층, 제2물질층, 및 식각저지층을 식각해내므로 요부(9)를 형성한다.
제3d도를 참조하면, 챙전극 형성을 위한 공간부(7)를 형성하는 공정을 도시한 것으로서, 상기 요부(9)가 형성되어 있는 결과물을 제2물질 에천트를 사용한 등방성식각에 노출시켜 적층된 상기 제2물질층을 소정의 깊이만큼 제거해내므로 공간부(7)를 형성한다. 이때 상기 깊이는 상기 등방성식각에 사용된 에천트의 농도 및 식각시간으로 조절할 수 있으며, 상기 등방성식각은 건식식각이나 습식식각중 어느 하나를 선택하여 진행할 수 있다.
제3e도를 참조하면, 챙전극(52)과 줄기전극(54)을 형성하는 공정을 도시한 것으로서, 상기 공간부가 형성되어 있는 결과물전면에 제2도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 증착하여 상기 공간부를 채운 챙전극(52)과 상기 요부를 채운 줄기전극(54)을 형성한 후, 각 셀 단위로 상기 제2도전물질을 격리하므로 기둥전극(50), 챙전극(52) 및 줄기전극(54)으로 구성된 스토리지전극을 완성한다.
본 일실시예에서는, 상기 제2도전물질을 증착할 때 상기 공간부에서는 완전히 채워지도록 형성하고 상기 요부에서는 일정한 두께를 갖도록 증착하기 때문에 상기 줄기전극의 모양이 실린더형으로 형성되는데, 이는 마스크패턴을 사용하지 않고도 각 셀 단위로 상기 제2도전물질을 격리할 수 있는 조건을 만들어 준다. 좀 더 자세히 설명하자면, 제2도전물질이 증착되어 있는 결과물 전면에 건식식각에 대해 상기 제2도전물질과 식각율이 다른 물질, 예컨대 포토레지스트나 산화물계열의 물질(SOG,BPSG ‥‥)을 도포한 후, 상기 제2도전물질의 최상부 표면이 드러날 때까지 상기 물질들을 에치백하므로 자기정합적으로 충전된 식각마스크패턴(74)을 형성하고, 상기 식각마스크패턴(74)을 식각마스크로 하여 적층되어 있는 상기 제2도전물질을 부분적으로 식각해내므로 마스크패턴의 추가사용없이 각 셀 단위로 상기 제2도전물질을 격리할 수 있다. 남아있는 상기 제1물질층 및 제2물질층은 습식식각에 의해 제거한다.
제3f도를 참조하면, 유전체막(110) 및 플레이트전극(120)을 형성하는 공정을 도시한 것으로서, 기둥전극(50), 챙전극(52) 및 줄기전극(54)으로 구성된 상기 스토리지전극이 형성되어 있는 결과물 전면에 유전물질, 예컨대 Ta2O5과 같은 물질을 도포하여 유전체막(110)을 형성하고, 상기 유전체막이 형성되어 있는 결과물전면에 제3도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 증착하여 플레이트전극(120)을 형성하므로 스토리지전극(100), 유전체막(110) 및 플레이트전극(120)으로 구성된 고집적 반도체 메모리장치의 커패시터를 완성한다.
제4도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 다른 실시예를 도시한 단면도로서, 상기 요부(제3e도 참조)(9)가 완전히 채워지도록 제2도전물질을 증착한 경우의 실시예이다.
제5도는 본 발명에 의한 고집적 반도체 메모리장치의 커패시터 제조방법의 또 다른 실시예를 도시한 단면도로서, 상기 제2물질층(62a)을 두껍게 형성한 경우의 실시예이다.
따라서, 셀커패시턴스를 증가시키기 위해서는 커패시터의 단차를 높여야만 하던 종래 방법에 비해 같은 높이로 한정될 경우 더 큰 용량의 커패시턴스를 획득할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.
Claims (15)
- 하나의 트랜지스터와 하나의 커패시터로 이루어진 메모리셀들을 매트릭스 모양으로 반도체기판에 구비한 고집적 반도체 메모리장치의 커패시터 제조방법에 있어서, 반도체기판에 소오스영역, 드레인영역 및 게이트전극을 구비한 상기 트랜지스터를 형성하는 공정; 상기 트랜지스터가 형성되어 있는 반도체기판 전면에 층간절연층을 형성하는 공정, 상기 층간절연층 상에 평탄화층을 형성하는 공정; 상기 소오스영역 상에 적층되어 있는 층간절연층, 평탄화층을 부분적으로 제거하여 콘택홀을 형성하는 공정; 상기 콘택홀을 제1도전물질로 채우는 공정, 제1도전물질로 상기 콘택홀이 채워진 결과물 전면에 식각저지층을 형성하는 공정; 결과물 상에 제1물질층과 제2물질층을 교대로 적층하는 공정; 스토리지전극 마스크패턴을 적용하여 상기 적층된 제1물질층, 제2물질층, 및 식각저지층을 부분적으로 식각하여 요부를 헝성하는 공정; 제2물질 에천트를 사용한 등방성식각을 행하여 소정의 깊이만큼 상기 제2물질층을 제거하여 공간부를 형성하는 공정; 상기 요부 및 공간부가 형성되어 있는 결과물 전면에, 상기 요부의 내면에서 소정의 두께를 갖도록 제2도전물질을 증작하는 공정; 상기 제2도전물질이 증착되어 있는 결과물 전면에 건식식각에 대해 상기 제2도전물질과 식각율이 다른 물질을 도포하는 공정; 상기 제2도전물질이 상부표면이 드러날 때까지 상기 물질을 에치백하여 자기정합적으로 충전된 식각마스크 패턴을 형성하는 공정; 상기 식각마스크 패턴을 식각마스크로 하여 상기 제2도전물질을 부분적으로 제거함으로써, 각 셀 단위로 분리된 스토리지전극을 형성하는 공정; 습식식각을 행하여 남아있는 상기 제1물질층 및 제2물질층들을 제거하는 공정; 상기 스토리지전극이 형성되어 있는 반도체기판 전면에 유전체막을 형성하는 공정, 및 상기 유전체막 전면에 제3도전물질을 증착하여 플레이트전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제1도전물질과 제2도전물질은 같은 물질로 구성되는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
- 제2항에 있어서, 상기 같은 물질은 불순물이 도우프된 다결정실리콘인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제1물질층은 습식식각에 있어서 상기 제2물질층과 그 식각율이 다른 물질로 구성되는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제1물질층을 스페이서층으로 이용하는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
- 제5항에 있어서, 상기 제1물질층을 최하층에 형성하는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
- 제6항에 있어서, 상기 식각저지층은, 습식식각에 있어서 상기 제1물질층과 그 식각율이 다른 물질로 구성되는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
- 제5항에 있어서, 상기 제2물질층을 최하층에 형성하는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
- 제8항에 있어서, 상기 식각저지층은, 습식식각에 있어서 상기 제2물질층과 그 식각율이 다른 물질로 구성되는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2도전물질은, 습식식각에 있어서 상기 제1및 제2물질층과 그 식각율이 다른 물질로 구성되는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
- 제1항에 있어서, 건식식각에 대해 제2도전물질과 식각율이 다른 물질로 포토레지스트를 사용하는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
- 제1항에 있어서, 건식식각에 대해 제2도전물질과 식각율이 다른 물질로 산화물 계열의 물질을 사용하는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
- 제14항에 있어서, 상기 산화물 계열의 물질은 SOG 또는 BPSG인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
- 하나의 트랜지스터와 하나의 커패시터로 이루어진 메모리셀들을 매트릭스 모양으로 반도체기판에 구비한 고집적 반도체 메모리장치의 커패시터 제조방법에 있어서, 반도체기판에 소오스영역, 드레인영역 및 게이트전극을 구비한 상기 트랜지스터를 형성하는 공정; 상기 트랜지스터가 형성되어 있는 반도체기판 전면에 층간절연층을 형성하는 공정; 상기 층간절연층 상에 평탄화층을 형성하는 공정, 상기 소오스영역 상에 적층되어 있는 층간절연층, 평탄화층을 부분적으로 제거하여 콘택홀을 형성하는 공정; 상기 콘택홀을 제1도전물질로 채우는 공정; 제1도전물질로 상기 콘택홀이 채워진 결과물 전면에 식각저지층을 형성하는 공정; 결과물 상에 제1물질층과 제2물질층을 교대로 적층하는 공정; 스토리지전극 마스크패턴을 적용하여 상기 적층된 제1물질층, 제2물질층, 및 식각저지층을 부분적으로 식각하여 요부를 형성하는 공정; 제2물질 에천트를 사용한 등방성식각을 행하여 소정의 깊이만큼 상기 제2물질층을 제거하여 공간부를 형성하는 공정; 상기 요부 및 공간부가 형성되어 있는 결과물 전면에, 상기 요부를 완전히 채우도록 제2도전 물질을 증착하는 공정 최상부 물질층이 드러날 때까지 상기 제2도전물질층을 식각하여 각 셀 단위로 분리된 스토리지전극을 형성한 공정; 습식식각을 행하여 남아있는 상기 제1물질층 및 제2물질층들을 제거하는 공정; 상기 스토리지전극이 형성되어 있는 반도체기판 전면에 유전체막을 형성하는 공정; 및 상기 유전체막 전면에 제3도전물질을 증착하여 플레이트전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2물질층을 상기 제2도전물질의 증착두께보다 2배 이상 두껍게 형성하는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
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| KR1019910012004A KR940004603B1 (ko) | 1991-07-15 | 1991-07-15 | 고집적 반도체 메모리장치의 커패시터 제조방법(챙이 있는 원통구조 커패시터) |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
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