JP2617049B2 - 高集積半導体メモリ装置の製造方法 - Google Patents
高集積半導体メモリ装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 81
- 238000000034 method Methods 0.000 title claims description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 39
- 239000000463 material Substances 0.000 claims description 200
- 238000005530 etching Methods 0.000 claims description 90
- 238000003860 storage Methods 0.000 claims description 70
- 125000006850 spacer group Chemical group 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 31
- 239000003990 capacitor Substances 0.000 claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 150000004767 nitrides Chemical group 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- QIQXTHQIDYTFRH-UHFFFAOYSA-N octadecanoic acid Chemical compound CCCCCCCCCCCCCCCCCC(O)=O QIQXTHQIDYTFRH-UHFFFAOYSA-N 0.000 claims 3
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000010276 construction Methods 0.000 claims 1
- 230000000873 masking effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 178
- 230000007423 decrease Effects 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置及び
その製造方法に係り、特にスタック形キャパシタ構造を
有するメモリセルにおいて、そのセルキャパシタンスを
増加させるためにキャパシタのストリッジ電極構造を改
良した高集積半導体メモリ装置の製造方法に関する。
その製造方法に係り、特にスタック形キャパシタ構造を
有するメモリセルにおいて、そのセルキャパシタンスを
増加させるためにキャパシタのストリッジ電極構造を改
良した高集積半導体メモリ装置の製造方法に関する。
【０００２】
【従来の技術】メモリセル面積の縮小によるセルキャパ
シタンスの減少は、ＤＲＡＭ(DynamicRandom Access Me
mory)の集積度を高める上での深刻な障害要因であっ
て、メモリセルの読み出し能力を低下させ、ソフトエラ
ー率を増加させるのみならず、低電圧での素子動作を困
難にして作動時の消費電力を増加させるので、半導体メ
モリ装置の高集積化のためには必ず解決すべき問題であ
る。
シタンスの減少は、ＤＲＡＭ(DynamicRandom Access Me
mory)の集積度を高める上での深刻な障害要因であっ
て、メモリセルの読み出し能力を低下させ、ソフトエラ
ー率を増加させるのみならず、低電圧での素子動作を困
難にして作動時の消費電力を増加させるので、半導体メ
モリ装置の高集積化のためには必ず解決すべき問題であ
る。
【０００３】通常、約１．５μｍ２のメモリセル面積を
有する６４ＭビットＤＲＡＭにおいて、一般の２次元的
なスタック形メモリセルを使用した場合、たとえＴａ２
Ｏ５のような高誘電率の物質を使用したとしても十分な
キャパシタンスが得られないので、３次元的構造のスタ
ック形キャパシタを提案してキャパシタンスの向上を図
っている。二重スタック(Double stack)構造、フィン(F
in) 構造、円筒形電極(Cylindrical electrode) 構造、
スプレッドスタック(Spread stack)構造及びボックス(B
ox) 構造は、メモリセルのセルキャパシタンス増加のた
めに提案された３次元的な構造のストリッジ電極であ
る。
有する６４ＭビットＤＲＡＭにおいて、一般の２次元的
なスタック形メモリセルを使用した場合、たとえＴａ２
Ｏ５のような高誘電率の物質を使用したとしても十分な
キャパシタンスが得られないので、３次元的構造のスタ
ック形キャパシタを提案してキャパシタンスの向上を図
っている。二重スタック(Double stack)構造、フィン(F
in) 構造、円筒形電極(Cylindrical electrode) 構造、
スプレッドスタック(Spread stack)構造及びボックス(B
ox) 構造は、メモリセルのセルキャパシタンス増加のた
めに提案された３次元的な構造のストリッジ電極であ
る。
【０００４】３次元的なスタック形セルキャパシタ構造
において、特に円筒構造は、円筒の外面のみならず内面
まで有効キャパシタ領域として利用できるため、６４Ｍ
ビット以上に高集積されるメモリセルに適合した構造と
して採用されている。現在では、単純な円筒構造からさ
らに改善されて円筒内部に円柱を付加することによっ
て、円筒の外面及び内面のみならず円筒の内部に含まれ
る円柱の外面まで有効キャパシタ領域として利用できる
ようにしたリング構造を具備するスタック形キャパシタ
(A Stacked Capacitor Cell With Ring Structure;199
0,22nd conferenceon SSDM,Part 1, 833〜836 項参照）
が提案されている。
において、特に円筒構造は、円筒の外面のみならず内面
まで有効キャパシタ領域として利用できるため、６４Ｍ
ビット以上に高集積されるメモリセルに適合した構造と
して採用されている。現在では、単純な円筒構造からさ
らに改善されて円筒内部に円柱を付加することによっ
て、円筒の外面及び内面のみならず円筒の内部に含まれ
る円柱の外面まで有効キャパシタ領域として利用できる
ようにしたリング構造を具備するスタック形キャパシタ
(A Stacked Capacitor Cell With Ring Structure;199
0,22nd conferenceon SSDM,Part 1, 833〜836 項参照）
が提案されている。
【０００５】図１Ａ〜図３Ｇは、内部に１個の円柱電極
を含む円筒形ストリッジ電極を形成するための工程順序
を示した工程断面図である。ソース14、ドレイン16及び
ゲート電極18を具備したトランジスタと、このトランジ
スタのドレイン領域上に形成された埋没形ビットライン
20とを有する半導体基板10上に、層間絶縁膜19及び窒化
膜22を順次積層した後（図１Ａ）、ソース領域上に堆積
された層間絶縁膜19及び窒化膜22をエッチングにより選
択的に除去してコンタクトホール24を形成する（図１
Ｂ）。
を含む円筒形ストリッジ電極を形成するための工程順序
を示した工程断面図である。ソース14、ドレイン16及び
ゲート電極18を具備したトランジスタと、このトランジ
スタのドレイン領域上に形成された埋没形ビットライン
20とを有する半導体基板10上に、層間絶縁膜19及び窒化
膜22を順次積層した後（図１Ａ）、ソース領域上に堆積
された層間絶縁膜19及び窒化膜22をエッチングにより選
択的に除去してコンタクトホール24を形成する（図１
Ｂ）。
【０００６】次いで、このコンタクトホール24の孔を埋
めながら窒化膜22上に所定の厚さの第１多結晶シリコン
層26を堆積し、この上に酸化膜を積層した後、円筒内部
に柱を形成するためにこの酸化膜をパターニングするこ
とによって酸化膜パターン28を形成する（図１Ｃ）。
めながら窒化膜22上に所定の厚さの第１多結晶シリコン
層26を堆積し、この上に酸化膜を積層した後、円筒内部
に柱を形成するためにこの酸化膜をパターニングするこ
とによって酸化膜パターン28を形成する（図１Ｃ）。
【０００７】次いで、この酸化膜パターン28をマスクと
して第１多結晶シリコン層26を所定の深さまでエッチン
グ除去することによって柱電極26a を形成した後、残っ
た第１多結晶シリコン層上に酸化膜パターン28とエッチ
ング選択比が異なる絶縁層を堆積し、この絶縁層を異方
性エッチングにより除去する。この時、絶縁層の一部は
除去されずに残り酸化膜パターン28及び柱電極26a の側
壁にスペーサ30が形成される（図２Ｄ）。
して第１多結晶シリコン層26を所定の深さまでエッチン
グ除去することによって柱電極26a を形成した後、残っ
た第１多結晶シリコン層上に酸化膜パターン28とエッチ
ング選択比が異なる絶縁層を堆積し、この絶縁層を異方
性エッチングにより除去する。この時、絶縁層の一部は
除去されずに残り酸化膜パターン28及び柱電極26a の側
壁にスペーサ30が形成される（図２Ｄ）。
【０００８】次いで、酸化膜パターン28、スペーサ30及
び柱電極26a が形成された半導体基板上の全面に第２多
結晶シリコン層を堆積した後、第１及び第２多結晶シリ
コン層に異方性エッチングを施して、スペーサ30の側壁
に第２多結晶シリコンよりなるもう一つのスペーサを形
成することによって円筒電極32を形成し（図２Ｅ）、そ
の後、ウェットエッチングにより酸化膜パターン28及び
スペーサ30を除去することによって柱電極26b と円筒電
極32からなるストリッジ電極S1、S2を形成する（図２
Ｆ）。
び柱電極26a が形成された半導体基板上の全面に第２多
結晶シリコン層を堆積した後、第１及び第２多結晶シリ
コン層に異方性エッチングを施して、スペーサ30の側壁
に第２多結晶シリコンよりなるもう一つのスペーサを形
成することによって円筒電極32を形成し（図２Ｅ）、そ
の後、ウェットエッチングにより酸化膜パターン28及び
スペーサ30を除去することによって柱電極26b と円筒電
極32からなるストリッジ電極S1、S2を形成する（図２
Ｆ）。
【０００９】次いで、ストリッジ電極S1、S2上の全面に
誘電体膜34を塗布した後、第３多結晶シリコン36を半導
体基板上の全面に堆積して、リング構造を有するスタッ
ク形キャパシタを形成する（図３Ｇ）。
誘電体膜34を塗布した後、第３多結晶シリコン36を半導
体基板上の全面に堆積して、リング構造を有するスタッ
ク形キャパシタを形成する（図３Ｇ）。
【００１０】このような構造をもつ高集積半導体メモリ
装置は、円筒電極32の内部に柱電極26b を形成すること
によって、円筒電極32の外面及び内面のみならず柱電極
26bの外面まで有効キャパシタ領域として利用できるよ
うになり、その結果、セルキャパシタンスを増加させる
ことができるので、６４ＭビットＤＲＡＭセルを実現す
る有力なモデルとして採択されている。
装置は、円筒電極32の内部に柱電極26b を形成すること
によって、円筒電極32の外面及び内面のみならず柱電極
26bの外面まで有効キャパシタ領域として利用できるよ
うになり、その結果、セルキャパシタンスを増加させる
ことができるので、６４ＭビットＤＲＡＭセルを実現す
る有力なモデルとして採択されている。
【００１１】
【発明が解決しようとする課題】しかし、円筒電極32と
柱電極26b を有する上記メモリ装置にあっては、円筒電
極32と柱電極26b とが同一層の導電物質で構成されず、
それぞれの電極を構成する導電物質が層を異にして形成
されるので、工程において不便さがある。
柱電極26b を有する上記メモリ装置にあっては、円筒電
極32と柱電極26b とが同一層の導電物質で構成されず、
それぞれの電極を構成する導電物質が層を異にして形成
されるので、工程において不便さがある。
【００１２】また、円筒電極32は第２多結晶シリコン層
に異方性エッチングを施しスペーサ30の側壁に二重のス
ペーサを作って形成するが、これは、多結晶シリコンの
エッチングされる程度がウェーハ内において均一でな
く、ウェーハの縁部と中央部とで円筒電極32の高さが違
ってくるため同一ウェーハ内でもセルキャパシタンスの
値が異なる可能性がある。通常、エッチング対象物が多
結晶シリコンの場合、エッチング速度はウェーハの縁部
と中央部とで異なるので、ウェーハの中央部でのストリ
ッジ電極は図３Ｈの断面図のように形成される場合があ
り、そのため、予想するセルキャパシタンスの値よりさ
らに低い値しか得られない虞があった。
に異方性エッチングを施しスペーサ30の側壁に二重のス
ペーサを作って形成するが、これは、多結晶シリコンの
エッチングされる程度がウェーハ内において均一でな
く、ウェーハの縁部と中央部とで円筒電極32の高さが違
ってくるため同一ウェーハ内でもセルキャパシタンスの
値が異なる可能性がある。通常、エッチング対象物が多
結晶シリコンの場合、エッチング速度はウェーハの縁部
と中央部とで異なるので、ウェーハの中央部でのストリ
ッジ電極は図３Ｈの断面図のように形成される場合があ
り、そのため、予想するセルキャパシタンスの値よりさ
らに低い値しか得られない虞があった。
【００１３】さらに、円筒電極32はスペーサ30の側壁に
もう一つのスペーサを形成して作られるので、二重の異
方性エッチングにより円筒電極の先が尖って形成され、
この先部分に塗布される誘電体膜が絶縁破壊(Break dow
n)される現象が生じやすく、そのため、素子の電気的特
性、歩留り及び信頼性の低下をもたらす虞がある。
もう一つのスペーサを形成して作られるので、二重の異
方性エッチングにより円筒電極の先が尖って形成され、
この先部分に塗布される誘電体膜が絶縁破壊(Break dow
n)される現象が生じやすく、そのため、素子の電気的特
性、歩留り及び信頼性の低下をもたらす虞がある。
【００１４】本発明の目的は、従来の技術の色々な問題
点を解決して、６４Ｍビット以上のＤＲＡＭで要求され
るセルキャパシタンスを十分に満たし得るストリッジ電
極構造を有する高集積半導体メモリ装置の製造方法を提
供することである。
点を解決して、６４Ｍビット以上のＤＲＡＭで要求され
るセルキャパシタンスを十分に満たし得るストリッジ電
極構造を有する高集積半導体メモリ装置の製造方法を提
供することである。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、半導体基板上に１つのトランジスタと１
つのキャパシタよりなるメモリセルをマトリックス状に
形成してなる高集積半導体メモリ装置のキャパシタ製造
方法であって、前記トランジスタが形成された前記半導
体基板上に第１導電層を形成する工程と、前記第１導電
層上に前記第１ 導電層とエッチング速度の異なる第１物
質層を形成する工程と、前記第１物質層を所望のパター
ンにパターニングする工程と、前記第１物質層により形
成されたパターンの上部及び側壁ならびに露出している
前記第１導電層上に、前記パターンの縁でステップを以
て前記第１物質層とエッチング速度の異なる第２物質層
を形成する工程と、前記第２物質層上に前記第２物質層
とエッチング速度の異なる第３物質層を形成する工程
と、前記第３物質層をエッチングして前記第２物質層の
ステップ部分にスペーサを形成する工程と、前記スペー
サをマスクとして前記第２物質層をエッチングして前記
第１導電層上に、前記スペーサの下に残る第２物質層に
よるパターンを形成し、かつ前記第１物質層による前記
パターンを残す工程と、前記第１物質層のパターン及び
前記スペーサとその下部に残された前記第２物質層より
なるパターンとをマスクとして前記第１導電層を所定の
深さまでエッチングする工程と、前記第１導電層を選択
的に除去して各セル単位に限定されるストリッジ電極を
形成する工程と、前記ストリッジ電極上に残存する前記
第１導電層と異なる物質を除去する工程と、前記ストリ
ッジ電極上に誘電体膜を形成する工程と、前記誘電体膜
上に第２導電層を形成してプレート電極を形成する工程
と、を有することを特徴とする高集積半導体メモリ装置
の製造方法である。
めの本発明は、半導体基板上に１つのトランジスタと１
つのキャパシタよりなるメモリセルをマトリックス状に
形成してなる高集積半導体メモリ装置のキャパシタ製造
方法であって、前記トランジスタが形成された前記半導
体基板上に第１導電層を形成する工程と、前記第１導電
層上に前記第１ 導電層とエッチング速度の異なる第１物
質層を形成する工程と、前記第１物質層を所望のパター
ンにパターニングする工程と、前記第１物質層により形
成されたパターンの上部及び側壁ならびに露出している
前記第１導電層上に、前記パターンの縁でステップを以
て前記第１物質層とエッチング速度の異なる第２物質層
を形成する工程と、前記第２物質層上に前記第２物質層
とエッチング速度の異なる第３物質層を形成する工程
と、前記第３物質層をエッチングして前記第２物質層の
ステップ部分にスペーサを形成する工程と、前記スペー
サをマスクとして前記第２物質層をエッチングして前記
第１導電層上に、前記スペーサの下に残る第２物質層に
よるパターンを形成し、かつ前記第１物質層による前記
パターンを残す工程と、前記第１物質層のパターン及び
前記スペーサとその下部に残された前記第２物質層より
なるパターンとをマスクとして前記第１導電層を所定の
深さまでエッチングする工程と、前記第１導電層を選択
的に除去して各セル単位に限定されるストリッジ電極を
形成する工程と、前記ストリッジ電極上に残存する前記
第１導電層と異なる物質を除去する工程と、前記ストリ
ッジ電極上に誘電体膜を形成する工程と、前記誘電体膜
上に第２導電層を形成してプレート電極を形成する工程
と、を有することを特徴とする高集積半導体メモリ装置
の製造方法である。
【００１６】また、上記した他の目的を達成するための
他の本発明は、半導体基板上に１つのトランジスタと１
つのキャパシタよりなるメモリセルをマトリックス状に
形成してなる高集積半導体メモリ装置のキャパシタ製造
方法であって、前記トランジスタが形成された前記半導
体基板上に第１導電層を形成する工程と、前記第１導電
層上に前記第１導電層とエッチング速度の異なる第１物
質層を形成する工程と、前記第１物質層を所望のパター
ンにパターニングする工程と、前記第１物質層により形
成されたパターンの上部及び側壁ならびに露出している
前記第１導電層上に、前記パターンの縁でステップを以
て前記第１物質層とエッチング速度の異なる第２物質層
を形成する工程と、前記第２物質層上に前記第２物質層
とエッチング速度の異なる第３物質層を形成する工程
と、前記第３物質層をエッチングして前記第２物質層の
ステップ部分にスペーサを形成する工程と、前記スペー
サをマスクとして前記第２物質層をエッチングする工程
と、前記第１物質層のパター ン及び前記スペーサの下部
に残された前記第２物質層をマスクとして前記第１導電
層を所定の深さまでエッチングする工程と、前記第１導
電層を所定の深さまでエッチングする工程を経た半導体
基板上に前記第１導電層、前記第１物質層、前記第２物
質層及び前記第３物質層とエッチング速度の異なる第４
物質層を形成する工程と、前記第４物質層を選択的に除
去した後これをマスクとして前記第１導電層をエッチン
グして各セル単位にストリッジ電極を形成する工程と、
前記第１導電層が選択的に除去された空間に前記第１導
電層、前記第１物質層、前記第２物質層、前記第３物質
層及び前記第４物質層と異なる第５物質層を導入する工
程と、前記第５物質層を保護膜として前記ストリッジ電
極上に残存する物質を除去した後前記第５物質層を除去
する工程と、前記ストリッジ電極上に誘電体膜を形成す
る工程と、前記誘電体膜上に第２導電層を形成してプレ
ート電極を形成する工程と、を有することを特徴とする
高集積半導体メモリ装置の製造方法である。
他の本発明は、半導体基板上に１つのトランジスタと１
つのキャパシタよりなるメモリセルをマトリックス状に
形成してなる高集積半導体メモリ装置のキャパシタ製造
方法であって、前記トランジスタが形成された前記半導
体基板上に第１導電層を形成する工程と、前記第１導電
層上に前記第１導電層とエッチング速度の異なる第１物
質層を形成する工程と、前記第１物質層を所望のパター
ンにパターニングする工程と、前記第１物質層により形
成されたパターンの上部及び側壁ならびに露出している
前記第１導電層上に、前記パターンの縁でステップを以
て前記第１物質層とエッチング速度の異なる第２物質層
を形成する工程と、前記第２物質層上に前記第２物質層
とエッチング速度の異なる第３物質層を形成する工程
と、前記第３物質層をエッチングして前記第２物質層の
ステップ部分にスペーサを形成する工程と、前記スペー
サをマスクとして前記第２物質層をエッチングする工程
と、前記第１物質層のパター ン及び前記スペーサの下部
に残された前記第２物質層をマスクとして前記第１導電
層を所定の深さまでエッチングする工程と、前記第１導
電層を所定の深さまでエッチングする工程を経た半導体
基板上に前記第１導電層、前記第１物質層、前記第２物
質層及び前記第３物質層とエッチング速度の異なる第４
物質層を形成する工程と、前記第４物質層を選択的に除
去した後これをマスクとして前記第１導電層をエッチン
グして各セル単位にストリッジ電極を形成する工程と、
前記第１導電層が選択的に除去された空間に前記第１導
電層、前記第１物質層、前記第２物質層、前記第３物質
層及び前記第４物質層と異なる第５物質層を導入する工
程と、前記第５物質層を保護膜として前記ストリッジ電
極上に残存する物質を除去した後前記第５物質層を除去
する工程と、前記ストリッジ電極上に誘電体膜を形成す
る工程と、前記誘電体膜上に第２導電層を形成してプレ
ート電極を形成する工程と、を有することを特徴とする
高集積半導体メモリ装置の製造方法である。
【００１７】さらに、上記した他の目的を達成するため
のさらに他の本発明は、半導体基板上に１つのトランジ
スタと１つのキャパシタよりなるメモリセルをマトリッ
クス状に形成してなる高集積半導体メモリ装置のキャパ
シタ製造方法であって、前記トランジスタが形成された
前記半導体基板上に平坦化層、エッチング阻止層及び絶
縁層を順次形成する工程と、前記絶縁層上に所定の厚さ
で第１導電層を形成する工程と、前記第１導電層上に前
記第１導電層とエッチング速度の異なる第１物質層を形
成する工程と、前記第１物質層を所望のパターンにパタ
ーニングする工程と、前記第１物質層により形成された
パターンの上部及び側壁ならびに露出している前記第１
導電層上に、前記パターンの縁でステップを以て前記第
１物質層とエッチング速度の異なる第２物質層を形成す
る工程と、前記第２物質層上に前記第２物質層とエッチ
ング速度の異なる第３物質層を形成する工程と、前記第
３物質層をエッチングして前記第２物質層のステップ部
分にスペーサを形成する工程と、前記スペーサをマスク
として前記第２物質層をエッチングして前記第１導電層
上に、前記スペーサの下に残る第２物質層によるパター
ンを形成し、かつ前記第１物質の前記パターンを残す工
程と、前記第１物質層のパターン及び前記スペーサとそ
の下部に残された前記第２物質層よりなるパターンとを
マスクとして前記第１導電層を所定の深さまでエッチン
グする工程と、前記第１導電層を選択的に除去して各セ
ル単位に限定されるストリッジ電極を形成する工程と、
前記ストリッジ電極の上部に残存する前記第１導電層と
異なる物質と前記ストリッジ電極の下部に残存する前記
エッチング阻止層上の前記絶縁層とを除去する工程と、
前記ストリッジ電極上に誘電体膜を形成する工程と、前
記誘電体膜上に第２導電層を形成してプレート電極を形
成する工程と、を有することを特徴とする高集積半導体
メモリ装置の製造方法である。また本発明においては前
記平坦化層を形成しないことを特徴とする。
のさらに他の本発明は、半導体基板上に１つのトランジ
スタと１つのキャパシタよりなるメモリセルをマトリッ
クス状に形成してなる高集積半導体メモリ装置のキャパ
シタ製造方法であって、前記トランジスタが形成された
前記半導体基板上に平坦化層、エッチング阻止層及び絶
縁層を順次形成する工程と、前記絶縁層上に所定の厚さ
で第１導電層を形成する工程と、前記第１導電層上に前
記第１導電層とエッチング速度の異なる第１物質層を形
成する工程と、前記第１物質層を所望のパターンにパタ
ーニングする工程と、前記第１物質層により形成された
パターンの上部及び側壁ならびに露出している前記第１
導電層上に、前記パターンの縁でステップを以て前記第
１物質層とエッチング速度の異なる第２物質層を形成す
る工程と、前記第２物質層上に前記第２物質層とエッチ
ング速度の異なる第３物質層を形成する工程と、前記第
３物質層をエッチングして前記第２物質層のステップ部
分にスペーサを形成する工程と、前記スペーサをマスク
として前記第２物質層をエッチングして前記第１導電層
上に、前記スペーサの下に残る第２物質層によるパター
ンを形成し、かつ前記第１物質の前記パターンを残す工
程と、前記第１物質層のパターン及び前記スペーサとそ
の下部に残された前記第２物質層よりなるパターンとを
マスクとして前記第１導電層を所定の深さまでエッチン
グする工程と、前記第１導電層を選択的に除去して各セ
ル単位に限定されるストリッジ電極を形成する工程と、
前記ストリッジ電極の上部に残存する前記第１導電層と
異なる物質と前記ストリッジ電極の下部に残存する前記
エッチング阻止層上の前記絶縁層とを除去する工程と、
前記ストリッジ電極上に誘電体膜を形成する工程と、前
記誘電体膜上に第２導電層を形成してプレート電極を形
成する工程と、を有することを特徴とする高集積半導体
メモリ装置の製造方法である。また本発明においては前
記平坦化層を形成しないことを特徴とする。
【００１８】
【作用】本発明による高集積半導体メモリ装置の製造方
法によれば、１つの導電層上に柱電極形成のための１つ
以上のパターンを形成し、このパターンの周囲にスペー
サを作りこのパターンとスペーサを用いて導電層をエッ
チングすることによってストリッジ電極が形成されるの
で、従来スペーサ自体がストリッジ電極を構成して尖っ
た先部分において漏れ電流が発生することが解決され
る。また、ストリッジ電極が１つの導電層より作られる
ので、従来のエッチング不均一による同一ウェーハ内で
のセルキャパシタンスの不均一性を減少させ得る。さら
に、１つの導電層で電極を構成するので多層の連結によ
る工程の複雑さが低減されるほか、柱電極の個数をパタ
ーンにより自由自在に調節できるのでＭＢＣセル(Multi
-Bar-Cylinder Stack Capacitor Cell) のセルキャパシ
タンスを増加させることができ、６４Ｍビット以上のＤ
ＲＡＭセルに適合したセルキャパシタンスが確保でき
る。
法によれば、１つの導電層上に柱電極形成のための１つ
以上のパターンを形成し、このパターンの周囲にスペー
サを作りこのパターンとスペーサを用いて導電層をエッ
チングすることによってストリッジ電極が形成されるの
で、従来スペーサ自体がストリッジ電極を構成して尖っ
た先部分において漏れ電流が発生することが解決され
る。また、ストリッジ電極が１つの導電層より作られる
ので、従来のエッチング不均一による同一ウェーハ内で
のセルキャパシタンスの不均一性を減少させ得る。さら
に、１つの導電層で電極を構成するので多層の連結によ
る工程の複雑さが低減されるほか、柱電極の個数をパタ
ーンにより自由自在に調節できるのでＭＢＣセル(Multi
-Bar-Cylinder Stack Capacitor Cell) のセルキャパシ
タンスを増加させることができ、６４Ｍビット以上のＤ
ＲＡＭセルに適合したセルキャパシタンスが確保でき
る。
【００１９】
【実施例】以下、添付した図面を参照して本発明を詳細
に説明する。図４は、本発明の一実施例に係る高集積半
導体メモリ装置の概略的な断面斜視図である。同図にお
いて、半導体基板10上のフィールド酸化膜12の間には一
対のトランジスタT1、T2が形成され、この一対のトラン
ジスタは、ドレイン領域16を互いに共有し、それぞれソ
ース領域14及びゲート電極18を有する。このとき、ゲー
ト電極18は柱状に伸びてワードライン(Word line) に提
供される一方、ドレイン領域16にはビットライン20が連
結され、またトランジスタT1、T2の各ソース領域14には
ストリッジ電極S1、S2がそれぞれ連結されている。
に説明する。図４は、本発明の一実施例に係る高集積半
導体メモリ装置の概略的な断面斜視図である。同図にお
いて、半導体基板10上のフィールド酸化膜12の間には一
対のトランジスタT1、T2が形成され、この一対のトラン
ジスタは、ドレイン領域16を互いに共有し、それぞれソ
ース領域14及びゲート電極18を有する。このとき、ゲー
ト電極18は柱状に伸びてワードライン(Word line) に提
供される一方、ドレイン領域16にはビットライン20が連
結され、またトランジスタT1、T2の各ソース領域14には
ストリッジ電極S1、S2がそれぞれ連結されている。
【００２０】この各ストリッジ電極S1、S2は、下部電極
部100c、円筒電極部100a及び柱電極部100bより構成され
ている。下部電極部100cはそれぞれのメモリセル領域に
個々に形成され、各メモリセルを構成するトランジスタ
のソース領域14と連結する一方、その両側は横方向にそ
れぞれフィールド酸化膜12上及びビットライン20上にま
で伸長している。円筒電極部100aは下部電極部100cの縁
部においてこれと垂直に形成され、所定の厚さの閉じた
形状を有する。また、柱電極部100bは円筒電極部100aの
内部に下部電極部100cと垂直に形成され、少なくとも２
つ以上のバーより構成されている。
部100c、円筒電極部100a及び柱電極部100bより構成され
ている。下部電極部100cはそれぞれのメモリセル領域に
個々に形成され、各メモリセルを構成するトランジスタ
のソース領域14と連結する一方、その両側は横方向にそ
れぞれフィールド酸化膜12上及びビットライン20上にま
で伸長している。円筒電極部100aは下部電極部100cの縁
部においてこれと垂直に形成され、所定の厚さの閉じた
形状を有する。また、柱電極部100bは円筒電極部100aの
内部に下部電極部100cと垂直に形成され、少なくとも２
つ以上のバーより構成されている。
【００２１】従って、ストリッジ電極S1、S2は、限定さ
れたメモリセル領域内において、円筒電極部100aの外面
及び内面、柱電極部100bの外面、そして下部電極部100c
の外面といった電荷を蓄積し得る表面積を拡張すること
ができるので、セルキャパシタンスは、円筒電極部100a
及び柱電極部100bの高さと柱電極部100bを構成するバー
の個数とを調節することによって所望の値を得ることが
できる。
れたメモリセル領域内において、円筒電極部100aの外面
及び内面、柱電極部100bの外面、そして下部電極部100c
の外面といった電荷を蓄積し得る表面積を拡張すること
ができるので、セルキャパシタンスは、円筒電極部100a
及び柱電極部100bの高さと柱電極部100bを構成するバー
の個数とを調節することによって所望の値を得ることが
できる。
【００２２】図５は、図４の高集積半導体メモリ装置の
平面図であり、図中、符号P1は活性領域を限定するため
のマスクパターン、P2はワードラインを形成するための
マスクパターン、P3はコンタクトホールを形成するため
のマスクパターン、P4はビットライン形成のためのマス
クパターン、P5はストリッジ電極の柱電極を形成するた
めのマスクパターン、P6はストリッジ電極を限定するた
めのマスクパターンである。
平面図であり、図中、符号P1は活性領域を限定するため
のマスクパターン、P2はワードラインを形成するための
マスクパターン、P3はコンタクトホールを形成するため
のマスクパターン、P4はビットライン形成のためのマス
クパターン、P5はストリッジ電極の柱電極を形成するた
めのマスクパターン、P6はストリッジ電極を限定するた
めのマスクパターンである。
【００２３】図６Ａ〜図８Ｇは、このメモリ装置の製造
工程手順を示す工程断面図であり図５のA-A ′線に沿う
垂直断面構造を示したものである。以下、同図を参照し
つつ本発明の一実施例に係る高集積半導体メモリ装置の
製造工程を説明する。
工程手順を示す工程断面図であり図５のA-A ′線に沿う
垂直断面構造を示したものである。以下、同図を参照し
つつ本発明の一実施例に係る高集積半導体メモリ装置の
製造工程を説明する。
【００２４】まず、図６Ａは、半導体基板10上にトラン
ジスタ及びビットライン20を形成した後第１導電層50を
堆積する工程を示したものであって、まず半導体基板10
上にマスクパターンP1を用いて素子が形成される領域を
限定するためのフィールド酸化膜12を形成し、このフィ
ールド酸化膜12で限定された半導体基板10上の活性領域
にソース領域14、ドレイン領域16及びゲート絶縁膜が介
在したゲート電極18をそれぞれ形成した後、基板10の全
面に層間絶縁膜を塗布し、ソース領域14及びドレイン領
域16上にそれぞれストリッジ電極及びビットライン20を
電気的に連結するためのコンタクトホールを形成する。
ジスタ及びビットライン20を形成した後第１導電層50を
堆積する工程を示したものであって、まず半導体基板10
上にマスクパターンP1を用いて素子が形成される領域を
限定するためのフィールド酸化膜12を形成し、このフィ
ールド酸化膜12で限定された半導体基板10上の活性領域
にソース領域14、ドレイン領域16及びゲート絶縁膜が介
在したゲート電極18をそれぞれ形成した後、基板10の全
面に層間絶縁膜を塗布し、ソース領域14及びドレイン領
域16上にそれぞれストリッジ電極及びビットライン20を
電気的に連結するためのコンタクトホールを形成する。
【００２５】次いで、ドレイン領域16上に導電物質を堆
積してビットライン20を形成し、さらにストリッジ電極
を形成するため基板10全面に所定の厚さで第１導電層50
を堆積する。このとき、第１導電層50は例えば不純物が
ドープされた多結晶シリコンより形成し、また、第１導
電層50の厚さがストリッジ電極の最終の高さを決定する
ので、所望のセルキャパシタンスを計算してその厚さを
決定する。本実施例では、第１導電層50の厚さは５００
nm程度である。
積してビットライン20を形成し、さらにストリッジ電極
を形成するため基板10全面に所定の厚さで第１導電層50
を堆積する。このとき、第１導電層50は例えば不純物が
ドープされた多結晶シリコンより形成し、また、第１導
電層50の厚さがストリッジ電極の最終の高さを決定する
ので、所望のセルキャパシタンスを計算してその厚さを
決定する。本実施例では、第１導電層50の厚さは５００
nm程度である。
【００２６】図６Ｂは、第１導電層50上に第１物質層52
を形成した後、この第１物質層52を所望のパターンにパ
ターニングする工程を示したものである。この第１物質
層52は第１導電層50とエッチング速度が異なる物質であ
り、例えばＳｉＯ２である。このときの第１物質層52の
パターンは、このパターンによってストリッジ電極の柱
電極部を構成するバーの形状及び個数が決定されるた
め、セルキャパシタンスを決定する重要な要素である。
通常は、このパターンによって形成されるバーの個数が
多くなるほどセルキャパシタンスは増加する。
を形成した後、この第１物質層52を所望のパターンにパ
ターニングする工程を示したものである。この第１物質
層52は第１導電層50とエッチング速度が異なる物質であ
り、例えばＳｉＯ２である。このときの第１物質層52の
パターンは、このパターンによってストリッジ電極の柱
電極部を構成するバーの形状及び個数が決定されるた
め、セルキャパシタンスを決定する重要な要素である。
通常は、このパターンによって形成されるバーの個数が
多くなるほどセルキャパシタンスは増加する。
【００２７】図６Ｃは、第１物質層52が形成された基板
10の全面に第２物質層54を堆積する工程を示したもので
ある。この第２物質層54はエッチング速度が第１物質層
52と異なる物質であり、例えば多結晶シリコンである。
このときの第２物質層54の厚さは、ストリッジ電極の柱
電極部と円筒電極部との間の間隔を決定する要因とな
る。また、第２物質層54として不純物がドープされた多
結晶シリコンを使用した場合には、ストリッジ電極の円
筒電極部の高さに第２物質層54の厚さが含まれるように
なり、第２物質層54によるセルキャパシタンスの増加が
図れる。この時、ドープされる不純物のタイプは、スト
リッジ電極が連結されるソース領域の不純物と同じタイ
プにする。
10の全面に第２物質層54を堆積する工程を示したもので
ある。この第２物質層54はエッチング速度が第１物質層
52と異なる物質であり、例えば多結晶シリコンである。
このときの第２物質層54の厚さは、ストリッジ電極の柱
電極部と円筒電極部との間の間隔を決定する要因とな
る。また、第２物質層54として不純物がドープされた多
結晶シリコンを使用した場合には、ストリッジ電極の円
筒電極部の高さに第２物質層54の厚さが含まれるように
なり、第２物質層54によるセルキャパシタンスの増加が
図れる。この時、ドープされる不純物のタイプは、スト
リッジ電極が連結されるソース領域の不純物と同じタイ
プにする。
【００２８】図７Ｄは、第２物質層54の全面に第３物質
層を堆積した後、異方性エッチングを施してスペーサ56
を形成する工程を示したものである。この第３物質層は
第２物質層54とエッチング速度が異なる物質であり、例
えばＳｉＯ２とする。このスペーサ56の厚さはストリッ
ジ電極の円筒電極部の厚さと等しいので、スペーサ56の
厚さを変えることによってセルキャパシタンスが調節で
きる。例えば、スペーサ56の厚さが薄くなるほどセルキ
ャパシタンスは増加する。
層を堆積した後、異方性エッチングを施してスペーサ56
を形成する工程を示したものである。この第３物質層は
第２物質層54とエッチング速度が異なる物質であり、例
えばＳｉＯ２とする。このスペーサ56の厚さはストリッ
ジ電極の円筒電極部の厚さと等しいので、スペーサ56の
厚さを変えることによってセルキャパシタンスが調節で
きる。例えば、スペーサ56の厚さが薄くなるほどセルキ
ャパシタンスは増加する。
【００２９】図７Ｅは、第１物質層52、第２物質層54及
び第３物質層よりなるスペーサ56をマスクとして第１導
電層50をエッチングすることによって、ストリッジ電極
の円筒電極部及び柱電極部を形成する工程を示したもの
である。まずスペーサ56をマスクとして第２物質層54を
エッチングにより選択的に除去した後、第１物質層52及
びセルフアラインされた第２物質層54a とスペーサ56を
マスクとして第１導電層50を所定の深さまでエッチング
してストリッジ電極の円筒電極部及び柱電極部を形成す
る。このときのセルキャパシタンスは、第１導電層50の
エッチングの深さを変えることによって調節される。
び第３物質層よりなるスペーサ56をマスクとして第１導
電層50をエッチングすることによって、ストリッジ電極
の円筒電極部及び柱電極部を形成する工程を示したもの
である。まずスペーサ56をマスクとして第２物質層54を
エッチングにより選択的に除去した後、第１物質層52及
びセルフアラインされた第２物質層54a とスペーサ56を
マスクとして第１導電層50を所定の深さまでエッチング
してストリッジ電極の円筒電極部及び柱電極部を形成す
る。このときのセルキャパシタンスは、第１導電層50の
エッチングの深さを変えることによって調節される。
【００３０】図８Ｆは、円筒電極部及び柱電極部を各メ
モリセル単位に限定してストリッジ電極パターン50b を
形成する工程を示したものである。円筒電極部及び柱電
極部が形成された基板10の全面にフォトレジストを塗布
した後、マスクパターンP6を用いて第１導電層50を選択
的に除去することによって、円筒電極部、柱電極部及び
下部電極部を具備するストリッジ電極50b を形成する。
モリセル単位に限定してストリッジ電極パターン50b を
形成する工程を示したものである。円筒電極部及び柱電
極部が形成された基板10の全面にフォトレジストを塗布
した後、マスクパターンP6を用いて第１導電層50を選択
的に除去することによって、円筒電極部、柱電極部及び
下部電極部を具備するストリッジ電極50b を形成する。
【００３１】図８Ｇは、ストリッジ電極50b の全面に誘
電体膜60及びプレート電極62を形成する工程を示したも
のである。ストリッジ電極50b の全面に、例えばＴａ２
Ｏ５のような高誘電物質を塗布して誘電体膜60を形成
し、次いで、基板10全面に、例えば不純物がドープされ
た多結晶シリコンのような第２導電層を堆積してプレー
ト電極62を形成することによって、ストリッジ電極50b
、誘電体膜60及びプレート電極62を具備する高集積半
導体メモリ装置のキャパシタを形成する。
電体膜60及びプレート電極62を形成する工程を示したも
のである。ストリッジ電極50b の全面に、例えばＴａ２
Ｏ５のような高誘電物質を塗布して誘電体膜60を形成
し、次いで、基板10全面に、例えば不純物がドープされ
た多結晶シリコンのような第２導電層を堆積してプレー
ト電極62を形成することによって、ストリッジ電極50b
、誘電体膜60及びプレート電極62を具備する高集積半
導体メモリ装置のキャパシタを形成する。
【００３２】図９Ａ〜図１１Ｅは、本発明の他の実施例
に係る高集積半導体メモリ装置の一部工程断面図であっ
て、第１物質層52、第２物質層54a 及び第３物質層56を
マスクとして第１導電層50をエッチングした後（図７Ｅ
参照）、基板全面に第４物質層80を堆積し（図９Ａ参
照）、異方性エッチングによって第４物質層80を各メモ
リセル単位に分離して第４物質層80a を形成する（図９
Ｂ参照）。この第４物質層80は、エッチング速度が第１
導電層50、第１、第２及び第３物質52、54、56と異なる
物質であり、異方性エッチングの際に前記物質を保護し
これら物質の側壁にスペーサを形成する。
に係る高集積半導体メモリ装置の一部工程断面図であっ
て、第１物質層52、第２物質層54a 及び第３物質層56を
マスクとして第１導電層50をエッチングした後（図７Ｅ
参照）、基板全面に第４物質層80を堆積し（図９Ａ参
照）、異方性エッチングによって第４物質層80を各メモ
リセル単位に分離して第４物質層80a を形成する（図９
Ｂ参照）。この第４物質層80は、エッチング速度が第１
導電層50、第１、第２及び第３物質52、54、56と異なる
物質であり、異方性エッチングの際に前記物質を保護し
これら物質の側壁にスペーサを形成する。
【００３３】次いで、第４物質層80a をエッチングマス
クとして第１導電層50a を選択的に除去する。このエッ
チング工程では、異方性エッチングと等方性エッチング
とが併用され、通常は、先に異方性エッチングを施して
から等方性エッチングを行う。これは、高集積化される
ほど間隔が狭くなるメモリセル間を区分する谷を形成す
るためのエッチング工程において、この谷で除去されず
に残された物質を完全に除去し、これによって素子の電
気的特性を向上させるためである。次いで、第４物質層
80a をエッチングマスクとした上記エッチング工程によ
り第１導電層50a が選択的に除去された部分に第５物質
層82を埋める。これは、第１、第２、第３及び第４物質
52、54a 、56、80a を除去するための後工程においてビ
ットライン20上部に形成された絶縁膜の損傷を防止する
ためのものであり、通常は第５物質層82としてフォトレ
ジストを使用する（以上、図１０Ｃ参照）。
クとして第１導電層50a を選択的に除去する。このエッ
チング工程では、異方性エッチングと等方性エッチング
とが併用され、通常は、先に異方性エッチングを施して
から等方性エッチングを行う。これは、高集積化される
ほど間隔が狭くなるメモリセル間を区分する谷を形成す
るためのエッチング工程において、この谷で除去されず
に残された物質を完全に除去し、これによって素子の電
気的特性を向上させるためである。次いで、第４物質層
80a をエッチングマスクとした上記エッチング工程によ
り第１導電層50a が選択的に除去された部分に第５物質
層82を埋める。これは、第１、第２、第３及び第４物質
52、54a 、56、80a を除去するための後工程においてビ
ットライン20上部に形成された絶縁膜の損傷を防止する
ためのものであり、通常は第５物質層82としてフォトレ
ジストを使用する（以上、図１０Ｃ参照）。
【００３４】次いで、第５物質層82を保護壁として第
１、第２、第３及び第４物質52、54a、56、80a をウェ
ットエッチングにより除去した後、第５物質層82を除去
してストリッジ電極50b を形成し（図１０Ｄ参照）、ス
トリッジ電極50b の全面に誘電体膜60を塗布しさらにプ
レート電極62を形成することによってキャパシタを形成
する（図１１Ｅ参照）。
１、第２、第３及び第４物質52、54a、56、80a をウェ
ットエッチングにより除去した後、第５物質層82を除去
してストリッジ電極50b を形成し（図１０Ｄ参照）、ス
トリッジ電極50b の全面に誘電体膜60を塗布しさらにプ
レート電極62を形成することによってキャパシタを形成
する（図１１Ｅ参照）。
【００３５】この実施例では、ストリッジ電極50b をそ
れぞれのメモリセル単位に限定するために第４物質層80
及び第５物質層82を用いているが、これは、メモリセル
のサイズが小さくなるほどエッチングのためにパターニ
ングされたフォトレジストパターン間の間隔が狭くな
り、このパターンの一部分が未だ乾燥していないフォト
レジストにくっついてしまう現象を防止するためであ
る。この時、第４物質層80はストリッジ電極50b を各セ
ル単位に限定する役割を負い、第５物質層82は、ストリ
ッジ電極50b の限定後に残存する物質を除去する工程に
おいて、ストレッジ電極50b を絶縁する際に現れる基板
の最上部が前記除去工程によって損傷を受けるのを防止
する役割を負っている。
れぞれのメモリセル単位に限定するために第４物質層80
及び第５物質層82を用いているが、これは、メモリセル
のサイズが小さくなるほどエッチングのためにパターニ
ングされたフォトレジストパターン間の間隔が狭くな
り、このパターンの一部分が未だ乾燥していないフォト
レジストにくっついてしまう現象を防止するためであ
る。この時、第４物質層80はストリッジ電極50b を各セ
ル単位に限定する役割を負い、第５物質層82は、ストリ
ッジ電極50b の限定後に残存する物質を除去する工程に
おいて、ストレッジ電極50b を絶縁する際に現れる基板
の最上部が前記除去工程によって損傷を受けるのを防止
する役割を負っている。
【００３６】図１２は、本発明の他の実施例に係る高集
積半導体メモリ装置の垂直断面図である。これは、スト
リッジ電極50b の下部電極部の下面までキャパシタの有
効面積を確保するためのものであって、前述した第１実
施例よりやや大きいキャパシタンスが得られる。
積半導体メモリ装置の垂直断面図である。これは、スト
リッジ電極50b の下部電極部の下面までキャパシタの有
効面積を確保するためのものであって、前述した第１実
施例よりやや大きいキャパシタンスが得られる。
【００３７】この実施例は、トランジスタが形成された
半導体基板の表面にさらに平坦化層90、エッチング阻止
層92及び図示しないスペーサ層を形成した後、本発明に
よる工程を実施して図８Ｆに示すストレッジ電極パター
ン50a を形成し、エッチング阻止層92上の絶縁層を除去
することによって達成される。
半導体基板の表面にさらに平坦化層90、エッチング阻止
層92及び図示しないスペーサ層を形成した後、本発明に
よる工程を実施して図８Ｆに示すストレッジ電極パター
ン50a を形成し、エッチング阻止層92上の絶縁層を除去
することによって達成される。
【００３８】図１３は、本発明のさらに他の実施例に係
る高集積半導体メモリ装置の垂直断面図である。これ
は、第１実施例においてストリッジ電極50b を第１導電
層50からのみ形成していたのを変更し、第２物質54a の
種類を第１導電層50と同じにして本発明の工程を実行す
るものであり、これによって、第２物質層54a の厚さに
相当する程度のセルキャパシタンスの増加が図れる。
る高集積半導体メモリ装置の垂直断面図である。これ
は、第１実施例においてストリッジ電極50b を第１導電
層50からのみ形成していたのを変更し、第２物質54a の
種類を第１導電層50と同じにして本発明の工程を実行す
るものであり、これによって、第２物質層54a の厚さに
相当する程度のセルキャパシタンスの増加が図れる。
【００３９】図１４は、本発明のさらに他の実施例に係
る高集積半導体メモリ装置の垂直断面図であり、ビット
ライン20を平坦化したものである。これによりビットラ
イン20での抵抗が減少するので、素子動作特性が改善さ
れる。
る高集積半導体メモリ装置の垂直断面図であり、ビット
ライン20を平坦化したものである。これによりビットラ
イン20での抵抗が減少するので、素子動作特性が改善さ
れる。
【００４０】図１５は、本発明のさらに他の実施例に係
る高集積半導体メモリ装置の垂直断面図であり、ストリ
ッジ電極50b の下部電極部をその下部構造物の表面屈曲
に沿って形成したものである。このように、下部構造物
の表面を平坦化せずにその表面の屈曲に沿ってストリッ
ジ電極50b の下部電極部を形成することによって、平坦
な下部電極部を有する図１２の実施例に比べより大きい
有効キャパシタンスが確保できる。
る高集積半導体メモリ装置の垂直断面図であり、ストリ
ッジ電極50b の下部電極部をその下部構造物の表面屈曲
に沿って形成したものである。このように、下部構造物
の表面を平坦化せずにその表面の屈曲に沿ってストリッ
ジ電極50b の下部電極部を形成することによって、平坦
な下部電極部を有する図１２の実施例に比べより大きい
有効キャパシタンスが確保できる。
【００４１】図１６及び図１７は、それぞれ本発明のさ
らに他の実施例に係る高集積半導体メモリ装置の概略断
面斜視図であり、ストリッジ電極S1、S2の柱電極100bの
個数が１個及び３個の場合をそれぞれ示している。これ
により、本発明によれば柱電極100bの個数を自由自在に
調節できることが分かる。このとき、柱電極100bの個数
及び形状は、第１物質のパターニング方法に応じて自由
に変え得る。
らに他の実施例に係る高集積半導体メモリ装置の概略断
面斜視図であり、ストリッジ電極S1、S2の柱電極100bの
個数が１個及び３個の場合をそれぞれ示している。これ
により、本発明によれば柱電極100bの個数を自由自在に
調節できることが分かる。このとき、柱電極100bの個数
及び形状は、第１物質のパターニング方法に応じて自由
に変え得る。
【００４２】
【発明の効果】以上述べたように、本発明によれば、１
つの導電層上に１つ以上のパターンとこのパターンの周
辺に形成されたスペーサを用いてセルキャパシタンスを
形成するので、このパターンの個数を変化させてセルキ
ャパシタンスの値を調節することができ、同一ウェーハ
内で生じるセルキャパシタンスの不均一性及び漏れ電流
問題を解決することができる。
つの導電層上に１つ以上のパターンとこのパターンの周
辺に形成されたスペーサを用いてセルキャパシタンスを
形成するので、このパターンの個数を変化させてセルキ
ャパシタンスの値を調節することができ、同一ウェーハ
内で生じるセルキャパシタンスの不均一性及び漏れ電流
問題を解決することができる。
【図１】Ａ〜Ｃは従来の高集積半導体メモリ装置の工程
順序を示す工程断面図である。
順序を示す工程断面図である。
【図２】Ｄ〜Ｆは図１Ｃに続く工程断面図である。
【図３】Ｇは図２Ｆに続く工程断面図であり、Ｈは図１
Ａ〜図３Ｇに示された製造工程に従って製造された半導
体メモリ装置においてウェーハ全体にわたりエッチング
が不均一になる場合の効果を示した断面図である。
Ａ〜図３Ｇに示された製造工程に従って製造された半導
体メモリ装置においてウェーハ全体にわたりエッチング
が不均一になる場合の効果を示した断面図である。
【図４】本発明の製造方法による高集積半導体メモリ装
置の概略的な断面斜視図である。
置の概略的な断面斜視図である。
【図５】図４の高集積半導体メモリ装置の平面図であ
る。
る。
【図６】Ａ〜Ｃは図５のA-A ′線断面構造を通じてみた
図４の高集積半導体メモリ装置の製造方法の一実施例に
係る工程順序を示す工程断面図である。
図４の高集積半導体メモリ装置の製造方法の一実施例に
係る工程順序を示す工程断面図である。
【図７】Ｄ、Ｅは図６Ｃに続く工程断面図である。
【図８】Ｆ、Ｇは図７Ｅに続く工程断面図である。
【図９】Ａ、Ｂは図６Ａ〜図８Ｇの工程と一部工程を異
にする図４の高集積半導体メモリ装置の製造方法の他の
実施例に係る工程順序を示す工程断面図である。
にする図４の高集積半導体メモリ装置の製造方法の他の
実施例に係る工程順序を示す工程断面図である。
【図１０】Ｃ、Ｄは図９Ｂに続く工程断面図である。
【図１１】Ｅは図１０Ｄに続く工程断面図である。
【図１２】図６Ａ〜図８Ｇの工程と一部工程を異にする
本発明による高集積半導体メモリ装置の製造方法のさら
に他の実施例を示す工程断面図である。
本発明による高集積半導体メモリ装置の製造方法のさら
に他の実施例を示す工程断面図である。
【図１３】本発明による高集積半導体メモリ装置の製造
方法のさらに他の実施例を示す工程断面図である。
方法のさらに他の実施例を示す工程断面図である。
【図１４】本発明による高集積半導体メモリ装置の製造
方法のさらに他の実施例を示す工程断面図である。
方法のさらに他の実施例を示す工程断面図である。
【図１５】本発明による高集積半導体メモリ装置の製造
方法のさらに他の実施例を示す工程断面図である。
方法のさらに他の実施例を示す工程断面図である。
【図１６】本発明による高集積半導体メモリ装置の他の
実施例を示す概略的な断面斜視図である。
実施例を示す概略的な断面斜視図である。
【図１７】本発明による高集積半導体メモリ装置のさら
に他の実施例を示す概略的な断面斜視図である。
に他の実施例を示す概略的な断面斜視図である。
Ｔ1 、Ｔ2 …トランジスタ Ｓ1 、Ｓ2 …ストリッジ電極 Ｃ1 、Ｃ2 …キャパシタ １００ａ…円筒電極部 １００ｂ…柱電極部 １００ｃ…下部電極部 １０…半導体基板 ２０…ビットライン ５０…第１導電層 ５０ｂ…ストリッジ電極パターン ５２…第１物質層 ５４…第２物質層 ５６…スペーサ ５８…フォトレジストパターン ６０…誘電体膜 ６２…プレート電極 ８０…第４物質層 ８２…第５物質層 ９０…平坦化層 ９２…エッチング阻止層
Claims (21)
- 【請求項１】半導体基板上に１つのトランジスタと１つ
のキャパシタよりなるメモリセルをマトリックス状に形
成してなる高集積半導体メモリ装置のキャパシタ製造方
法であって、 前記トランジスタが形成された前記半導体基板上に第１
導電層を形成する工程と、 前記第１導電層上に前記第１導電層とエッチング速度の
異なる第１物質層を形成する工程と、 前記第１物質層を所望のパターンにパターニングする工
程と、 前記第１物質層により形成されたパターンの上部及び側
壁ならびに露出している前記第１導電層上に、前記パタ
ーンの縁でステップを以て前記第１物質層とエッチング
速度の異なる第２物質層を形成する工程と、 前記第２物質層上に前記第２物質層とエッチング速度の
異なる第３物質層を形成する工程と、 前記第３物質層をエッチングして前記第２物質層のステ
ップ部分にスペーサを形成する工程と、 前記スペーサをマスクとして前記第２物質層をエッチン
グして前記第１導電層上に、前記スペーサの下に残る第
２物質層によるパターンを形成し、かつ前記第１物質層
による前記パターンを残す工程と、 前記第１物質層のパターン及び前記スペーサとその下部
に残された前記第２物質層よりなるパターンとをマスク
として前記第１導電層を所定の深さまでエッチングする
工程と、 前記第１導電層を選択的に除去して各セル単位に限定さ
れるストリッジ電極を形成する工程と、 前記ストリッジ電極上に残存する前記第１導電層と異な
る物質を除去する工程と、 前記ストリッジ電極上に誘電体膜を形成する工程と、前記誘電体膜上に 第２導電層を形成してプレート電極を
形成する工程と、 を有することを特徴とする高集積半導体メモリ装置の製
造方法。 - 【請求項２】前記第１導電層は不純物がドープされた多
結晶シリコンであることを特徴とする請求項１記載の高
集積半導体メモリ装置の製造方法。 - 【請求項３】前記第１物質層はＳｉＯ２であることを特
徴とする請求項１記載の高集積半導体メモリ装置の製造
方法。 - 【請求項４】前記第２物質は導電物質であることを特徴
とする請求項１記載の高集積半導体メモリ装置の製造方
法。 - 【請求項５】前記第３物質はＳｉＯ２であることを特徴
とする請求項１記載の高集積半導体メモリ装置の製造方
法。 - 【請求項６】前記ストリッジ電極の有効キャパシタ面積
は前記スペーサの厚さ及び前記第１導電層のエッチング
された深さに応じて調節されることを特徴とする請求項
１記載の高集積半導体メモリ装置の製造方法。 - 【請求項７】前記ストリッジ電極は前記パターンの個数
及び形状に応じた複数の柱電極部、該柱電極部を取り巻
く円筒電極部及び該柱状電極部と円筒電極を垂直に支持
する下部電極部よりなり、 前記複数の柱電極部の数は前記パターンの個数及び形状
に応じて変更されることを特徴とする請求項１記載の高
集積半導体メモリ装置の製造方法。 - 【請求項８】前記パターンの個数は少なくとも１つ以上
であることを特徴とする請求項７記載の高集積半導体メ
モリ装置の製造方法。 - 【請求項９】前記スペーサの厚さは前記外郭電極の厚さ
であることを特徴とする請求項８記載の高集積半導体メ
モリ装置の製造方法。 - 【請求項１０】前記残存物質は第１及び第３物質層であ
ることを特徴とする請求項１記載の高集積半導体メモリ
装置の製造方法。 - 【請求項１１】前記残存物質は第１、第２及び第３物質
層であることを特徴とする請求項１記載の高集積半導体
メモリ装置の製造方法。 - 【請求項１２】半導体基板上に１つのトランジスタと１
つのキャパシタよりなるメモリセルをマトリックス状に
形成してなる高集積半導体メモリ装置のキャパシタ製造
方法であって、 前記トランジスタが形成された前記半導体基板上に第１
導電層を形成する工程と、 前記第１導電層上に前記第１導電層とエッチング速度の
異なる第１物質層を形成する工程と、 前記第１物質層を所望のパターンにパターニングする工
程と、 前記第１物質層により形成されたパターンの上部及び側
壁ならびに露出している前記第１導電層上に、前記パタ
ーンの縁でステップを以て前記第１物質層とエッチング
速度の異なる第２物質層を形成する工程と、 前記第２物質層上に前記第２物質層とエッチング速度の
異なる第３物質層を形成する工程と、 前記第３物質層をエッチングして前記第２物質層のステ
ップ部分にスペーサを形成する工程と、 前記スペーサをマスクとして前記第２物質層をエッチン
グする工程と、 前記第１物質層のパターン及び前記スペーサの下部に残
された前記第２物質層をマスクとして前記第１導電層を
所定の深さまでエッチングする工程と、 前記第１導電層を所定の深さまでエッチングする工程を
経た半導体基板上に前 記第１導電層、前記第１物質層、
前記第２物質層及び前記第３物質層とエッチング速度の
異なる第４物質層を形成する工程と、 前記第４物質層を選択的に除去した後これをマスクとし
て前記第１導電層をエッチングして各セル単位にストリ
ッジ電極を形成する工程と、 前記第１導電層が選択的に除去された空間に前記第１導
電層、前記第１物質層、前記第２物質層、前記第３物質
層及び前記第４物質層と異なる第５物質層を導入する工
程と、 前記第５物質層を保護膜として前記ストリッジ電極上に
残存する物質を除去した後前記第５物質層を除去する工
程と、 前記ストリッジ電極上に誘電体膜を形成する工程と、前記誘電体膜 上に第２導電層を形成してプレート電極を
形成する工程と、 を有することを特徴とする高集積半導体メモリ装置の製
造方法。 - 【請求項１３】前記第２物質層は前記第１導電層と等し
いかあるいは異なる物質であることを特徴とする請求項
１２記載の高集積半導体メモリ装置の製造方法。 - 【請求項１４】前記第１導電層は前記第４物質層をエッ
チングマスクとして除去されることを特徴とする請求項
１２記載の高集積半導体メモリ装置の製造方法。 - 【請求項１５】前記第１導電層をエッチングして各セル
単位にストリッジ電極を形成する工程は異方性エッチン
グにより前記第１導電層を選択的に除去した後、等方性
エッチングを行って前記第１導電層の残された物質を除
去する工程よりなることを特徴とする請求項１２記載の
高集積半導体メモリ装置の製造方法。 - 【請求項１６】前記第５物質はフォトレジストであるこ
とを特徴とする請求項１２記載の高集積半導体メモリ装
置の製造方法。 - 【請求項１７】半導体基板上に１つのトランジスタと１
つのキャパシタよりなるメモリセルをマトリックス状に
形成してなる高集積半導体メモリ装置のキャパシタ製造
方法であって、 前記トランジスタが形成された前記半導体基板上に平坦
化層、エッチング阻止層及び絶縁層を順次形成する工程
と、 前記絶縁層上に所定の厚さで第１導電層を形成する工程
と、 前記第１導電層上に前記第１導電層とエッチング速度の
異なる第１物質層を形成する工程と、 前記第１物質層を所望のパターンにパターニングする工
程と、 前記第１物質層により形成されたパターンの上部及び側
壁ならびに露出している前記第１導電層上に、前記パタ
ーンの縁でステップを以て前記第１物質層とエッチング
速度の異なる第２物質層を形成する工程と、 前記第２物質層上に前記第２物質層とエッチング速度の
異なる第３物質層を形成する工程と、 前記第３物質層をエッチングして前記第２物質層のステ
ップ部分にスペーサを形成する工程と、 前記スペーサをマスクとして前記第２物質層をエッチン
グして前記第１導電層上に、前記スペーサの下に残る第
２物質層によるパターンを形成し、かつ前記第１物質の
前記パターンを残す工程と、 前記第１物質層のパターン及び前記スペーサとその下部
に残された前記第２物質層よりなるパターンとをマスク
として前記第１導電層を所定の深さまでエッチングする
工程と、 前記第１導電層を選択的に除去して各セル単位に限定さ
れるストリッジ電極を形成する工程と、 前記ストリッジ電極の上部に残存する前記第１導電層と
異なる物質と前記ストリッジ電極の下部に残存する前記
エッチング阻止層上の前記絶縁層とを除去する工程と、 前記ストリッジ電極上に誘電体膜を形成する工程と、前記誘電体膜上 に第２導電層を形成してプレート電極を
形成する工程と、 を有することを特徴とする高集積半導体メモリ装置の製
造方法。 - 【請求項１８】前記エッチング阻止層は窒化膜であるこ
とを特徴とする請求項１７記載の高集積半導体メモリ装
置の製造方法。 - 【請求項１９】前記平坦化層は前記エッチング阻止層及
び絶縁層の下部に形成され、前記ストリッジ電極の下部
を平坦に形成させることを特徴とする請求項１７記載の
高集積半導体メモリ装置の製造方法。 - 【請求項２０】半導体基板上に１つのトランジスタと１
つのキャパシタよりなるメモリセルをマトリックス状に
形成してなる高集積半導体メモリ装置のキャパシタ製造
方法であって、 前記トランジスタが形成された前記半導体基板上に、エ
ッチング阻止層及び絶縁層を順次形成する工程と、 前記絶縁層上に所定の厚さで第１導電層を形成する工程
と、 前記第１導電層上に前記第１導電層とエッチング速度の
異なる第１物質層を形成する工程と、 前記第１物質層を所望のパターンにパターニングする工
程と、 前記第１物質層により形成されたパターンの上部及び側
壁ならびに露出している前記第１導電層上に、前記パタ
ーンの縁でステップを以て前記第１物質層とエッチング
速度の異なる第２物質層を形成する工程と、 前記第２物質層上に前記第２物質層とエッチング速度の
異なる第３物質層を形成する工程と、 前記第３物質層をエッチングして前記第２物質層のステ
ップ部分にスペーサを形成する工程と、 前記スペーサをマスクとして前記第２物質層をエッチン
グして前記第１導電層上に、前記スペーサの下に残る第
２物質層によるパターンを形成し、かつ前記第１物質の
前記パターンを残す工程と、 前記第１物質層のパターン及び前記スペーサとその下部
に残された前記第２物質層よりなるパターンとをマスク
として前記第１導電層を所定の深さまでエッチ ングする
工程と、 前記第１導電層を選択的に除去して各セル単位に限定さ
れるストリッジ電極を形成する工程と、 前記ストリッジ電極の上部に残存する前記第１導電層と
異なる物質と前記ストリッジ電極の下部に残存する前記
エッチング阻止層上の前記絶縁層とを除去する工程と、 前記ストリッジ電極上に誘電体膜を形成する工程と、 前記誘電体膜上に第２導電層を形成してプレート電極を
形成する工程と、 を有することを特徴とする高集積半導体メモリ装置の製
造方法。 - 【請求項２１】前記ストリッジ電極の上部に残存する物
質及び前記ストリッジ電極の下部に残存する前記エッチ
ング阻止層上の前記絶縁層はウェットエッチングにより
除去されることを特徴とする請求項１７または請求項２
０に記載の高集積半導体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910001590A KR930009594B1 (ko) | 1991-01-30 | 1991-01-30 | 고집적 반도체 메모리장치 및 그 제조방법 |
| KR1590 | 1992-02-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04249363A JPH04249363A (ja) | 1992-09-04 |
| JP2617049B2 true JP2617049B2 (ja) | 1997-06-04 |
Family
ID=19310503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3129636A Expired - Fee Related JP2617049B2 (ja) | 1991-01-30 | 1991-05-31 | 高集積半導体メモリ装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5274258A (ja) |
| JP (1) | JP2617049B2 (ja) |
| KR (1) | KR930009594B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101306294B1 (ko) * | 2012-03-09 | 2013-09-09 | 주식회사 오토산업 | Ｃｎｔ 압력센서 제조방법 |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434742A (en) * | 1991-12-25 | 1995-07-18 | Hitachi, Ltd. | Capacitor for semiconductor integrated circuit and method of manufacturing the same |
| KR960003498B1 (ko) * | 1992-06-18 | 1996-03-14 | 금성일렉트론주식회사 | 반도체장치의 캐패시터 제조방법 |
| US5539612A (en) * | 1992-09-08 | 1996-07-23 | Texas Instruments Incorporated | Intermediate structure for forming a storage capacitor |
| KR960011655B1 (en) * | 1993-04-20 | 1996-08-24 | Hyundai Electronics Ind | Dram cell capacitor and the method |
| KR960011664B1 (ko) * | 1993-05-21 | 1996-08-24 | 현대전자산업 주식회사 | 반도체 장치의 캐패시터 형성방법 |
| KR0140644B1 (ko) * | 1994-01-12 | 1998-06-01 | 문정환 | 반도체 메모리장치 및 그 제조방법 |
| JP2956482B2 (ja) * | 1994-07-29 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US5959319A (en) * | 1995-04-18 | 1999-09-28 | Nippon Steel Corporation | Semiconductor memory device having word line conductors provided at lower level than memory cell capacitor and method of manufacturing same |
| JPH09199680A (ja) * | 1996-01-17 | 1997-07-31 | Nec Corp | 半導体装置およびその製造方法 |
| TW373320B (en) * | 1996-05-27 | 1999-11-01 | United Microelectronics Corporaiton | Structure and production method of capacitor of dynamic RAM |
| US5604146A (en) * | 1996-06-10 | 1997-02-18 | Vanguard International Semiconductor Corporation | Method to fabricate a semiconductor memory device having an E-shaped storage node |
| EP0821412B1 (en) * | 1996-06-17 | 2006-09-13 | United Microelectronics Corporation | Hemispherical-grained silicon top-gate electrode for improved soft-error immunity in SRAMs |
| US5807775A (en) * | 1996-06-24 | 1998-09-15 | Vanguard International Semiconductor Corporation | Method for forming a double walled cylindrical capacitor for a DRAM |
| TW312831B (en) | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(3) |
| TW312037B (en) | 1996-08-07 | 1997-08-01 | United Microelectronics Corp | Manufacturing method of capacitor of dynamic random access memory |
| US5739060A (en) * | 1996-08-16 | 1998-04-14 | United Microelecrtronics Corporation | Method of fabricating a capacitor structure for a semiconductor memory device |
| TW297948B (en) * | 1996-08-16 | 1997-02-11 | United Microelectronics Corp | Memory cell structure of DRAM |
| TW304290B (en) * | 1996-08-16 | 1997-05-01 | United Microelectronics Corp | The manufacturing method for semiconductor memory device with capacitor |
| TW306036B (en) * | 1996-08-16 | 1997-05-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (part 2) |
| TW308729B (en) * | 1996-08-16 | 1997-06-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (3) |
| US5744833A (en) * | 1996-08-16 | 1998-04-28 | United Microelectronics Corporation | Semiconductor memory device having tree-type capacitor |
| TW306064B (en) * | 1996-08-16 | 1997-05-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (part 6) |
| TW308727B (en) * | 1996-08-16 | 1997-06-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (4) |
| TW427012B (en) * | 1996-08-16 | 2001-03-21 | United Microelectronics Corp | The manufacturing method of double-combined capacitor DRAM cells |
| TW304288B (en) * | 1996-08-16 | 1997-05-01 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor |
| TW302524B (en) * | 1996-08-16 | 1997-04-11 | United Microelectronics Corp | Memory cell structure of dynamic random access memory and manufacturing method thereof |
| US5759890A (en) * | 1996-08-16 | 1998-06-02 | United Microelectronics Corporation | Method for fabricating a tree-type capacitor structure for a semiconductor memory device |
| TW366592B (en) * | 1996-08-16 | 1999-08-11 | United Microelectronics Corp | DRAM memory and the manufacturing method for the memory cells |
| TW351846B (en) * | 1996-08-16 | 1999-02-01 | United Microelectronics Corp | Method for fabricating memory cell for DRAM |
| TW312828B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(5) |
| US5796138A (en) * | 1996-08-16 | 1998-08-18 | United Microelectronics Corporation | Semiconductor memory device having a tree type capacitor |
| TW312829B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Semiconductor memory device with capacitor(6) |
| US6010932A (en) * | 1996-12-05 | 2000-01-04 | Micron Technology, Inc. | Fork-like memory structure for ULSI DRAM and method of fabrication |
| GB2323705B (en) * | 1997-03-27 | 2002-02-20 | Nec Corp | Semiconductor device with memory cell and fabrication method thereof |
| US6258662B1 (en) * | 1997-05-06 | 2001-07-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming cylindrical DRAM capacitors |
| US6384446B2 (en) * | 1998-02-17 | 2002-05-07 | Agere Systems Guardian Corp. | Grooved capacitor structure for integrated circuits |
| US6005269A (en) * | 1998-02-19 | 1999-12-21 | Texas Instruments - Acer Incorporated | DRAM cell with a double-crown shaped capacitor |
| KR100268421B1 (ko) * | 1998-04-18 | 2000-10-16 | 윤종용 | 커패시터 및 그의 제조 방법 |
| KR100546395B1 (ko) * | 2003-11-17 | 2006-01-26 | 삼성전자주식회사 | 반도체소자의 커패시터 및 그 제조방법 |
| KR20050052076A (ko) * | 2003-11-29 | 2005-06-02 | 삼성전자주식회사 | 반도체 장치의 캐패시터 및 그 제조 방법 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62286270A (ja) * | 1986-06-05 | 1987-12-12 | Sony Corp | 半導体メモリ装置 |
| JP2621181B2 (ja) * | 1987-06-12 | 1997-06-18 | 日本電気株式会社 | Ｍｉｓ型半導体記憶装置 |
| DE3856143T2 (de) * | 1987-06-17 | 1998-10-29 | Fujitsu Ltd | Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff |
| KR910009805B1 (ko) * | 1987-11-25 | 1991-11-30 | 후지쓰 가부시끼가이샤 | 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 |
| US5140389A (en) * | 1988-01-08 | 1992-08-18 | Hitachi, Ltd. | Semiconductor memory device having stacked capacitor cells |
| JP2838412B2 (ja) * | 1988-06-10 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置のキャパシタおよびその製造方法 |
| JP2724209B2 (ja) * | 1989-06-20 | 1998-03-09 | シャープ株式会社 | 半導体メモリ素子の製造方法 |
| JPH0338061A (ja) * | 1989-07-05 | 1991-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPH088341B2 (ja) * | 1989-10-06 | 1996-01-29 | 三菱電機株式会社 | 半導体記憶装置 |
| US5164337A (en) * | 1989-11-01 | 1992-11-17 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device having a capacitor in a stacked memory cell |
| DD299990A5 (de) * | 1990-02-23 | 1992-05-14 | Dresden Forschzentr Mikroelek | Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung |
| KR930000581B1 (ko) * | 1990-04-04 | 1993-01-25 | 금성일렉트론 주식회사 | 자기 정렬된 캐패시터 콘택을 갖는 셀 제조방법 및 구조 |
| JP3120462B2 (ja) * | 1990-04-10 | 2000-12-25 | 松下電器産業株式会社 | 半導体集積回路装置及びその製造方法 |
| KR930002292B1 (ko) * | 1990-06-02 | 1993-03-29 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
| JP2644908B2 (ja) * | 1990-06-25 | 1997-08-25 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JP2886280B2 (ja) * | 1990-06-29 | 1999-04-26 | 宮城沖電気株式会社 | 半導体記憶装置の製造方法 |
| JPH0499373A (ja) * | 1990-08-18 | 1992-03-31 | Mitsubishi Electric Corp | 半導体記憶素子 |
| JP3079558B2 (ja) * | 1990-11-05 | 2000-08-21 | 日本電気株式会社 | 半導体メモリセルの形成方法 |
| KR930009583B1 (ko) * | 1990-11-29 | 1993-10-07 | 삼성전자 주식회사 | 융모모양의 커패시터구조를 가진 반도체 메모리장치의 제조방법 |
| JP2644381B2 (ja) * | 1990-12-14 | 1997-08-25 | シャープ株式会社 | 半導体メモリ素子の製造方法 |
| US5061650A (en) * | 1991-01-17 | 1991-10-29 | Micron Technology, Inc. | Method for formation of a stacked capacitor |
| KR930009593B1 (ko) * | 1991-01-30 | 1993-10-07 | 삼성전자 주식회사 | 고집적 반도체 메모리장치 및 그 제조방법(HCC Cell) |
-
1991
- 1991-01-30 KR KR1019910001590A patent/KR930009594B1/ko not_active IP Right Cessation
- 1991-05-31 JP JP3129636A patent/JP2617049B2/ja not_active Expired - Fee Related
- 1991-06-14 US US07/715,913 patent/US5274258A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101306294B1 (ko) * | 2012-03-09 | 2013-09-09 | 주식회사 오토산업 | Ｃｎｔ 압력센서 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5274258A (en) | 1993-12-28 |
| KR930009594B1 (ko) | 1993-10-07 |
| KR920015576A (ko) | 1992-08-27 |
| JPH04249363A (ja) | 1992-09-04 |
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