JP3079558B2 - 半導体メモリセルの形成方法 - Google Patents
半導体メモリセルの形成方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１トランジスタ、１キャパシタ型の半導体メ
モリセルとその形成方法に関する。
モリセルとその形成方法に関する。
MOSダイナミックメモリは、1970年の1kビット・ダイ
ナミック・ランダム・アクセス・メモリの発売を出発点
として、以後３年に４倍の割合で大規模化がなされ、そ
のメモリセルの面積は１世代に0.3〜0.4倍に縮小されて
きた。メモリセルを縮小してもソフトエラー耐性を低下
させないために、セル容量の確保が重要な問題となって
いる。
ナミック・ランダム・アクセス・メモリの発売を出発点
として、以後３年に４倍の割合で大規模化がなされ、そ
のメモリセルの面積は１世代に0.3〜0.4倍に縮小されて
きた。メモリセルを縮小してもソフトエラー耐性を低下
させないために、セル容量の確保が重要な問題となって
いる。
この問題を解決する方法の一つに1990年春季第37回応
用物理学会関係連合講演会29a−SB−３「Ring構造を有
するスタックセル」と題して発表された方法がある。こ
の方法では、第３図に示すようにＰ型シリコン基板１に
形成されたMOSトランジスタの一方のソース・ドレイン
領域５−１上に蓄積電極として所定形状の第１導電部材
８を形成し、さらにその周囲に第２導電部材9bを設け第
１導電部材８と第２導電部材9bの間の溝も容量部として
利用することによりセル面積の増大を抑えながら、大き
な容量を確保しようとしている。
用物理学会関係連合講演会29a−SB−３「Ring構造を有
するスタックセル」と題して発表された方法がある。こ
の方法では、第３図に示すようにＰ型シリコン基板１に
形成されたMOSトランジスタの一方のソース・ドレイン
領域５−１上に蓄積電極として所定形状の第１導電部材
８を形成し、さらにその周囲に第２導電部材9bを設け第
１導電部材８と第２導電部材9bの間の溝も容量部として
利用することによりセル面積の増大を抑えながら、大き
な容量を確保しようとしている。
この構造で、メモリ動作に必要な容量を確保し、かつ
セル面積を縮小することを考えると、蓄積電極即ち第１
導電部材８及び第２導電部材9bの高さを高くし、その側
面の容量を増大させるしかない。しかし、その様な方法
では、蓄積電極のある部分のみ素子の高さが高くなり、
蓄積電極のない部分との間に大きさ段差ができてしまう
ため、その段差上に存在する配線等を形成するのが非常
に困難となる。本発明の目的は、蓄積電極の高さを増大
させ素子表面に大きな段差を形成してしまうことなく、
より大きな容量を確保するとができる半導体メモリセル
とその形成方法を提供することにある。
セル面積を縮小することを考えると、蓄積電極即ち第１
導電部材８及び第２導電部材9bの高さを高くし、その側
面の容量を増大させるしかない。しかし、その様な方法
では、蓄積電極のある部分のみ素子の高さが高くなり、
蓄積電極のない部分との間に大きさ段差ができてしまう
ため、その段差上に存在する配線等を形成するのが非常
に困難となる。本発明の目的は、蓄積電極の高さを増大
させ素子表面に大きな段差を形成してしまうことなく、
より大きな容量を確保するとができる半導体メモリセル
とその形成方法を提供することにある。
本発明の半導体メモリセルの形成方法は、半導体基板
にMOSトランジスタを形成する工程と、前記MOSトランジ
スタの一方のソース・ドレイン領域に接続する第１の導
電体膜を形成する工程と、該第１導電体膜上に所定形状
の第１絶縁体膜を形成する工程と、該第１絶縁体膜の側
壁部のみに第２絶縁体膜を形成する工程と、該第２絶縁
体膜を残して前記第１絶縁体膜のみ除去する工程と、全
面に導電体膜を被着した後、該導電体膜のうち前記第２
絶縁体膜の側壁に接触し、かつ前記第１導電体膜に接続
する部分を残して、他を除去することにより、第２導電
部材及び第３導電部材を形成する工程と、前記第２絶縁
体を除去する工程と、前記第１、第２及び第３導電部材
表面に誘電体膜を形成する工程と、該誘電体膜上に対向
電極を形成する工程とを含んで構成される。
にMOSトランジスタを形成する工程と、前記MOSトランジ
スタの一方のソース・ドレイン領域に接続する第１の導
電体膜を形成する工程と、該第１導電体膜上に所定形状
の第１絶縁体膜を形成する工程と、該第１絶縁体膜の側
壁部のみに第２絶縁体膜を形成する工程と、該第２絶縁
体膜を残して前記第１絶縁体膜のみ除去する工程と、全
面に導電体膜を被着した後、該導電体膜のうち前記第２
絶縁体膜の側壁に接触し、かつ前記第１導電体膜に接続
する部分を残して、他を除去することにより、第２導電
部材及び第３導電部材を形成する工程と、前記第２絶縁
体を除去する工程と、前記第１、第２及び第３導電部材
表面に誘電体膜を形成する工程と、該誘電体膜上に対向
電極を形成する工程とを含んで構成される。
次に本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のメモリセルの一実施例の断面図であ
る。メモリセルは、MOSトランジスタと容量部とを有し
ている。MOSトランジスタは、Ｐ型シリコン基板１に形
成されたＮ型ソース・ドレイン領域５−1,5−２と、ゲ
ート酸化膜３を介して積層されたゲート電極４とで構成
され、ゲート電極４は、第１層間絶縁膜６および第２層
間絶縁膜７に埋め込まれ、第１層間絶縁膜６および第２
層間絶縁膜７に形成された、コンタクト孔14を通してビ
ット線15とＮ型ソース・ドレイン領域５−２が接続され
ている。
る。メモリセルは、MOSトランジスタと容量部とを有し
ている。MOSトランジスタは、Ｐ型シリコン基板１に形
成されたＮ型ソース・ドレイン領域５−1,5−２と、ゲ
ート酸化膜３を介して積層されたゲート電極４とで構成
され、ゲート電極４は、第１層間絶縁膜６および第２層
間絶縁膜７に埋め込まれ、第１層間絶縁膜６および第２
層間絶縁膜７に形成された、コンタクト孔14を通してビ
ット線15とＮ型ソース・ドレイン領域５−２が接続され
ている。
容量部は、Ｎ型ソース・ドレイン領域５−１に接続さ
れた第１導電部材８及び第１導電部材８上に接続された
柱状で中空な（別のいいかたをすればリング状の）第２
導電部材9bと、その中空部に同心状に配置された柱状で
中空な第３導電部材10bよりなる蓄積電極とセルプレー
ト12と両者を隔絶する容量絶縁膜11とからなる。セルプ
レート12とビット線15とは、第３層間絶縁膜13で隔絶さ
れ、素子分離はシリコン基板１に形成されたシリコン酸
化膜２によりなされている。
れた第１導電部材８及び第１導電部材８上に接続された
柱状で中空な（別のいいかたをすればリング状の）第２
導電部材9bと、その中空部に同心状に配置された柱状で
中空な第３導電部材10bよりなる蓄積電極とセルプレー
ト12と両者を隔絶する容量絶縁膜11とからなる。セルプ
レート12とビット線15とは、第３層間絶縁膜13で隔絶さ
れ、素子分離はシリコン基板１に形成されたシリコン酸
化膜２によりなされている。
第２図（ａ）〜（ｈ）は、本発明半導体メモリセルの
形成方法の参考例を説明するための工程順に示した半導
体チップの断面図である。まず、第２図（ａ）に示すよ
うに両方位（100）のＰ型シリコン基板１に熱酸化によ
り約40nmの図示しないマスク酸化膜を形成し、次にCVD
法により図示しない窒化シリコン膜を120nmの厚さに堆
積し、フォトリソグラフィ技術とドライエッチング技術
により、所定領域上にマスク酸化膜と窒化シリコン膜が
残る様にパターニングした後、熱酸化することにより厚
さ約600nmのシリコン酸化膜２を形成して素子領域を区
画する。そして、窒化シリコン膜とマスク酸化膜をウェ
ットエッチングで除去する。
形成方法の参考例を説明するための工程順に示した半導
体チップの断面図である。まず、第２図（ａ）に示すよ
うに両方位（100）のＰ型シリコン基板１に熱酸化によ
り約40nmの図示しないマスク酸化膜を形成し、次にCVD
法により図示しない窒化シリコン膜を120nmの厚さに堆
積し、フォトリソグラフィ技術とドライエッチング技術
により、所定領域上にマスク酸化膜と窒化シリコン膜が
残る様にパターニングした後、熱酸化することにより厚
さ約600nmのシリコン酸化膜２を形成して素子領域を区
画する。そして、窒化シリコン膜とマスク酸化膜をウェ
ットエッチングで除去する。
次に、950℃の酸化雰囲気で酸化して素子領域に厚さ
約20nmのゲート酸化膜３を形成する。CVD法により多結
晶シリコン膜を500nmの厚さに堆積し、通常のフォトリ
ソグラフィ技術とドライエッチング技術によりゲート電
極４を形成する。次に、第２図（ｂ）に示すように、ヒ
素を加速エネルギー100keV,ドーズ量５×1015cm-2で注
入し、Ｎ型ソース・ドレイン領域５−1,5−２を形成す
る。次に、ウェットエッチングでゲート電極４の直下の
ゲート酸化膜３のみを残して他を除去する。次にCVD法
により酸化シリコン膜を堆積しこれを第１層間絶縁膜６
とする。ひき続き、CVD法により窒化シリコン膜を堆積
し、これを第２層間絶縁膜７とする。
約20nmのゲート酸化膜３を形成する。CVD法により多結
晶シリコン膜を500nmの厚さに堆積し、通常のフォトリ
ソグラフィ技術とドライエッチング技術によりゲート電
極４を形成する。次に、第２図（ｂ）に示すように、ヒ
素を加速エネルギー100keV,ドーズ量５×1015cm-2で注
入し、Ｎ型ソース・ドレイン領域５−1,5−２を形成す
る。次に、ウェットエッチングでゲート電極４の直下の
ゲート酸化膜３のみを残して他を除去する。次にCVD法
により酸化シリコン膜を堆積しこれを第１層間絶縁膜６
とする。ひき続き、CVD法により窒化シリコン膜を堆積
し、これを第２層間絶縁膜７とする。
次に、第２図（ｃ）に示すように、Ｎ型ソース・ドレ
イン領域５−１上の第１層間絶縁膜６と第２層間絶縁膜
７の一部を通常のフォトリソグラフィ技術とドライエッ
チング技術を用いてエッチング除去し、CVD法により多
結晶シリコンを堆積し、リンを熱拡散したのち、通常の
フォトリソグラフィー技術とドライエッチング技術を用
いてエッチングし第１導電部材８を形成する。続いて、
CVD法により酸化シリコン膜を堆積した後、通常のフォ
トリソグラフィ技術とドライエッチング技術を用いて第
１導電部材８表面の中央部を除く部分に絶縁体膜16を形
成する。
イン領域５−１上の第１層間絶縁膜６と第２層間絶縁膜
７の一部を通常のフォトリソグラフィ技術とドライエッ
チング技術を用いてエッチング除去し、CVD法により多
結晶シリコンを堆積し、リンを熱拡散したのち、通常の
フォトリソグラフィー技術とドライエッチング技術を用
いてエッチングし第１導電部材８を形成する。続いて、
CVD法により酸化シリコン膜を堆積した後、通常のフォ
トリソグラフィ技術とドライエッチング技術を用いて第
１導電部材８表面の中央部を除く部分に絶縁体膜16を形
成する。
さらに、この第１絶縁体膜16を含むウェハ全面にCVD
法により多結晶シリコンを堆積し、リンを熱拡散するこ
とにより第２図（ｄ）に示す第２導電体膜9aを得る。次
に、ドライエッチング技術を用いて多結晶シリコンをエ
ッチバックすることにより図２（ｅ）に示すように第１
絶縁体膜16の側壁に第２導電部材9bとして残す。さらに
CVD法により酸化シリコン膜を堆積し絶縁体膜17を形成
する。さらに、ドライエッチング技術を用いて酸化シリ
コン膜をエッチバックし、第２図（ｆ）に示すように第
２導電部材9bの側壁に絶縁体膜17を残す。続いてCVD法
により多結晶シリコン膜を堆積後、リンを熱拡散し第３
導電体膜10aとする。この状態でドライエッチング技術
を用い、多結晶シリコンをエッチバックし絶縁体膜17の
側壁にのみ第３導電体膜10aを第３導電部材10bとして残
す。ひき続き酸化シリコン膜をウェットエッチングする
ことにより絶縁体膜16及び17を除去する。
法により多結晶シリコンを堆積し、リンを熱拡散するこ
とにより第２図（ｄ）に示す第２導電体膜9aを得る。次
に、ドライエッチング技術を用いて多結晶シリコンをエ
ッチバックすることにより図２（ｅ）に示すように第１
絶縁体膜16の側壁に第２導電部材9bとして残す。さらに
CVD法により酸化シリコン膜を堆積し絶縁体膜17を形成
する。さらに、ドライエッチング技術を用いて酸化シリ
コン膜をエッチバックし、第２図（ｆ）に示すように第
２導電部材9bの側壁に絶縁体膜17を残す。続いてCVD法
により多結晶シリコン膜を堆積後、リンを熱拡散し第３
導電体膜10aとする。この状態でドライエッチング技術
を用い、多結晶シリコンをエッチバックし絶縁体膜17の
側壁にのみ第３導電体膜10aを第３導電部材10bとして残
す。ひき続き酸化シリコン膜をウェットエッチングする
ことにより絶縁体膜16及び17を除去する。
これにより、第２図（ｇ）の構造を得る。このウェッ
トエッチングの際、第２層間絶縁膜７は窒化シリコン膜
よりなる為、エッチングのストッパとして働き、下地の
酸化シリコン膜より成る第１層間絶縁膜６がエッチング
されることはない。次に、第２図（ｈ）に示すように、
第１導電部材8,第２導電部材9bおよび第３導電部材10b
を熱酸化した後CVD法により多結晶シリコン膜を堆積さ
せ、リンを熱拡散し、フォトリソグラフィ技術とドライ
エッチング技術によりパターニングし、図示する形状の
容量絶縁膜11とセルプレート12を得る。次に、CVD法に
より酸化シリコン膜より成る第３層間絶縁膜13を堆積し
た後、コンタクト孔14を開孔し、アルミニウム膜でビッ
ト線15を形成することにより第１図に示す構造のメモリ
セルが得られる。
トエッチングの際、第２層間絶縁膜７は窒化シリコン膜
よりなる為、エッチングのストッパとして働き、下地の
酸化シリコン膜より成る第１層間絶縁膜６がエッチング
されることはない。次に、第２図（ｈ）に示すように、
第１導電部材8,第２導電部材9bおよび第３導電部材10b
を熱酸化した後CVD法により多結晶シリコン膜を堆積さ
せ、リンを熱拡散し、フォトリソグラフィ技術とドライ
エッチング技術によりパターニングし、図示する形状の
容量絶縁膜11とセルプレート12を得る。次に、CVD法に
より酸化シリコン膜より成る第３層間絶縁膜13を堆積し
た後、コンタクト孔14を開孔し、アルミニウム膜でビッ
ト線15を形成することにより第１図に示す構造のメモリ
セルが得られる。
本参考例によって得られるメモリセルの蓄積電極は、
２つの柱状で中空な導電部材をその構成要素としている
為、その内壁，外壁それぞれを容量部として利用できる
ので、蓄積電極の高さを増大させずに所望の容量が得ら
れる。そのため素子形成を困難にするような素子表面の
段差を低減することができる。
２つの柱状で中空な導電部材をその構成要素としている
為、その内壁，外壁それぞれを容量部として利用できる
ので、蓄積電極の高さを増大させずに所望の容量が得ら
れる。そのため素子形成を困難にするような素子表面の
段差を低減することができる。
次に、第４図（ａ）〜（ｆ）を参照して本発明半導体
メモリセルの形成方法の実施例について説明する。ま
ず、第４図（ａ）に示すように面方位（100）のＰ型シ
リコン基板１に熱酸化により約40nmのマスク酸化膜を形
成し、次にCVD法により窒化シリコン膜を約120nmの厚さ
に堆積し、フォトリソグラフィ技術とドライエッチング
技術により、素子領域上にマスク酸化膜と窒化シリコン
膜が残る様にパターニングした後、熱酸化することによ
り厚さ約600nmのシリコン酸化膜２を形成する。そし
て、窒化シリコン膜とマスク酸化膜をウェットエッチン
グで除去する。次に、950℃の酸化雰囲気で酸化して厚
さ約20nmのゲート酸化膜３を形成する。CVD法により多
結晶シリコン膜を500nmの厚さに堆積し、通常のフォト
リソグラフィ技術とドライエッチング技術によりゲート
電極４を形成する。
メモリセルの形成方法の実施例について説明する。ま
ず、第４図（ａ）に示すように面方位（100）のＰ型シ
リコン基板１に熱酸化により約40nmのマスク酸化膜を形
成し、次にCVD法により窒化シリコン膜を約120nmの厚さ
に堆積し、フォトリソグラフィ技術とドライエッチング
技術により、素子領域上にマスク酸化膜と窒化シリコン
膜が残る様にパターニングした後、熱酸化することによ
り厚さ約600nmのシリコン酸化膜２を形成する。そし
て、窒化シリコン膜とマスク酸化膜をウェットエッチン
グで除去する。次に、950℃の酸化雰囲気で酸化して厚
さ約20nmのゲート酸化膜３を形成する。CVD法により多
結晶シリコン膜を500nmの厚さに堆積し、通常のフォト
リソグラフィ技術とドライエッチング技術によりゲート
電極４を形成する。
次に、第４図（ｂ）に示すように、ヒ素を加速エネル
ギー100keV,ドーズ量５×1015cm-2で注入し、Ｎ型ソー
ス・ドレイン領域５−1,5−２を形成する。次に、ウェ
ットエッチングでゲート電極４の直下のゲート酸化膜３
のみを残して他を除去する。次にCVD法により酸化シリ
コン膜を堆積しこれを第１層間絶縁膜６とする。ひき続
き、CVD法により窒化シリコン膜を堆積し、これを第２
層間絶縁膜７とする。
ギー100keV,ドーズ量５×1015cm-2で注入し、Ｎ型ソー
ス・ドレイン領域５−1,5−２を形成する。次に、ウェ
ットエッチングでゲート電極４の直下のゲート酸化膜３
のみを残して他を除去する。次にCVD法により酸化シリ
コン膜を堆積しこれを第１層間絶縁膜６とする。ひき続
き、CVD法により窒化シリコン膜を堆積し、これを第２
層間絶縁膜７とする。
次に第４図（ｃ）に示すように、Ｎ型ソース・ドレイ
ン領域５−１上の第１層間絶縁膜６と第２層間絶縁膜７
の一部を通常のフォトリソグラフィ技術とドライエッチ
ング技術を用いてエッチング除去し、CVD法により多結
晶シリコンを堆積し、リンを熱拡散して第１導電体膜8a
を形成する。続いてCVD法により窒化シリコン膜を堆積
した後、通常のフォトリソグラフィ技術とドライエッチ
ング技術を用いて、ソース・ドレイン領域５−１の上方
に所定形状の第１絶縁体膜16を形成する。さらにこの第
１絶縁体膜16を含むウェハ全面にCVD法により酸化シリ
コン膜を堆積し、第２絶縁体膜17aを形成する。
ン領域５−１上の第１層間絶縁膜６と第２層間絶縁膜７
の一部を通常のフォトリソグラフィ技術とドライエッチ
ング技術を用いてエッチング除去し、CVD法により多結
晶シリコンを堆積し、リンを熱拡散して第１導電体膜8a
を形成する。続いてCVD法により窒化シリコン膜を堆積
した後、通常のフォトリソグラフィ技術とドライエッチ
ング技術を用いて、ソース・ドレイン領域５−１の上方
に所定形状の第１絶縁体膜16を形成する。さらにこの第
１絶縁体膜16を含むウェハ全面にCVD法により酸化シリ
コン膜を堆積し、第２絶縁体膜17aを形成する。
次に、ドライエッチング技術を用いて酸化シリコン膜
（第２絶縁体膜17a）をエッチバックし、第１絶縁体膜1
6が露出した時点でエッチングを停止し、第１絶縁体膜1
6の側壁にのみ第２絶縁体膜17bとして残し、その後第１
絶縁体膜16をウェットエッチすることにより、第４図
（ｄ）に示す形状になる。このウェットエッチの際、ウ
ェットエッチ液として140℃程度に加熱したリン酸を用
いれば、窒化シリコン膜よりなる第１絶縁体膜16のみを
除去し、酸化シリコン膜よりなる第２絶縁体膜17bを変
形することはない。その状態から通常のフォトリソグラ
フィ技術とドライエッチング技術を用いて、第１導電体
膜8aをパターニングし、図示する形状の第１導電部材８
を形成する。続いて、CVD法により、多結晶シリコンを
全面に堆積し、リンを熱拡散して導電体膜18を形成す
る。次にドライエッチング技術を用いて多結晶シリコン
をエッチバックすると、導電体膜18は第２絶縁体膜17b
の側壁にのみ残り、さらに第２絶縁体膜17bをウェット
エッチすると、第４図（ｅ）に示す柱状で中空な第２導
電部材９と第３導電部材10を得る。
（第２絶縁体膜17a）をエッチバックし、第１絶縁体膜1
6が露出した時点でエッチングを停止し、第１絶縁体膜1
6の側壁にのみ第２絶縁体膜17bとして残し、その後第１
絶縁体膜16をウェットエッチすることにより、第４図
（ｄ）に示す形状になる。このウェットエッチの際、ウ
ェットエッチ液として140℃程度に加熱したリン酸を用
いれば、窒化シリコン膜よりなる第１絶縁体膜16のみを
除去し、酸化シリコン膜よりなる第２絶縁体膜17bを変
形することはない。その状態から通常のフォトリソグラ
フィ技術とドライエッチング技術を用いて、第１導電体
膜8aをパターニングし、図示する形状の第１導電部材８
を形成する。続いて、CVD法により、多結晶シリコンを
全面に堆積し、リンを熱拡散して導電体膜18を形成す
る。次にドライエッチング技術を用いて多結晶シリコン
をエッチバックすると、導電体膜18は第２絶縁体膜17b
の側壁にのみ残り、さらに第２絶縁体膜17bをウェット
エッチすると、第４図（ｅ）に示す柱状で中空な第２導
電部材９と第３導電部材10を得る。
第４図（ｆ）に示すように、第１導電部材8,第２導電
部材９および第３導電部材10を熱酸化した後CVD法によ
り多結晶シリコン膜を堆積させ、リンを熱拡散し、フォ
トリソグラフィ技術とドライエッチング技術によりパタ
ーニングし、図示する形状の容量絶縁膜11とセルプレー
ト12を得る。次に、CVD法によりシリコン酸化膜より成
る第３層間絶縁膜13を堆積した後、コンタクト孔14を開
孔し、アルミニウム膜でビット線15を形状することによ
り第１図に示す構造のメモリセルが得られる。
部材９および第３導電部材10を熱酸化した後CVD法によ
り多結晶シリコン膜を堆積させ、リンを熱拡散し、フォ
トリソグラフィ技術とドライエッチング技術によりパタ
ーニングし、図示する形状の容量絶縁膜11とセルプレー
ト12を得る。次に、CVD法によりシリコン酸化膜より成
る第３層間絶縁膜13を堆積した後、コンタクト孔14を開
孔し、アルミニウム膜でビット線15を形状することによ
り第１図に示す構造のメモリセルが得られる。
この実施例は、第２図を参照して説明したものに比較
して第2,第３導電部材の形成がより少ない工程数で実現
できる利点がある。
して第2,第３導電部材の形成がより少ない工程数で実現
できる利点がある。
以上の説明においては、容量絶縁膜11として、シリコ
ンの熱酸化膜を用いたが、容量を大きくすること、信頼
性を高めることを主目的として酸化シリコン膜と窒化シ
リコン膜のどちらか一方、あるいは両方を用いて１層〜
３層構造としても良い。また、本実施例においては、ビ
ット線15をアルミニウム膜とし、蓄積電極の上側を通す
としたが、アルミニウムをこれよりも融点の高いポリサ
イドなどに変え、蓄積電極の下側を通しても良い。
ンの熱酸化膜を用いたが、容量を大きくすること、信頼
性を高めることを主目的として酸化シリコン膜と窒化シ
リコン膜のどちらか一方、あるいは両方を用いて１層〜
３層構造としても良い。また、本実施例においては、ビ
ット線15をアルミニウム膜とし、蓄積電極の上側を通す
としたが、アルミニウムをこれよりも融点の高いポリサ
イドなどに変え、蓄積電極の下側を通しても良い。
以上説明した様に、本発明によれば、蓄積電極の構成
要素として、２つの柱状で中空な導電部材を用いている
ため、その内壁と外壁をそれぞれ容量部として利用でき
るので、蓄積電極の高さを増大させることなく、素子表
面の段差を小さく保ったまま、大きな容量を確保できる
という効果が得られる。
要素として、２つの柱状で中空な導電部材を用いている
ため、その内壁と外壁をそれぞれ容量部として利用でき
るので、蓄積電極の高さを増大させることなく、素子表
面の段差を小さく保ったまま、大きな容量を確保できる
という効果が得られる。
第１図は本発明のメモリセルの一実施例の断面図、第２
図（ａ）〜（ｈ）および第４図（ａ）〜（ｆ）はそれぞ
れ本発明メモリセルの形成方法の参考例および実施例を
説明するための工程順に示した断面図である。第３図は
従来のメモリセルの一例を示す断面図である。 １……Ｐ型シリコン基板、２……シリコン酸化膜、３…
…ゲート酸化膜、４……ゲート電極、５−1,5−２……
Ｎ型ソース・ドレイン領域、６……第１層間絶縁膜、７
……第２層間絶縁膜、８……第１導電部材、9a……第２
導電体膜、9a……第２導電部材、10a……第３導電体
膜、10b……第３導電部材、11……容量絶縁膜、12……
セルプレート、13……第３層間絶縁膜、14……コンタク
ト孔、15……ビット線、16,17……絶縁体膜、18……導
電体膜。
図（ａ）〜（ｈ）および第４図（ａ）〜（ｆ）はそれぞ
れ本発明メモリセルの形成方法の参考例および実施例を
説明するための工程順に示した断面図である。第３図は
従来のメモリセルの一例を示す断面図である。 １……Ｐ型シリコン基板、２……シリコン酸化膜、３…
…ゲート酸化膜、４……ゲート電極、５−1,5−２……
Ｎ型ソース・ドレイン領域、６……第１層間絶縁膜、７
……第２層間絶縁膜、８……第１導電部材、9a……第２
導電体膜、9a……第２導電部材、10a……第３導電体
膜、10b……第３導電部材、11……容量絶縁膜、12……
セルプレート、13……第３層間絶縁膜、14……コンタク
ト孔、15……ビット線、16,17……絶縁体膜、18……導
電体膜。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (1)
- 【請求項１】半導体基板にMOSトランジスタを形成する
工程と、前記MOSトランジスタの一方のソース・ドレイ
ン領域に接続する第１導電体膜を形成する工程と、該第
１導電体膜上に所定形状の第１絶縁体膜を形成する工程
と、該第１絶縁体膜の側壁部のみに第２絶縁体膜を形成
する工程と、該第２絶縁体膜を残して前記第１絶縁体膜
のみ除去する工程と、全面に導電体膜を被着した後、該
導電体膜のうち前記第２絶縁体膜の側壁に接触し、かつ
前記第１導電体膜に接続する部分を残して、他を除去す
ることにより、第２導電部材及び第３導電部材を形成す
る工程と、前記第２絶縁体を除去する工程と、前記第
１、第２及び第３導電部材表面に誘電体膜を形成する工
程と、該誘電体膜上に対向電極を形成する工程とを含む
ことを特徴とする半導体メモリセルの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02299295A JP3079558B2 (ja) | 1990-11-05 | 1990-11-05 | 半導体メモリセルの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02299295A JP3079558B2 (ja) | 1990-11-05 | 1990-11-05 | 半導体メモリセルの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04171759A JPH04171759A (ja) | 1992-06-18 |
| JP3079558B2 true JP3079558B2 (ja) | 2000-08-21 |
Family
ID=17870681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02299295A Expired - Fee Related JP3079558B2 (ja) | 1990-11-05 | 1990-11-05 | 半導体メモリセルの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3079558B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930009594B1 (ko) * | 1991-01-30 | 1993-10-07 | 삼성전자 주식회사 | 고집적 반도체 메모리장치 및 그 제조방법 |
-
1990
- 1990-11-05 JP JP02299295A patent/JP3079558B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04171759A (ja) | 1992-06-18 |
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|---|---|---|---|
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