JPH04171759A - 半導体メモリセルの形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１−トランジスタ、１キヤパシタ型の半導体メ
モリセルとその形成方法に関する。

〔従来の技術〕

ＭＯＳタイナミックメモリは、：１．９７０年の１にビ
ット・タイナミック・ランタム・アクセス・メモリの発
売を出発点として、以後３年に４倍の割合て大規模化が
なされ、そのメモリセルの面積は１世代に０，３〜０．
４倍に縮小されてきた。

メモリセルを縮小してもソフトエラー耐性を低下させな
いために、セル容量の確保が重要な問題となっている。

この問題を解決する方法の一つに１９９０年春季第３７
回応用物理学会関係連合講演会２９ａ−３Ｂ−３ｒＲｉ
ｎｇ構造を有するスタックセル」と題して発表された方
法がある。この方法では、第３図に示すようにＰ型シリ
コン基板１に形成されたＭＯ８Ｉ−ランジスタの一方の
ソース・ドレイン領域５−１上に蓄積電極として所定形
状の第１導電部材８を形成し、さらにその周囲に第２導
電部材９ｂを設は第１導電部材８と第２導電部材９ｂの
間の講も容量部として利用することによりセル面積の増
大を抑えながら、大きな容量を確保しようとしている。

〔発明か解決しようとする課題〕

・この構造で、メモリ動作に必要な容量を確保し、かつ
セル面積を縮小することを考えると、蓄積電極即ち第１
導電部材８及び第２導電部材９ｂの高さを高くし、その
側面の容量を増大させるしかない。しかし、その様な方
法では、蓄積電極のある部分のみ素子の高さが高くなり
、蓄積電極のない部分との間に大きさ段差ができてしま
うため、その段差上に存在する配線等を形成するのが非
常に困難となる。本発明の目的は、蓄積電極の高さを増
大させ素子表面に大きな段差を形成してしまうことなく
、より大きな容量を確保するとかできる半導体メモリセ
ルとその形成方法を提供することにある。

〔課題を解決するための手段〕

本発明の半導体メモリセルは、１つのＭＯＳトランジス
タと、該ＭＯ３）ランシスタのソースドレイン領域の一
方に容量部か接続され他方にビット線が接続されて成る
半導体メモリセルにおいて、前記容量部が前記一方のソ
ース・ドレイン領域上に形成される第１導電部材と、該
第１導電部材に接続される柱状で中空な第２導電部材と
、該第２導電部材と同心で、かつ柱状で中空な第３導電
部材と、前記第１．第２及び第３導電部材の表面に形成
される誘電体膜と、該誘電体膜上に形成される対向電極
とを有しているというものである。

本発明の半導体メモリセルの形成方法は、半導体基板に
ＭＯＳトランジスタを形成する工程と、前記ＭＯＳトラ
ンジスタの一方のソース・ドレイン領域に接続する第１
導電体膜を被着しパターニングして第１導電部材を形成
する工程と、前記第１導電部材の表面の一部を除く部分
に第１絶縁体膜を形成する工程と、前記第１導電部材に
接続し、かつ前記第１絶縁体膜の側壁に接触する部分に
のみ第２導電部材を形成する工程と、該第２導電部材の
側壁に接触する部分にのみ第２絶縁体膜を形成する工程
と、前記第１導電部材に接続し、かつ前記第２絶縁体膜
の側壁に接触する部分にのみ第３導電部材を形成する工
程と、前記第１及び第２絶縁体膜を除去する工程と、前
記第１．第２及び第３導電部材表面に誘電体膜を形成す
る工程と、該誘電体股上に対向電極を形成する工程とを
含んで構成される。

６一 まな本発明の半導体メモリセルの他の形成方法は、半導
体基板にＭｏ８トランジスタを形成する工程と、前記Ｍ
Ｏ８トランジスタの一方のソース・ドレイン領域に接続
する第１導電体膜を形成する工程と、前記第１導電体膜
上に所定形状の第１絶縁体膜を形成する工程と、該第１
絶縁体膜の側壁部のみに第２絶縁体膜を形成する工程と
、該第２絶縁体膜を残して前記第１絶縁体膜のみ除去す
る工程と、全面に導電体膜を被着した後、該導電体膜の
うち前記第２絶縁体膜の側壁に接触し、かつ前記第１導
電体膜に接続する部分を残しで、他を除去することによ
り、第２導電部材及び第３導電部材を形成する工程と、
前記第２絶縁体を除去する工程と、前記第１．第２及び
第３導電部材表面に誘電体膜を形成する工程と、該誘電
体膜上に対向電極を形成する工程とを含んで構成される
。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明のメモリセルの一実施例の断面図である
。メモリセルは、ＭＯＳトランジスタと容量部とを有し
ている。ＭｏＳトランジスタは、Ｐ型シリコン基板１に
形成されたＮ型ソース・ドレイン領域５−１．５−２と
、ゲート酸化膜３を介して積層されたゲート電極４とで
構成され、ゲート電極４は、第１層間絶縁膜６および第
２層間絶縁膜７に埋め込まれ、第１層間絶縁膜６および
第２層間絶縁膜７に形成された、コンタクト孔１４を通
してビット線１５とＮ型ソース・ドレイン領域５−２が
接続されている。

容量部は、Ｎ型ソース・ドレイン領域５−１に接続され
た第１導電部材８及び第１導電部材８上に接続された柱
状で中空なく別のいいがたをすればリング状の）第２導
電部材９ｂと、その中空部に同心状に配置された柱状で
中空な第３導電部材１０ｂよりなる蓄積電極とセルプレ
ート１２と両者を隔絶する容量絶縁膜１１とからなる。

セルプレート１２とビット線１５とは、第３層間絶縁膜
１３で隔絶され、素子分離はシリコン基板１に形成され
たシリコン酸化膜２によりなされている。

第２図（ａ）〜（ｈ）は、本発明半導体メモリセルの形
成方法の一実施例を説明するための工程順に示した半導
体チップの断面図である。まず、第２図（ａ）に示すよ
うに面方位（１００）のＰ型シリコン基板１に熱酸化に
より約４０ｎｍの図示しないマスク酸化膜を形成し、次
にＣＶＤ法により図示しない窒化シリコン膜を約１２０
ｎｍの厚さに堆積し、フォトリソグラフィ技術とドライ
エツチング技術により、所定領域上にマスク酸化膜と窒
化シリコン膜が残る様にパターニングした後、熱酸化す
ることにより厚さ約６００ｎｍのシリコン酸化膜２を形
成して素子領域を区画する。

そして、窒化シリコン膜とマスク酸化膜をウェットエツ
チングで除去する。

次に、９５０　’Ｃの酸化雰囲気で酸化して素子領域に
厚さ約２０ｎｍのゲート酸化膜３を形成する。ＣＶＤ法
により多結晶シリコン膜を５００ｎｍの厚さに堆積し、
通常のフォトリソグラフィ技術とドライエツチング技術
によりゲート電極４を形成する。次に、第２図（ｂ）に
示すように、ヒ素を加速エネルギー１００ｋｅＶ、ドー
ズ量５×１０１５ｃｍ−２で注入し、Ｎ型ソース・ドレ
イン領域５−１．５−２を形成する。次に、ウェットエ
ツチングでゲート電極４の直下のゲート酸化膜３のみを
残して他を除去する。次にＣＶＤ法により酸化シリコン
膜を堆積しこれを第１層間絶縁膜６とする。ひき続き、
ＣＶＤ法により窒化シリコン膜を堆積し、これを第２層
間絶縁膜７とする。

次に、第２図（ｃ）に示すように、Ｎ型ソース・ドレイ
ン領域５−１上の第１層間絶縁膜６と第２層間絶縁膜７
の一部を通常のフォトリソグラフィ技・術とドライエツ
チング技術を用いてエツチング除去し、ＣＶＤ法により
多結晶シリコンを堆積し、リンを熱拡散したのち、通常
のフォトリソグラフィー技術とドライエツチング技術を
用いてエツチングし第１導電部材８を形成する。続いて
、ＣＶＤ法により酸化シリコン膜を堆積した後、通常の
フォトリソグラフィ技術とドライエツチング技術を用い
て第１導電部材８表面の中央部を除く部分に絶縁体膜１
６を形成する。

さらに、この第１絶縁体膜１６を含むウェハ全面にＣＶ
Ｄ法により多結晶シリコンを堆積し、リンを熱拡散する
ことにより第２図（ｄ）に示す第２導電体膜９ａを得る
。次に、ドライエツチング技術を用いて多結晶シリコン
をエッチバックすることにより図２（ｅ）に示すように
第１絶縁体膜１．６の側壁に第２導電部材９ｂとして残
す。さらにＣＶＤ法により酸化シリコン膜を堆積し絶縁
体膜１７を形成する。さらに、ドライエツチング技術を
用いて酸化シリコン膜をエッチバックし、第２図＜ｆ）
に示すように第２導電部材９ｂの側壁に絶縁体膜１７を
残す。続いてＣＶＤ法により多結晶シリコン膜を堆積後
、リンを熱拡散し第３導電体膜１０ａとする。この状態
でドライエツチング技術を用い、多結晶シリコンをエッ
チバックし絶縁体膜１７の側壁にのみ第３導電体膜］、
　Ｏａを第３導電部材１０ｂとして残す。ひき続き酸化
シリコン膜をウェットエツチングすることにより絶縁体
膜１６及び１７を除去する。

これにより、第２図＜ｇ＞の構造を得る。このウェット
エツチングの際、第２層間絶縁膜７は窒化シリコン膜よ
りなる為、エツチングのストッパとして働き、下地の酸
化シリコン膜より成る第１層間絶縁膜６がエツチングさ
れることはない。次に、第２図（ｈ）に示すように、第
１導電部材８、第２導電部材９ｂおよび第３導電部材１
０ｂを熱酸化した後ＣＶＤ法により多結晶シリコン膜を
堆積させ、リンを熱拡散し、フォトリングラフィ技術と
ドライエツチング技術によりパターニングし、図示する
形状の容量絶縁膜１１とセルプレート１２を得る。次に
、ＣＶＤ法により酸化シリコン膜より成る第３層間絶縁
膜１３を堆積した後、コンタクト孔１４を開孔し、アル
ミニウム膜でビット線１５を形成することにより第１図
に示す構造のメモリセルか得られる。

本実施例によって得られるメモリセルの蓄積電極は、２
つの柱状て中空な導電部材をその構成要素としている為
、その内壁、外壁それぞれを容量部として利用できるの
で、蓄積電極の高さを増大させずに所望の容量が得られ
る。そのため素子形成を困難にするような素子表面の段
差を低減することができる。

次に、第４図（ａ）〜（ｆ）を参照して本発明半導体メ
モリセルの形成方法の他の実施例について説明する。ま
す、第４図（ａ）に示すように面方位（１００）のＰ型
シリコン基板１に熱酸化により約４０ｎｍのマスク酸化
膜を形成し、次にＣＶＤ法により窒化シリコン膜を約１
２０ｎｍの厚さに堆積し、フォトリソグラフィ技術とド
ライエツチング技術により、素子領域上にマスク酸化膜
と窒化シリコン膜が残る様にパターニングした後、熱酸
化することにより厚さ約６０Ｏｎｉｎのシリコン酸化膜
２を形成する。そして、窒化シリコン膜とマスク酸化膜
をウェットエツチングで除去する。次に、９５０°Ｃの
酸化雰囲気で酸化して厚さ約２０ｎｍのケート酸化膜３
を形成する。ＣＶＤ法により多結晶シリコン膜を５００
ｎｍの厚さに堆積し、通常のフォトリソグラフィ技術と
ドライエツチング技術によりゲート電極４を形成する。

次に、第４図（ｂ）に示すように、ヒ素を加速エネルギ
ー１００ｋｅＶ、ドーズ量５　Ｘ　１０１５ｃｓ−２で
注入し、Ｎ型ソース・ドレイン領域５−１．５−２を形
成する。次に、ウェットエツチングでゲート電極４の直
下のゲート酸化膜３のみを残して他を除去する。次にＣ
ＶＤ法により酸化シリコン膜を堆積しこれを第１層間絶
縁膜６とする。ひき続き、ＣＶＤ法により窒化シリコン
膜を堆積し、これを第２層間絶縁膜７とする。

次に第４図（ｃ）に示すように、Ｎ型ソース・ドレイン
領域５−１上の第１層間絶縁膜６と第２層間絶縁膜７の
一部を通常のフォトリングラフィ技術とドライエツチン
グ技術を用いてエツチング除去し、ＣＶＤ法により多結
晶シリコンを堆積し、リンを熱拡散して第１導電体膜８
ａを形成する。続いてＣＶＤ法により窒化シリコン膜を
堆積した後、通常のフォトリソグラフィ技術とドライエ
ツチング技術を用いて、ソース・ドレイン領域５−１の
上方に所定形状の第１絶縁体膜１６を形成する。さらに
この第１絶縁体膜１６を含むウェハ全面にＣＶＤ法によ
り酸化シリコン膜を堆積し、第２絶縁体膜１７ａを形成
する。

次に、ドライエツチング技術を用いて酸化シリコン膜（
第２絶縁体’Ｍ　１７　ａ　）をエッチバックし、第１
絶縁体膜１６が露出した時点でエツチングを停止し、第
１絶縁体膜１６の側壁にのみ第２絶縁体膜１７ｂとして
残し、その後第１絶縁体膜１６をウェットエッチするこ
とにより、第４図（ｄ）に示す形状になる。このウェッ
トエッチの際、ウェットエッチ液として１４０°Ｃ程度
に加熱したリン酸を用いれば、窒化シリコン膜よりなる
第１絶縁体膜１６のみを除去し、酸化シリコン膜よりな
る第２絶縁体膜１７ｂを変形することはない。その状態
から通常のフォトリソグラフィ技術とドライエツチング
技術を用いて、第１導電体膜８ａをパターニングし、図
示する形状の第１導電部材８を形成する。続いて、ＣＶ
Ｄ法により、多結晶シリコンを全面に堆積し、リンを熱
拡散して導電体膜１８を形成する。次にドライエツチン
グ技術を用いて多結晶シリコンをエッチバックすると、
導電体膜１８は第２絶縁体膜１７ｂの側壁にのみ残り、
さらに第２絶縁体膜１７ｂをウェットエッチすると、第
４図（ｅ）に示す柱状で中空な第２導電部材９と第３導
電部材１０を得る。

第４図（ｆ）に示すように、第１導電部材８゜第２導電
部材９および第３導電部材１０を熱酸化した後ＣＶＤ法
により多結晶シリコン膜を堆積させ、リンを熱拡散し、
フォトリソグラフィ技術とドライエツチング技術により
パターニングし、図示する形状の容量絶縁膜１１とセル
プレート１２を得る。次に、ＣＶＤ法によりシリコン酸
化膜より成る第３層間絶縁膜１３を堆積した後、コンタ
クト孔１４を開孔し、アルミニウム膜でビット線１５を
形状することにより第１図に示す構造のメモリセルが得
られる。

この実施例は、第２図を参照して説明したものに比較し
て第２．第３導電部材の形成がより少ない工程数で実現
できる利点がある。

以上の説明においては、容量絶縁膜１１として、シリコ
ンの熱酸化膜を用いたが、容量を太きくすること、信頼
性を高めることを主目的として酸化シリコン膜と窒化シ
リコン膜のどちらか一方、あるいは両方を用いて１層〜
３層構造としても良い。また、本実施例においては、ビ
ット線１５をアルミニウム膜とし、蓄積電極の上側を通
すとしたが、アルミニウムをこれよりも融点の高いポリ
サイドなどに変え、蓄積電極の下側を通しても良い。

〔発明の効果〕

以上説明した様に、本発明によれば、蓄積電極の構成要
素として、２つの柱状で中空な導電部材を用いているた
め、その内壁と外壁をそれぞれ容量部として利用できる
ので、蓄積電極の高さを増大させることなく、素子表面
の段差を小さく保ったまま、大きな容量を確保できると
いう効果が得られる。

【図面の簡単な説明】

第１図は本発明のメモリセルの一実施例の断面図、第２
図（ａ）〜（ｈ）および第４図（ａ）〜（ｆ）はそれぞ
れ本発明メモリセルの形成方法の一実施例および他の実
施例を説明するための工程順に示した断面図である。第
３図は従来のメモリセルの一例を示す断面図である。 １・・・Ｐ型シリコン基板、２・・・シリコン酸化膜、
３・・・ゲート酸化膜、４・・・ゲート電極、５−１，
５７２・・・Ｎ型ソース・ドレイン領域、６・・・第１
層間絶縁膜、７・・・第２層間絶縁膜、８・・・第１導
電部材、９ａ・・・第２導電体膜、９ａ・・・第２導電
部材、１０ａ・・・第３導電体膜、１０ｂ・・・第３導
電部材、　′１１・・・容量絶縁膜、１２・・・セルプ
レート、１３・・・第３層間絶縁膜、１４・・・コンタ
クト孔、１５・・・ビット線、１６．１７・・・絶縁体
膜、１８・・・導電体膜。

Claims (1)

1. 【特許請求の範囲】 １、１つのＭＯＳトランジスタと、該ＭＯＳトランジス
   タのソース・ドレイン領域の一方に容量部が接続され他
   方にビット線が接続されて成る半導体メモリセルにおい
   て、前記容量部が前記一方のソース・ドレイン領域上に
   形成される第１導電部材と、該第１導電部材に接続され
   る柱状で中空な第２導電部材と、該第２導電部材と同心
   で、かつ柱状で中空な第３導電部材と、前記第１、第２
   及び第３導電部材の表面に形成される誘電体膜と、該誘
   電体膜上に形成される対向電極とを有していることを特
   徴とする半導体メモリセル。 ２、半導体基板にＭＯＳトランジスタを形成する工程と
   、前記ＭＯＳトランジスタの一方のソース・ドレイン領
   域に接続する第１導電体膜を被着しパターニングして第
   １導電部材を形成する工程と、前記第１導電部材の表面
   の一部を除く部分に第１絶縁体膜を形成する工程と、前
   記第１導電部材に接続し、かつ前記第１絶縁体膜の側壁
   に接触する部分にのみ第２導電部材を形成する工程と、
   該第２導電部材の側壁に接触する部分にのみ第２絶縁体
   膜を形成する工程と、前記第１導電部材に接続し、かつ
   前記第２絶縁体膜の側壁に接触する部分にのみ第３導電
   部材を形成する工程と、前記第１及び第２絶縁体膜を除
   去する工程と、前記第１、第２及び第３導電部材表面に
   誘電体膜を形成する工程と、該誘電体膜上に対向電極を
   形成する工程とを含むことを特徴とする半導体メモリセ
   ルの形成方法。 ３、半導体基板にＭＯＳトランジスタを形成する工程と
   、前記ＭＯＳトランジスタの一方のソース・ドレイン領
   域に接続する第１導電体膜を形成する工程と、前記第１
   導電体膜上に所定形状の第１絶縁体膜を形成する工程と
   、該第１絶縁体膜の側壁部のみに第２絶縁体膜を形成す
   る工程と、該第２絶縁体膜を残して前記第１絶縁体膜の
   み除去する工程と、全面に導電体膜を被着した後、該導
   電体膜のうち前記第２絶縁体膜の側壁に接触し、かつ前
   記第１導電体膜に接続する部分を残して、他を除去する
   ことにより、第２導電部材及び第３導電部材を形成する
   工程と、前記第２絶縁体を除去する工程と、前記第１、
   第２及び第３導電部材表面に誘電体膜を形成する工程と
   、該誘電体膜上に対向電極を形成する工程とを含むこと
   を特徴とする半導体メモリセルの形成方法。