JP2918645B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置の製造方法に関するもの
である。

〔従来の技術〕

近年、高集積化の進むLSIにおいて、DRAM（ダイナミ
ッグ・ランダム・アクセス・メモリ）の集積度を高める
ために、いろいろな工夫がされているが、その中でも電
荷を蓄積する容量部分をシリコン基板上に積み上げる積
層型のメモリーセルいわゆるスタックト・キャパシタ・
セルが、製造方法の容易さおよびソフトエラー耐性の高
さなどから注目されている。

第３図（ａ）〜（ｅ）は、従来の半導体記憶装置の製
造方法を示す工程順断面図である。

第３図（ａ）に示すように、ｐ型のシリコン基板１上
に、ゲート酸化膜a,ワード線となるゲート電極ｂおよび
ソース・ドレインとなるn⁺型の活性領域ｃからなるスイ
ッチングトランジスタが形成される。またｄは素子分離
用酸化膜、２はワード線である。

次に第３図（ｂ）に示すように、全面に層間絶縁膜13
が形成され、この層間絶縁膜13上には層間絶縁膜14が形
成される。

次に第３図（ｃ）に示すように、記憶ノード形成領域
Ａの層間絶縁膜13および層間絶縁膜14を選択的に除去す
ることによりコンタクト窓15が形成される。

次に第３図（ｄ）に示すように、コンタクト窓15に接
するように層間絶縁膜14上にポリシリコンからなる導電
膜（図示せず）が堆積される。その後、この導電膜上に
レジストパターン（図示せず）が形成され、このレジス
トパターンをマスクとしたエッチングにより記憶ノード
16が形成される。

次に第３図（ｅ）に示すように、記憶ノード16の表面
に誘電体膜17を形成し、この誘電体膜17の表面に、導電
膜からなるセルプレート18が形成される。その後、ビッ
ト線形成領域Ｂの層間絶縁膜13,14をエッチングし、活
性領域ｃと電気的に接続したビット線10が形成される。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体記憶装置の製
造方法では、記憶ノード16の上部のみに誘電体膜17およ
びセルプレート18を形成し、また誘電体膜17およびセル
プレート18が層間絶縁膜14に比較して突出しているた
め、素子の集積度が高くなると、この後の工程における
素子の微細加工が困難となる。すなわち第３図（ｅ）に
示す工程の以降の工程、例えばコンタクト形成および配
線形成等の工程において、コンタクト形成時にアスペク
ト比が高くなったり、配線形成時に表面の段差が高くな
ったりするために、素子の微細加工を容易に行うことが
できないという問題があった。また記憶ノード16の表面
積すなわち誘電体膜17が形成される記憶ノード16の面積
を拡大することはできないという問題もあった。

この発明の目的は上記問題点に鑑み、容易に素子の微
細加工を行うことができ、かつ記憶ノードの表面積を拡
大することのできる半導体記憶装置の製造方法を提供す
ることである。

〔課題を解決するための手段〕

請求項（１）記載の半導体記憶装置の製造方法は、次
のとおりである。

スイッチングトランジスタを形成した半導体基板上
に、第１の層間絶縁膜，第１の導電膜および第２の層間
絶縁膜を順次形成する。半導体基板上の記憶ノード形成
領域の第２の層間絶縁膜を除去する。記憶ノード形成領
域の第１の導電膜上および第２の層間絶縁膜上に、第２
の導電膜を形成する。第２の導電膜をエッチングするこ
とにより、第２の層間絶縁膜の側壁にセルプレートとな
る第２の導電膜を残置させる。スイッチングトランジス
タ活性領域上の第１の導電膜および第１の層間絶縁膜を
選択的に除去することによりコンタクト窓を形成する。
第１の導電膜および第２の導電膜の表面に第１の誘導体
膜を形成する。この第１の誘電体膜上でかつコンタクト
窓に接するように、第２の層間絶縁膜の上端を超えない
程度の高さの記憶ノードとなる第３の導電膜を形成す
る。

請求項（２）記載の半導体記憶装置の製造方法は、次
のとおりである。

スイッチングトランジスタを形成した半導体基板上
に、第１の層間絶縁膜および第２の層間絶縁膜を形成す
る。半導体基板上の記憶ノード形成領域の第２の層間絶
縁膜を除去する。記憶ノード形成領域の第１の層間絶縁
膜上および第２の層間絶縁膜上に、セルプレートとなる
第２の導電膜を形成する。スイッチングトランジスタ活
性領域上の前記第１の層間絶縁膜および第２の導電膜を
選択的に除去することによりコンタクト窓を形成する。
第２の導電膜上に第１の誘電体膜を形成する。コンタク
ト窓に接するように第１の誘電体膜上に第３の導電膜を
形成する。

この第３の導電膜をエッチングすることにより記憶ノ
ードを形成する。この記憶ノードの表面に第２の誘電体
膜を形成し、この第２の誘電体膜の表面にセルプレート
となる第４の導電膜を形成する。

〔作用〕

請求項（１）記載の構成よれば、記憶ノード形成領域
に形成した第１の層間絶縁膜上および第２の層間絶縁膜
の側壁に、セルプレートとなる第１の導電膜および第２
の導電膜を形成し、この第１の導電膜上および第２の導
電膜上に形成した第１の誘電体膜上に、第２の層間絶縁
膜の上端を超えない程度の高さで、記憶ノードとなる第
３の導電膜を形成する。したがって、記憶ノードの下部
に第１の誘電体膜およびセルプレートを形成し、かつ記
憶ノード形成領域の表面をなだらかなものとすることが
できるため、以後の工程におけるコンタクト形成時のア
スペクト比および配線形成時の段差等を低減することが
でき、しかも表面積の大きな記憶ノードを形成すること
ができる。

請求項（２）記載の構成によれば、記憶ノード形成領
域に形成した第１の層間絶縁膜上および第２の層間絶縁
膜上に、セルプレートとなる第２の導電膜を形成し、こ
の第２の導電膜上に形成した第１の誘電体膜を形成し、
この第１の誘電体膜上に記憶ノードとなる第３の導電膜
を形成し、さらにこの第３の導電膜上に第２の誘電体膜
を形成し、この第２の誘電体膜上にセルプレートとなる
第４の導電膜を形成する。すなわち、記憶ノードとなる
第３の導電膜の上部に、第２の誘電体膜および第４の導
電膜からなるセルプレートを形成するだけでなく、第３
の導電膜と、第１の層間絶縁膜および第２の層間絶縁膜
との間にも、第１の誘導体膜および第２の導電膜からな
るセルプレートを形成することにより、記憶ノードの表
面積を大幅に拡大することができる。

〔実施例〕

この発明の一実施例を第１図（ａ）〜（ｅ）ないし第
２図（ａ）〜（ｆ）に基づいて説明する。

第１図（ａ）〜（ｅ）はこの発明の第１の実施例の半
導体記憶装置の製造方法を示す工程順断面図である。

第１図（ａ）に示すように、ｐ型のシリコン基板１上
に、ゲート酸化膜a,ワード線となるゲート電極ｂおよび
ソース・ドレインとなるn⁺型の活性領域ｃからなるスイ
ッチングトランジスタを形成する。またｄは素子分離用
酸化膜、２はワード線である。

次に第１図（ｂ）に示すように、全面に第１の層間絶
縁膜３を形成し、この第１の層間絶縁膜３上にポリシリ
コンからなる第１の導電膜４を形成し、この第１の導電
膜４上に第２の層間絶縁膜５を形成する。

次に第１図（ｃ）に示すように、記憶ノード形成領域
Ａに形成した第２の層間絶縁膜５を除去することによ
り、第１の導電膜４を表出させた後、この表出した第１
の導電膜４上および第２の層間絶縁膜５上に、ポリシリ
コンからなる第２の導電膜６を形成する。

次に第１図（ｄ）に示すように、第２の導電膜６をエ
ッチングすることにより、第２の層間絶縁膜５の側壁に
第２の導電膜6aを残置させる。この残置させた第２の導
電膜6aおよび第１の導電膜４はセルプレートとなる。

その後、スイッチングトランジスタ活性領域上の第１
の導電膜４および第１の層間絶縁膜３を選択的に除去す
ることにより、コンタクト窓７を形成する。

そして第１図（ｅ）に示すように、第１の導電膜４お
よび第２の導電膜6aからなるセルプレートの表面に酸化
ケイ素および窒化ケイ素からなる第１の誘導体膜８を形
成し、この第１の誘導体膜８上でかつコンタクト窓７に
接するように、記憶ノードとなる第３の導電膜９を第２
の層間絶縁膜５の上端を超えない程度の高さに形成す
る。そして、ビット線形成領域Ｂの第１の層間絶縁膜3,
第１の導電膜４および第２の層間絶縁膜５を選択的に除
去した後、ビット線10を形成する。

この第１の実施例では、記憶ノードとなる第３の導電
膜９とセルプレートとなる第１の導電膜４および第２の
導電膜6aとを、第２の層間絶縁膜５の上端を突出しない
ように形成する。すなわち記憶ノード形成領域Ａの表面
をなだらかなものとする。また第１の誘電体膜８および
第１の導電体膜４を記憶ノードとなる第３の導電体膜９
の下部に形成する。したがって、上述第１図（ｅ）に示
す工程以降のコンタクト形成および配線形成等の工程に
おいて、アスペクト比および表面の段差等を低減するこ
とができ、しかも第３の導電膜９の表面に形成する第１
の誘導体膜８の面積すなわち記憶ノードの表面積の大き
な記憶ノードを形成することができる。その結果、後工
程における素子の微細工を容易にすることができる。

第２図（ａ）〜（ｆ）はこの発明の第２の実施例の半
導体記憶装置の製造方法を示す工程順断面図である。

第２図（ａ）に示すように、ｐ型のシリコン基板１上
に、ゲート酸化膜a,ワード線となるゲート電極ｂおよび
ソース・ドレインとなるn⁺型の活性領域ｃからなるスイ
ッチングトランジスタを形成する。またｄは素子分離用
酸化膜、２はワード線である。

次に第２図（ｂ）に示すように、全面に第１の層間絶
縁膜３を形成し、この第１の層間絶縁膜３上に第２の層
間絶縁膜５を形成する。

次に第２図（ｃ）に示すように、記憶ノード形成領域
Ａに形成した第２の層間絶縁膜５を除去する。その後、
第１の層間絶縁膜３上および第２の層間絶縁膜５上に、
ポリシリコンからなる第２の導電膜６を形成する。

次に第２図（ｄ）に示すように、スイッチングトラン
ジスタ活性領域上の第２の導電膜６および第１の層間絶
縁膜３を選択的にエッチングして除去することにより、
セルプレートとなる第２の導電膜6bとコンタクト窓７と
を形成する。またビット線形成領域Ｂの第２の導電膜を
６を選択的に除去する。

次に第２図（ｅ）に示すように、セルプレートとなる
第２の導電膜6b上に、酸化ケイ素および窒化ケイ素から
なる第１の誘導体膜８を形成し、記憶ノード形成領域Ａ
の第１の誘電体膜８上でかつコンタクト窓７に接するよ
うに、記憶ノードとなる第３の導電膜９を形成する。

そして、第２図（ｆ）に示すように、この記憶ノード
となる第３の導電膜９の表面に、酸化ケイ素および窒化
ケイ素からなる第２の誘電体膜11を形成し、この第２の
誘電体膜11の表面に、セルプレートとなる第４の導電膜
12を形成する。そしてビット線形成領域Ｂの第１の層間
絶縁膜３および第２の層間絶縁膜５を選択的に除去した
後、ビット線10を形成する。

このように第２の実施例では、記憶ノードとなる第３
の導電膜９の上部だけに、第２の誘電体膜11および第４
の導電膜12からなるセルプレートを形成するのではな
く、記憶ノードとなる第３の導電膜９と、第１の層間絶
縁膜３および第２の層間絶縁膜５との間にも、第１の誘
電体膜８および第２の導電膜6bからなるセルプレートを
形成することにより、第３の導電膜９の表面に形成する
第１の誘電体膜８および第２の誘電体膜11の面積すなわ
ち記憶ノードの表面積を拡大することができる。

なお第１の実施例において、コンタクト窓は、第１図
（ｂ）に示す記憶ノード形成領域Ａの第２の層間絶縁膜
５および第１の導電膜４を除去し、全面に導電膜（図示
せず）を形成した後に、スイッチングトランジスタ活性
領域上の第１の層間絶縁膜３および導電膜を選択的に除
去することにより、形成しても良い。

さらに第１の実施例において、コンタクト窓は、第１
図（ｂ）に示す記憶ノード形成領域Ａの第２の層間絶縁
膜５および第１の導電膜４を除去し、さらに活性領域ｃ
に達しない程度に第１の層間絶縁膜３を除去した後、全
面に導電膜（図示せず）を形成し、その後、スイッチン
グトランジスタ活性領域上の第１の層間絶縁膜３および
導電膜を選択的に除去することにより、形成しても良
い。

また第２の実施例において、コンタクト窓は第２図
（ｂ）に示す記憶ノード形成領域Ａの第２の層間絶縁膜
５を除去し、さらに第１の層間絶縁膜３を活性領域ｃに
達しない程度まで除去した後、全面に導電膜（図示せ
ず）を形成し、その後スイッチングトランジスタ活性領
域上の導電膜および第１の層間絶縁膜３を選択的に除去
することにより、形成しても良い。

また第１の実施例では、第１図（ｄ）に示すコンタク
ト窓７を形成した後に、第１図（ｅ）に示す第１の誘電
体膜８を形成しているが、第１図（ｄ）に示す工程にお
いて、スイッチングトランジスタ活性領域上の第１の導
電膜４を選択的に除去した後、第１の層間絶縁膜３を除
去する前に、第１の誘電体膜８を形成しても良い。また
同様に第２の実施例では、第２図（ｅ）に示す工程にお
いて、コンタクト窓７を形成した後に第１の誘電体膜８
を形成しているが、第２図（ｄ）に示す工程において、
スイッチングトランジスタ活性領域上の第２の導電膜６
を選択的に除去した後、第１の層間絶縁膜３を除去する
前に、第１の誘電体膜を形成しても良い。

また第１および第２の実施例において、第１の誘電体
膜８を熱酸化により形成しても良い。この場合、同時に
活性領域ｃに形成される熱酸化膜をダメージの少ないエ
ッチング法により除去することにより、活性領域ｃの表
面のダメージ層も同時に除去することができる。

〔発明の効果〕

請求項（１）記載の半導体記憶装置の製造方法によれ
ば、記憶ノードとなる第３の導電膜の下部に第１の誘電
体膜およびセルプレートとなる第１の導電膜と第２の導
電膜とを形成し、かつ記憶ノード形成領域の表面をなだ
らかなものとする。したがって、以後の工程におけるコ
ンタクト形成時のアスペクト比および配線形成時の段差
等を低減することができ、しかも表面積の大きな記憶ノ
ードを形成することができる。その結果、以後の工程で
行うコンタクト形成および配線形成等の微細加工を容易
に行うことができる。

請求項（２）記載の半導体記憶装置の製造方法によれ
ば、記憶ノードとなる第３の導電膜の上部に、第２の誘
電体膜および第４の導電膜からなるセルプレートを形成
するだけでなく、この第３の導電膜と、第１の層間絶縁
膜および第２の層間絶縁膜との間にも、第１の誘電体膜
および第２の導電膜からなるセルプレートを形成するこ
とにより、記憶ノードの表面積すなわち容量を大幅に増
大させることができる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）はこの発明の第１の実施例の半導
体記憶装置の製造方法を示す工程順断面図、第２図
（ａ）〜（ｆ）はこの発明の第２の実施例の半導体記憶
装置の製造方法を示す工程順断面図、第３図（ａ）〜
（ｅ）は従来の半導体記憶装置の製造方法を示す工程順
断面図である。 ３……第１の層間絶縁膜、４……第１の導電膜、５……
第２の層間絶縁膜、6,6a,6b……第２の導電膜、７……
コンタクト窓、８……第１の誘電体膜、９……第３の導
電膜、11……第２の誘電体膜、12……第４の導電膜、Ａ
……記憶ノード形成領域

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】スイッチングトランジスタを形成した半導
   体基板上に、第１の層間絶縁膜，第１の導電膜および第
   ２の層間絶縁膜を順次形成する工程と、 前記半導体基板上の記憶ノード形成領域の前記第２の層
   間絶縁膜を除去する工程と、 前記記憶ノード形成領域の前記第１の導電膜上および前
   記第２の層間絶縁膜上に、第２の導電膜を形成する工程
   と、 前記第２の導電膜をエッチングすることにより、前記第
   ２の層間絶縁膜の側壁に前記第２の導電膜を残置させる
   工程と、 前記スイッチングトランジスタ活性領域上の前記第１の
   導電膜および前記第１の層間絶縁膜を選択的に除去する
   ことによりコンタクト窓を形成する工程と、 前記第１の導電膜および前記第２の導電膜の表面に第１
   の誘電体膜を形成する工程と、 この第１の誘電体膜上でかつ前記コンタクト窓に接する
   ように、前記第２の層間絶縁膜の上端を超えない程度の
   高さで第３の導電膜を形成する工程とを含む半導体記憶
   装置の製造方法。
2. 【請求項２】スイッチングトランジスタを形成した半導
   体基板上に、第１の層間絶縁膜および第２の層間絶縁膜
   を形成する工程と、 前記半導体基板上の記憶ノード形成領域の前記第２の層
   間絶縁膜を除去する工程と、 前記記憶ノード形成領域の前記第１の層間絶縁膜上およ
   び前記第２の層間絶縁膜上に、第２の導電膜を形成する
   工程と、 前記スイッチングトランジスタ活性領域上の前記第１の
   層間絶縁膜および前記第２の導電膜を選択的に除去する
   ことによりコンタクト窓を形成する工程と、 前記第２の導電膜上に第１の誘電体膜を形成する工程
   と、 前記コンタクト窓に接するように前記第１の誘電体膜上
   に第３の導電膜を形成する工程と、 この第３の導電膜をエッチングすることにより記憶ノー
   ドを形成する工程と、 この記憶ノードの表面に第２の誘電体膜を形成し、この
   第２の誘電体膜の表面に第４の導電膜を形成する工程と
   を含む半導体記憶装置の製造方法。