KR0130454B1 - 캐패시터 제조방법 - Google Patents
캐패시터 제조방법Info
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Abstract
본 발명은 캐패시터 제조방법에 관한 것으로, 반도체 기판(1)에 필드산화막(2), 게이트산화막(3), 게이트전극(4), 활성영역(5)이 형성된 트랜지스터의 상기 활성영역(5)에 접속되는 캐패시터 제조방법에 있어서, 전체구조 상부에 제 1 절연막(20), 평탄화막(8)을 순차적으로 형성하는 단계; 상기 평탄화막(8), 제 1 절연막(20)을 선택식각하여 상기 활성영역(5)을 일부 노출시킨 후 전체구조 상부에 전도막(30)을 형성하는 단계; 상기 전도막(30)을 선택식각하여 소정부위 제거하고, 상기 평탄화막(8)을 제거하는 단계; 상기 전도막(30) 표면에 제 2 절연막(11)을 형성하고, 상기 제 1 절연막(30)을 선택식각하여 다른 하나의 활성영역(5')을 일부 노출시키는 단계; 전체구조 상부에 전하저장전극(12)을 형성하고 상기 전하저장전극(12)을 선택식각하여 상기 전도막(30) 상부의 소정영역을 제거하는 단계와, 유전체막(13), 플레이트전극(14)을 형성하는 단계를 포함하여 이루어져 비트라인 측벽을 이용하여 전하저장전극을 형성함으로써 표면적을 증대시켜 종래의 기판 상부로의 전하저장전극 표면적 확대의 한계를 극복하고 전하보존용량을 극대화 시키는 효과를 얻을 수 있다.
Description
제1도는 종래방법에 따라 형성된 캐패시터의 단면도.
제2도는 본 발명의 일실시예에 따른 캐패시터 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 게이트 전극
5 : 접합층 6,11 : 산화막
7 : 질화막 8 : 평탄화막
9 : 전도막 10 : 실리사이드막
12 : 전하저장 전극 13 : 유전체막
14 : 플레이트 전극 20 : 절연막
30 : 전도막
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 메모리 장치 제조공정 중 캐패시터 제조방법에 관한 것이다.
일반적으로, 디램(Dynamic Random Access Memory : DRAM) 등의 반도체 장치의 고집적화를 위해서는 메모리 셀(cell)의 면적 감소와 그에 따른 정전용량 확보의 한계를 극복해야 한다. 특히, 초고집적용 반도체 장치에 있어서는 캐패시터의 충분한 정전용량을 확보하기가 어려워 알파(α) 입자에 의한 소프트 에러(soft error)가 증가하는 문제점이 있었다.
이에 따라, 일정수준 이상의 정전용량과 아울러 반도체 장치의 신뢰성 확보를 위해 고도의 공정기술 개발은 절실한 과제가 되고 있다.
첨부된 도면 제1도는 종래의 일반적인 스택형 캐패시터를 도시한 것으로, 도면부호 1은 실리콘 기판, 2는 필드 산화막, 3은 게이트 산화막, 4는 게이트 전극, 5는 접합층, 6은 절연막, 9는 전하저장 전극, 13은 유전체막, 14는 플레이트 전극을 각각 나타낸다.
도면에 도시된 바와 같이 활성영역(5)에 접속되어 형성되는 전하저항 전극(9)의 표면적에 의하여 캐패시터의 정전용량이 결정된다.
따라서, 상기와 같은 종래 기술에서 정전용량을 증가시키기 위해서는 전하저장 전극의 레이 아웃 면적을 넓게 확보해야 하는데, 반도체 장치의 고집적화에 따라 전하저장 전극의 에이 아웃 면적을 증가시키는 것이 용이하지 않게 되었다.
또한, 레이 아웃 면적을 증가시키지 않으면서 전체적인 표면적을 증가시키기 위해 3차원적인 구조가 제시되고 있으나, 이는 단차(topology)를 유발시켜 후속 공정인 비트라인 및 금속배선 형성시에 어려움을 초래하게 되는 문제점이 따른다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 고집적화에 부응하여 주어진 메모리 셀 내에 충분한 크기의 정전용량을 확보할 수 있는 캐패시터 제조방법을 제공함을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명의 캐패시터 제조방법은 반도체 기판상에 필드 산화막을 형성하고, 게이트 산화막, 게이트 전극, 제 1 및 제 2 접합층을 구비한 트랜지스터를 형성하는 단계; 전체구조 상부에 층간 절연막 및 평탄화막을 형성하는 단계; 상기 평탄화막 및 층간 절연막을 선택적 식각하여 상기 제 1 접합층을 노출시키는 비트라인 콘택홀을 형성하는 단계; 상기 제 1 접합층에 콘택되는 비트라인을 형성하는 단계; 상기 평탄화막을 제거하는 단계; 노출된 상기 비트라인 표면에 절연막을 형성하는 단계; 상기 층간 절연막을 선택적 식각하여 상기 제 2 접합층을 노출시키는 전하저장 전극 콘택홀을 형성하는 단계; 전체구조 상부에 전도막을 형성하고, 상기 전도막을 선택적 식각하여 상기 비트라인 상부로부터 적어도 그 표면을 따라 배치된 전하저장 전극을 형성하는 단계; 및 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상술한다.
제2A도 내지 제2E도는 본 발명의 캐패시터를 구현하는 일실시예의 공정 단면도이다.
먼저, 제2A도는 실리콘 기판(1) 상에 필드 산화막(2), 게이트 산화막(3), 게이트 전극(4), 접합층(5, 5')을 차례로 형성하고, 전체구조 상부에 층간 절연막(20)인 산화막(6) 및 질화막(7), 그리고 평탄화막(8)을 차례로 형성한 상태의 단면도이다.
다음으로, 제2B도는 평탄화막(8), 질화막(7), 산화막(6)을 선택 식각하여 접합층(5)의 일부를 노출시키는 비트라인 콘택홀을 형성하고, 전체구조 상부에 비트라인 형성을 위한 폴리실리콘막(9), 전이금속 실리사이드막(10)을 차례로 형성한 상태의 단면도이다. 여기서, 선택 식각은 습식식각 및 건식식각을 수행하여 단차 피복성을 개선한다.
이어서, 제2C도는 전이금속 실리사이드막(10) 및 폴리실리콘막(9)을 선택식각하여 비트라인(30)을 형성하고, 불산(HF)을 사용하여 습식식각하여 평탄화막(8)을 제거한 상태의 단면도이다. 이때, 질화막(7)은 식각 장벽 역할을 한다.
계속하여 제2D도는 노출된 폴리실리콘막(9) 및 전이금속 실리사이드막(10) 표면에 열산화막(11)을 형성하고, 다시 질화막(7), 절연용 산화막(6)을 선택식각하여 접합층(5')의 일부를 노출시킨 상태를 나타낸 것이다.
끝으로, 제2E도에 도시된 바와 같이 전체구조 상부에 전하저장 전극 형성을 위한 폴리실리콘막을 형성하고, 이를 선택 식각하여 전하저장 전극(12)을 패터닝한다. 이때, 전하저장 전극(12)은 비트라인 상부로부터 그 표면을 따라 형성된다. 계속하여, 유전체막(13), 플레이트 전극(14)을 형성한다.
상기와 같이 이루어지는 본 발명의 캐패시터 제조방법은 비트라인 표면을 따라 전하저장 전극을 형성함으로써 표면적을 증대시켜 캐패시터의 정전용량을 극대화시키는 효과를 얻을 수 있으며, 이로 인하여 반도체 메모리 장치의 신뢰도를 향상시킬 수 있다.
Claims (5)
- 반도체 기판상에 필드 산화막을 형성하고 게이트 산화막, 게이트 전극, 제 1 및 제 2 접합층을 구비한 트랜지스터를 형성하는 단계; 전체구조 상부에 층간 절연막 및 평탄화막을 형성하는 단계; 상기 평탄화막 및 층간 절연막을 선택적 식각하여 상기 제 1 접합층을 노출시키는 비트라인 콘택홀을 형성하는 단계; 상기 제 1 접합층에 콘택되는 비트라인을 형성하는 단계; 상기 평탄화막을 제거하는 단계; 노출된 상기 비트라인 표면에 절연막을 형성하는 단계; 상기 층간 절연막을 선택적 식각하여 상기 제 2 접합층을 노출시키는 전하저장 전극 콘택홀을 형성하는 단계; 전체구조 상부에 전도막을 형성하고, 상기 전도막을 선택적 식각하여 상기 비트라인 상부로부터 적어도 그 표면을 따라 배치된 전하저장 전극을 형성하는 단계; 및 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어진 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 절연막이 열산화막인 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 층간 절연막이 차례로 적층된 산화막 및 질화막으로 이루어진 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 비트라인이 폴리사이드 구조로 형성되는 캐패시터 제조방법.
- 제 3 항에 있어서, 상기 평탄화막이 상기 질화막을 식각 장벽으로 습식식각에 의해 제거되는 캐패시터 제조방법.
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