KR100228358B1 - 반도체 장치의 캐패시터 형성방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 장치 제조방법.

2. 발명이 해결하려고 하는 기술적 과제

제한된 면적에서 캐패시터의 유효 표면적을 극대화하여 전하저장전극의 용량을 증대시키기 위한 반도체 장치의 캐패시터 형성방법을 제공하고자 함.

3. 발명의 해결방법의 요지

비트 라인 형성전에 제1 전하저장전극 및 제1 플래이트 전극의 제1 캐패시터를 형성하고, 비트 라인 형성 이후에 상기 제1 전하저장전극에 연결되는 제2 전하저장전극 및 상기 제1 플래이트 전극보다 소정 크기만큼 작은 제2 플래이트 전극을 형성하여 제2 캐패시터를 형성한 후, 이후의 금속배선 형성 공정시 셀 영역 주변지역에 상기 제1 및 제2 캐피시터를 연결하기 위한 금속 콘택홀을 형성하고, 금속선용 금속막을 형성하는 것을 특징으로 하는 캐패시터 형성방법을 제공하고자 함.

4. 발명의 중요한 용도

반도체 소자 제조 공정의 캐패시터 형성 공정에 이용됨.

Description

반도체 장치의 캐패시터 형성방법

본 발명은 반도체 소자 제조 공정중 캐피시터 형성방법에 관한 것으로, 특히 캐패시터의 용량을 확보하기 위한 전하저장전극 형성방법에 관한 것이다.

일반적으로, 디림(DRAM)을 비롯한 범용의 반도체 소자가 고집적화되어감에 따라 단위 셀당 전하저장전극이 형성될 면적이 감소되고있어, 전하저장전극의 형상을 실린더형(Cylinder), 핀형(Fin), 도는 캐비티형(Cavity) 등의 여러 종류의 입체적인 전극 구조로 형성하거나, 상기와 같은 여러 종류의 입체적인 전극에 준안정 폴리실리콘막(MPS : Metastable Polysilicon)을 적용하여 표면적을 극대화시키므로써, 단위 셀당 필요시되는 전하저장용량을 확보하는 기술은 현재 많은 연구 및 개발중에 있다.

본 발명은 상기와 같은 제반 요구 사항에 의해 안출된 것으로 제한된 면적에서 캐패시터의 유효 표면적을 극대화하여 전하저장전극의 용량을 증대시키기 위한 반도체 장치의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

제1(a)도 내지 제1(e)도는 본 발명의 일실시예에 따른 반도체 장치의 캐패시터 형성 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 : 필드 산화막

3 : 게이트 산화막 4 : 게이트 전극 및 워드 라인

5, 11, 14 : 산화막 스페이서 6, 10, 13, 18 : 층간 절연막

7 : 제1 전하저장전극 8, 16 : 유전막

9 : 제1 플래이트 전극 12 : 비트 라인

15 : 제2 전하저장전극 17 : 제2 플래이트 전극

19 : 금속막

상기 목적을 달성하기 위하여 본 발명은 통상적인 트랜지스터가 기형성된 반도체 기판상에 제1 층간 절연막을 관통하여 소정부위의 반도체 기판에 콘택되는 제1 전하저장전극을 형성하는 단계; 전체구조 상부에 제1 유전막 및 플래이트 전극용 제1 전도막을 형성하고, 플래이트 전극용 마스크를 사용한 식각 공정에 의해 제1 플래이트 전극을 형성하는 단계; 전체구조 상부에 제2 층간 절연막을 형성하는 단계; 상기 제1 및 제2 층간 절연막을 관통하여 소정부위의 반도체 기판에 콘택되는 비트 라인을 형성하는 단계; 전체구조 상부에 제3 층간 절연막을 형성하는 단계; 상기 제1 유전막, 제1 플래이트 전극, 제2 및 제3 층간 절연막을 관통하여 소정부위의 제1 전하저장전극에 콘택되는 제2 전하저장전극을 형성하는 단계; 전체구조 상부에 제2 유전막 및 제2 플래이트 전극용 전도막을 형성하고, 상기 플래이트 전극용 마스크보다 소정크기만큼 작은 마스크를 사용하여 제2 플래이트 전극용 폴리실리콘막 및 제2 유전막을 선택식각하여 제2 플래이트 전극을 형성하는 단계; 전체구조 상부에 제4 층간 절연막을 형성하는 단계; 소정의 마스크를 사용한 식각 공정에 의해 셀 주변지역의 제2 내지 제4 층간 절연막을 선택식각하여 소정부위의 제1 플래이트 전극이 노출되는 제1 금속 콘택홀과 상기 제4 층간 절연막을 선택식각하여 소정부위의 제2 플래이트 전극이 노출되는 제2 금속 콘택홀을 형성하는 단계; 및 전체구조 상부에 금속막을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제1(a)도 내지 제1(e)도는 본 발명의 일실시예에 따른 반도체 장치의 캐패시터 형성공정 단면도이다.

먼저, 제1(a)도 반도체 기판(1)상에 필드 산화막(2)을 형성하여 소자간 절연을 실현하고, 전체구조 게이트 산화막(3) 및 게이트 전극 및 워드 라인용 폴리실리콘막을 형성한 후, 게이트 전극 및 워드 라인 형성용 마스크를 사용한 식각 공정에 의해 상기 게이트 전극 및 워드 라인용 폴리실리콘막 및 게이트 산화막(3)을 차례로 식각하여 게이트 전극 및 워드 라인(4)을 형성한 다음, LDD 구조의 소오스/드레인 영역(도시하지 않음)을 형성하고, 전체구조 상부에 제1 층간 절연막(6)을 형성한다.

이어서, 비트라인용 콘택홀 형성 공정 이전에 전하저장전극용 콘택홀 마스크를 사용하여 상기 제1 층간 절연막(6)을 선택식각하여 소정부위의 반도체 기판(1)이 노출되는 제1 전하저장전극 콘택홀을 형성한 후, 전체구조 상부에 전하저장전극용 제1 폴리실리콘막을 증착한 후, 전하저장전극 형성용 마스크를 사용하여 상기 전하저장전극용 제1 폴리실리콘막을 식각하여 제1 전하저장전극(7)을 형성한 것을 도시한 것이다. 미설명 부호 "5"는 제1 산화막 스페이서를 나타낸다.

이때, 상기 전하저장전극용 제1 폴리실리콘막 상부에 반구형 폴리실리콘막을 증착하여 전하저장전극의 표면적을 극대화시킬 수 있다.계속해서 제1(b)도는 전체구조 상부에 질화막/산화막으로 구성된 제1유전막(8)및 플래이트 전극용 제1 폴리실리콘막을 형성하고, 플래이트 전극용 마스크를 사용한 식각 공정에 의해 상기 플래이트 전극용 제1 폴리실리콘막 및 제1 유전막(8)을 차례대로 식각하여 제1 플래이트 전극(9)을 형성함으로써, 제1 캐패시터를 형성한 것을 도시한 것이다.

그리고, 제1(c)도는 전체구조 상부에 제2 층간 절연막(10)을 형성하고, 비트 라인용 콘택홀 마스크를 사용하여 상기 제2 층간 절연막(10)을 선택식각하여 소정부위의 반도체 기판(1) 노출되는 비트 라인 콘택홀을 형성한 후, 상기 제1 캐패시터 및 워드라인과의 절연을 위해 상기 비트 라인 콘택홀 측벽에 제2 산화막 스페이서(11)를 형성하고, 전체구조 상부에 비트 라인용 폴리실리콘막을 증착한 다음, 비트 라인 형성용 마스크를 사용하여 상기 비트 라인용 폴리실리콘막을 식각하여 비트 라인(12)을 형성한 것을 도시한 것이다.

이어서, 제1(d)도는 전체구조 상부에 제3 층간 절연막(13)을 형성하고, 전하저장 전극용 콘택홀 마스크를 사용하여 상기 제3 층간 절연막(13), 제2 층간 절연막(10), 제1 플래이트 전극(9) 및 제1 유전막(8)을 선택식각하여 소정부위의 제1 전하저장전극(7)이 노출되는 제2 전하저장전극 콘택홀을 형성한 후, 전체구조 상부에의 전하저장전극용 제2 폴리실리콘막 및 희생 산화막(도시하지 않음)의 증착 및 전하저장전극 형성용 마스크를 사용한 식각 공정 그리고, 상기 전하저장전극용 제2 폴리실리콘막 및 희생 산화막 측벽에의 전하저장전극용 제3 폴리실리콘막 스페이서의 형성 및 희생 산화막 제거 등의 일련의 공정에 의해 실린더형(Cylinder) 제2 전하저장전극(15)을 형성한 것을 도시한 것으로, 이때, 상기 전하저장전극용 제2 및 제3 폴리실리콘막 상부에 반구형 폴리실리콘막을 증착하여 전하저장전극의 표면적을 극대화시킬 수 있다.

한편, 상기 제2 전하저장전극은 상기와 같은 실린더형이 아닌 스택형의 전하저장전극을 형성할 수 있다.

마지막으로, 제1(e)도는 전체구조 상부에 질화막/산화막으로 구성된 제2 유전막(16) 및 플래이트 전극용 제2 폴리실리콘막을 형성하고, 상기 제1 플래이트 전극(17)형성을 위한 플래이트 전극용 마스크 보다 소정크기 만큼 작은 마스크를 사용한 식각 공정에 의해 상기 플래이트 전극용 제2 폴리실리콘막 및 제2 유전막(16)을 차례대로 식각하여 제2 플래이트 전극(17)을 형성함으로써, 제2 캐피시터를 형성한 후, 전체구조 상부에 제4 층간 절연막(18)을 형성하고, 이후의 금속배선 형성 공정시 상기 제1 및 제2 플래이트 전극(9, 17)을 연결하기 위하여 변형한 금속배선 형성용 마스크를 사용하여 상기 제1 및 제2 캐피시터가 형성된 영역 이외의 셀 영역 경계지역상의 상기 제2, 제3 및 제4 층간 절연막(10, 13, 18)을 선택식각하여 상기 제1 플래이트 전극(9)이 노출되는 제1 금속 콘택홀 및 상기 제4 층간 절연막(18)을 선택식각하여 상기 제2 플래이트 전극(17)이 노출되는 제2 금속 콘택홀을 형성한 다음, 전체구조 상부에 금속배선용 금속막(19)의 증착 및 식각 공정에 의해금속배선을 형성한 것을 도시한 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 섯이다.

상기와 같이 이루어지는 본 발명은 비트 라인 형성전에 기존의 스택형 캐피시터 제조 공정에 따라 제1 전하저장전극 및 제1 플래이트 전극의 제1 캐패시터를 미리 형성해둔상태에서 상기 제1 전하저장전극에 연결되는 스택형 또는 실린더형의 제2 전하저장전극 및 상기 제1 플래이트 전극 보다 소정 크기만큼 작은 제2 플래이트 전극을 형성하여 제2 캐패시터를 형성하여 전하저장전극의 유효 표면적을 극대화시킨 다음, 이후의 금속배선 형성 공정시 셀 영역 주변지역에 상기 제1 및 제2 캐패시터를 연결하기 위한 금속 콘택홀을 형성하고, 금속배선용 금속막을 형성하여 제1 및 제2 캐패시터를 전기적으로 연결시킴으로써, 제한된 면적에서 전하저장전극의 유효 표면적을 극대화하여 전하저장전극의 용량을 증대시킬 수 있다.

Claims (6)

1. 통상적인 트랜지스터가 기형성된 반도체 기판상에 제1 층간 절연막을 관통하여 소정부위의 반도체 기판에 콘택되는 제1 전하저장전극을 형성하는 단계; 전체구조 상부에 제1 유전막 및 플래이트 전극용 제1 전도막을 형성하고, 플래이트 전극용 마스크를 사용한 식각 공정에 의해 제1 플래이트 전극을 형성하는 단계; 전체구조 상부에 제2 층간 절연막을 형성하는 단계; 상기 제1 및 제2 층간 절연막을 관통하여 소정부위의 반도체 기판에 콘택되는 비트 라인을 형성하는 단계; 전체구조 상부에 제3 층간 절연막을 형성하는 단계; 상기 제1 유전막, 제1 플래이트 전극, 제2 및 제3 층간 절연막을 관통하여 소정부위의 제1 전하저장전극에 콘택되는 제2 전하저장전극을 형성하는 단계; 전체구조 상부에 제2 유전막 및 플래이트 전극용 제2 전도막을 형성하고, 상기 플래이트 전극용 마스크보다 소정크기만큼 작은 마스크를 사용하여 플래이트 전극용 제2 전도막 및 제2 유전막을 선택식각하여 제2 플래이트 전극을 형성하는 단계; 전체구조 상부에 제4 층간 절연막을 형성하는 단계; 소정의 마스크를 사용한 식각 공정에 의해 셀 주변지역의 제2 내지 제4 층간 절연막을 선택식각하여 소정부위의 제1 플래이트 전극이 노출되는 제1 금속 콘택홀과 상기 제4 층간 절연막을 선택식각하여 소정부위의 제2 플래이트 전극이 노출되는 제2 금속 콘택홀을 형성하는 단계; 및 전체구조 상부에 금속막을 형성하는 단계를 포함해서 이루어진 반도체 장치의 캐피시터 형성방법.
2. 제1항에 있어서, 상기 제1 유전막, 제1 플래이트 전극, 제2 및 제3 층간 절연막을 관통하여 소정부위의 제1 전하저장전극에 콘택되는 제2 전하저장전극을 형성하는 단계는 전하저장전극 콘택용 마스크를 사용하여 제3 층간 절연막, 제2 층간 절연막, 제1 플래이트 전극 및 제1 유전막을 선택식각하여 소정부위의 제1 전하저장전극이 노출되는 전하저장전극 콘택홀을 형성하는 단계; 및 전체구조 상부에 전하저장전극요 전도막을 형성하고, 식각하는 단계를 포함해서 이루어진 것을 특징으로 하는 반도체 장치의 캐패시터 형성방법.
3. 제1항에 있어서, 상기 제1 유전막, 제1 플래이트 전극, 제2 및 제3 층간 절연막을 관통하여 소정부위의 제1 전하저장전극에 콘택되는 제2 전하저장전극을 형성하는 단계는 전하저장전극 콘택용 마스크를 사용하여 제3 층간 절연막, 제2 층간 절연막, 제1 플래이트 전극 및 제1 유전막을 선택식각하여 소정부위의 제1 전하저장전극이 노출되는 전하저장전극 콘택홀을 형성하는 단계; 전체구조 상부에 전하저장전극용 제1 전도막 및 희생 산화막을 형성하는 단계; 전하저장전극 마스크를 사용한 식각 공정에 의해 상기 희생 산화막 패턴 및 전하저장전극용 제1 전도막 패턴을 형성하는 단계; 상기 전하저장전극용 제1 전도막 패턴 및 희생 산화막 패턴 측벽에 전하저장 전극용 제2 폴리실리콘막 스페이서를 형성하는 단계; 및 상기 희생 산화막 패턴을 제거하는 단계를 포함해서 이루어진 것을 특징으로 하는 반도체 장치의 캐패시터 형성방법.
4. 제1항에 있어서, 상기 제1 및 제2 전하저장전극은 폴리실리콘막을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 캐피시터 형성방법.
5. 제1항에 있어서, 상기 제1 및 제2 전하저장전극은 폴리실리콘막과 반구형 폴리실리콘막이 차례로 적층된 막으로 형성하는 것을 특징으로 하는 반도체 장치의 캐피시터 형성방법.
6. 제1항에 있어서, 상기 제1 및 제2 유전막은 질화막과 산화막이 차례로 적층된 막인 것을 특징으로 반도체 장치의 캐피시터 형성방법.