KR960002099B1 - 표면적이 증대된 전하저장전극 형성방법 - Google Patents

Abstract

내용 없음.

Description

표면적이 증대된 전하저장전극 형성방법

제1a 내지 f도는 본 발명에 따라 전하저장전극을 형성하는 단계를 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 게이트 전극

3 : 소오스/드레인 전극 4 : 필드산화막

5 : 비트라인 6 : 층간절연막

6' : 스페이서 산화막 7 : 질화막

8 : 제1콘택홀 9 : 제1도전층

10 : 산화막 11 : 제2콘택홀

12 : 제2도전층 13 : 제3도전층

13a : 스페이서 14 : 전하저장전극

본 발명은 표면적이 증대된 전하저장전극 형성방법에 관한 것으로, 특히 반도체 소자의 고집적화에 따라 제한된 셀(cell) 면적내에서 셀 동작에 필요한 충분한 양의 전하량을 확보하기 위해 실린더형 구조의 전하저장전극의 바닥면에 반구형 실리콘을 사용하고, 그 반구형 실리콘의 중앙부분에 실리콘 기둥을 형성하여 전하저장전극의 유효 표면적을 증가시켜 제한된 셀 면적내에서 충분한 전하량을 얻을 수 있는 표면적이 증대된 전하저장전극을 형성하는 방법에 관한 것이다.

일반적으로 반도체 소자에 적용되는 3차원적인 캐패시터 구조로는 실린더 핀구조 및 캐비티(cavity)구조등이 있다. 이들 구조를 이용하여 제한된 셀 면적내에서 전하저장용량을 극대화하는 문제가 대두되고 있다. 반도체 소자의 고집적화에 따라 부족한 캐패시터의 용량을 증대시키기 위하여, 캐비티 구조는 캐비티 수를 증가시킴에 의해, 핀 구조는 핀 수를 증가시킴에 의해 전하량을 증대시킬 수 있으나, 결국 전체적인 반도체 소자의 단차가 높아질 뿐만 아니라 안정한 메탈공정을 위한 평탄화 공정이 어렵다.

따라서, 본 발명은 실린더형 구조의 전하저장전극의 바닥면에 반구형 실리콘을 사용하고, 그 반구형 실리콘의 중앙부분에 실리콘 기둥을 형성하여 전하저장전극의 유효 표면적을 증가시켜 제한된 셀 면적내에서 층분한 전하량을 얻을 수 있는 표면적이 증대된 전하저장전극 형성방법을 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명은 실리콘 기판(1)상에 소정의 트랜지스터, 필드산화막(4), 비트라인(5) 및 층간절연막(6)이 형성된 반도체 소자의 전하저장전극 형성방법에 있어서, 상기 층간절연막(6) 상부에 질화막(7)을 얇게 증착한 후, 마스크 공정 및 식각공정으로 상기 질화막(7) 및 층간절연막(6)의 소정부분을 상기 실리콘 기판(1)이 노출될 때까지 식각하여 전하저장전극용 제1콘택홀(8)을 형성하는 단계와, 상기 제1콘택홀(8) 및 상기 질화막(7) 상부에 제1도전층(9)을 형성한 다음, 전반적으로 산화막(10)을 두껍게 증착한 후, 마스크 공정 및 식각공정으로 상기 산화막(10)의 소정부분을 상기 제1도전층(9)이 노출될 때까지 식각하여 전하저장전극용 제2콘택홀(11)을 형성하는 단계와, 상기 제2콘택홀(11) 및 상기 산화막(10) 상부에 제2도전층(12)을 형성한 다음, 전하저장전극용 마스크를 사용하여 상기 제2도전층(12), 산화막(10) 및 제1도전층(9)을 차례로 식각하는 단계와, 상기 식각공정후 전체구조 상부에 제3도전층(13)을 증착하는 단계와, 상기 제3도전층(13) 및 제2도전층(12)을 에치 백하여 상기 산화막(10) 상부가 노출되게 하면서 동시에 상기 제1도전층(9)과 일체화되는 스페이서(13a)를 형성하는 단계와, 상기 산화막(10)과 상기 질화막(7)의 선택적 식각 성질이 있는 습식식각법을 이용하여, 상기 상화막(10)을 제거한 후, 상기 질화막(7)을 선택적으로 습식식각하여 제1도전층(9), 제2도전층(12) 및 스페이서(13a)로 구성된 전하저장전극(14)을 형성하는 단계로 이루어지는 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

제1a 내지 f도는 본 발명에 따라 전하저장전극을 형성하는 단계를 나타내는 단면도로서, 제1a도는 실리콘 기판(1)상에 게이트 전극(2), 소오스/드레인 전극(3)등으로 반도체 소자의 셀을 구성하는 트랜지스터를 구비한 다음, 필드산화막(4), 스페이서 산화막(6') 및 비트라인(5)등을 형성한 후에 층간절연막(6)을 증착 열처리하여 평탄화하고, 평탄화된 상기 층간절연막(6) 상부에 질화막(7)을 얇게 증착한 후, 마스크 공정 및 식각공정으로 상기 질화막(7) 및 층간절연막(6)의 소정부분을 상기 실리콘 기판(1)이 노출될 때까지 식각하여 전하저장전극용 제1콘택홀(8)을 형성한 상태를 도시한 것이다.

제1b도는 상기 제1a도의 구조하에서 상기 제1콘택홀(8) 및 상기 질화막(7) 상부에 제1도전층(9)을 형성한 다음, 전반적으로 산화막(10)을 두껍게 증착한 후, 마스크 공정 및 식각공정으로 상기 산화막(10)의 소정부분을 상기 제1도전층(9)이 노출될 때까지 식각하여 전하저장전극용 제2콘택홀(11)을 형성한 상태를 도시한 것이다.

상기 제1도전층(9)은 예를 들어, 반구형 폴리실리콘 또는 다른 전도성 물질이고 그 두껐覽 500 내지 2000Å이다. 그리고 상기 제2콘택홀(11)은 상기 제1a도의 제1콘택홀(8)과 일직선으로 배열하는 것이 바람직하나 전하저장전극이 형성될 부분을 벗어나지 않도록 형성하면 된다.

제1c도는 상기 제1b도의 구조하에서 상기 제2콘택홀(11) 및 상기 산화막(10) 상부에 제2도전층(12)을 형성한 다음, 전하저장전극용 마스크를 사용하여 상기 제2도전층(12), 산화막(10) 및 제1도전층(9)을 차례로 식각한 상태를 도시한 것이고, 제1d도는 상기 제1c도의 구조하에서 전반적으로 제3도전층(13)을 증착한 상태를 도시한 것이다.

상기 제2 및 제3도전층(12 및 13)은 예를 들어, 폴리실리콘 또는 다른 전도성 물질이다.

제1e도는 상기 제3도전층(13) 및 제2도전층(12)을 에치 백(etch back)하여 상기 산화막(10) 상부가 노출되게 하면서 동시에 상기 제1도전층(9)과 일체화되는 스페이서(13a)를 형성한 상태를 도시한 것이다.

제1f도는 상기 산화막(10)과 상기 질화막(7)의 선택적 식각 성질이 있는 습식식각법을 이용하여, 먼저 상기 산화막(10)을 완전히 제거한 후, 상기 질화막(7)을 층간절연막(6)과 제1도전층(9), 제2도전층(12) 및 스페이서(13a)에 대하여 선택적으로 습식식각하여 완전히 제거하여 제1도전층(9), 제2도전층(12) 및 스페이서(13a)로 구성된 전하저장전극(14)을 형성한 상태를 도시한 것이다.

이후, 일반적인 공정에 의해 유전체막을 형성하고 플레이트 전극을 형성하여 반도체 소자의 셀을 구성하는 캐패시터가 제조된다.

상술한 바와같이 본 발명은 실린더형 전하저장전극 중앙에 제2도전층에 의한 실리콘 기둥을 형성하여 전하저장전극의 유효 표면적을 증가시킬 수 있다.

Claims (2)

1. 필드산화막이 형성된 실리콘기판상에 소정의 트랜지스터 및 비트라인을 형성한 후 전체 상부면에 층간절연막을 형성하는 단계와, 상기 단계로부터 상기 층간절연막 상부에 질화막을 형성한 후 상기 질화막 및 층간절연막을 순차적으로 식각하여 전하저장전극용 제1콘택홀을 형성하는 단계와, 상기 단계로부터 상기 제1콘택홀 및 상기 질화막 상부에 제1도전층을 형성하고 전체 상부면에 산화막을 형성하는 단계와, 상기 단계로부터 상기 제1콘택홀과 일치되는 부분의 상기 제1도전층이 노출되도록 상기 산화막을 식각하여 제2콘택홀을 형성하는 단계와, 상기 단계로부터 상기 제2콘택홀 및 상기 산화막 상부에 제2도전층을 형성한 후 전하저장전극용 마스크를 이용하여 상기 제2도전층, 산화막 및 제1도전층을 순차적으로 식각하는 단계와, 상기 단계로부터 전체 상부면에 제3도전층을 형성한 후 상기 제3도전층 및 제2도전층을 상기 산화막이 노출되는 시점까지 에치 백하여 상기 산화막 및 제1도전층의 측벽에 제3도전층으로 형성된 스페이서를 형성하는 단계와, 상기 단계로부터 질화막과의 선택적 식각 성질을 갖는 습식 식각으로 잔류된 상기 산화막을 제거한 후 상기 질화막을 선택적으로 습식 식각하는 단계로 이루어지는 반도체 소자의 전하저장전극 형성방법에 있어서, 상기 제1도전층은 표면이 다수의 반구를 갖도록 반구형 폴리실리콘을 증착하여 형성된 것을 특징으로 하는 표면적이 증대된 전하저장전극 형성방법.
2. 제1항에 있어서, 상기 제1도전층은 500 내지 2000Å의 두께로 형성되고, 상기 제2 및 제3도전층은 폴리실리콘으로 형성되는 것을 특징으로 하는 표면적이 증대된 전하저장전극 형성방법.