KR100401528B1 - 반도체소자의캐패시터제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 있어서, SOG막의 에치백을 이용하여 전하저장 전극의 표면에 요철 형태를 형성함으로써, 캐패시터의 용량을 증대할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것으로, 반도체 기판상에 소정의 필드산화막과 게이트 전극 및 접합영역과 전면에 절연막이 구비된 상태에서 상기 접합영역 상부의 절연막 소정 부분에 콘택홀을 형성하여 캐패시터의 전하저장 전극이 상기 접합영역과 접촉하도록 하는 반도체 소자의 캐패시터 제조방법에 있어서, 상기 콘택홀이 형성된 상태의 결과물 상부에 상기 콘택홀에 매립되도록 도핑된 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상부에 TEOS 산화막과 SOG막을 순차적으로 형성하는 단계; 상기 SOG막 표면에 머리빗 형상의 감광막 마스크를 형성하는 단계; 상기 노출된 SOG막 및 TEOS 산화막을 비등방성 에치백하는 단계; 상기 머리빗 모양의 SOG막 및 TEOS 산화막을 식각 마스크로하여 하부의 폴리실리콘막을 일정 깊이로 비등방성 식각하여 요철 형태를 형성하는 단계; 상기 머리빗 모양의 SOG막 및 TEOS 산화막을 제거한 후 상기 요철 형태의 폴리실리콘막을 일부 식각하여 전하저장 전극을 형성하는 단계; 및, 상기 결과물 상부에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
[발명의 분야]
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 SOG막의 에치백을 이용하여 전하저장 전극의 표면에 요철형태를 형성함으로써, 캐패시터의 용량을 증대시킬 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.
[종래기술]
최근, 반도체 제조기술의 발달과 더불어 메모리 소자의 수요가 급증함에 따라, 좁은 면적에 높은 캐패시턴스를 요구하는 고집적화가 요청되고 있다. 이러한 캐패시터의 용량을 극대화하기 위한 방법으로 전극간의 유전체로서 고유전율을 갖는 절연체를 이용하거나, 전극의 면적을 확대시키는 방법등이 제안되었다.
또한, DRAM (Dynamic Random Access Memory)소자에 있어서 캐패시터 용량의 증대는 단위 셀의 독출능력을 개선시키면서, 소프트 에러(soft error)를 감소시키는 역할을 하게 된다.
이에, 반도체 메모리소자의 고집적화에 대한 고용량을 제공하기 위한 유전체로서 ONO(Oxide-Nitride-Oxide) 또는 Ta2O5등이 이용되고 있고, 캐패시터의 전하저장전극 구조에 관한 많은 연구가 수행되고 있다.
즉, 전극의 구조로는 판구조, 실린더 구조, 박스 구조, 트렌치 구조등이 주류를 이루고 있는데, 전극 면적을 확장시키는 방법으로 플래너 캐패시터 셀에서 스택형 또는 트렌치형의 3차원적 구조가 제안되었고, 현재는 더욱 진보된 구조인 이중 핀구조와 실린더 구조의 전극을 제조하고 있다. 이 중에서도 실린더 구조를 가지면서 표면에 요철을 형성하는 캐패시터가 가장 각광 받고 있다.
즉, 제 1A 도 내지 제 1F 도는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 나타낸 공정 단면도로서, 먼저 제 1A 도에 도시된 바와 같이, 반도체 기판(1) 상부에 소자분리영역인 필드산화막(2)을 형성하고, 공지의 방법으로 게이트전극(3)을 형성한 다음, 이온주입공정으로 소오스/드레인영역(4a/4b)을 형성한 후, 전체구조 상부에 화학기상 증착방식으로 CVD 산화막(5)을 형성한 다음, 사진 식각공정을 통해 소정의 마스크 패턴(도시되지 않음)을 형성하여 소오스영역(4a)이 노출되도록 상기 CVD 산화막(5)을 일부 식각한 후 마스크를 제거함으로써 소정의 콘택홀(6)을 형성한다.
그런 다음, 제 1B 도에 도시된 바와 같이, 상기 콘택홀(6)이 매립되도록 도핑된 폴리실리콘막(7)을 전체 구조 상부에 형성한 후, 제 1 산화막(8)을 폴리실리콘막(7) 상부에 형성하고, 사진식각 공정을 통해 소정의 마스크패턴(도시되지 않음)을 형성하여 상기 CVD 산화막(5)이 노출되도록 상기 제 1 산화막(8) 및 상기 도핑된 폴리실리콘막(7)을 식각한 후 마스크를 제거함으로써, 제 1B 도에 도시된 바와 같은 소정의 패턴을 형성한다.
그 후, 제 1C 도에 도시된 바와 같이, 결과물 상부에 반구형 그레인막(9 : Hemi Spherical-shaped Grain 이하, HSG막)을 형성하고, 상기 HSG막(9)을 선택적으로 일부 식각한 후, 그 상부에 제 2 산화막(10)을 형성한다.
그런 다음, 제 1D 도에 도시된 바와 같이, 상기 도핑된 폴리실리콘막(7) 및 상기 제 1 산화막(8) 양 측면이 식각되지 않도록 상기 제 2 산화막(10)을 비등방성 식각한 후, 상기 HSG막(9)을 식각 마스크로 하여 그 하부의 상기 제 1 산화막(8)을 상기 도핑된 폴리실리콘막(7)이 노출되도록 비등방성 식각한 다음, 제 1E 도에 도시된 바와 같이, 상기 노출된 폴리실리콘막(7)을 비등방성 과소식각하여 요철모양을 형성한다.
그 후, 제 1F 도에 도시된 바와 같이, 상기 폴리실리콘막(7) 상부의 제 1 산화막(8) 및 양 측부의 상기 HSG막(9)과 상기 제 2 산화막(10)을 제거한 후, 결과물 상부에 유전체막(11) 및 플레이트전극(12)을 형성함으로써, 캐패시터를 완성한다.
그런데, 상기된 종래의 요철을 갖는 캐패시터 제조방법에 있어서, 상기 HSG막(9)을 형성한 다음에는 선택적으로 상기 HSG막(9)을 약간 식각하여 주는 공정이 필요하게 되는데, 이는 전하저장 전극의 표면적을 증대시키기 위하여 상기 HSG막(9)의 각 그레인(grain)들 사이의 간격을 넓혀주기 위함이다. 그러나, 이러한 공정은 소자의 재현성을 유지하기에 매우 어려운 문제가 있게 된다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, SOG막의 에치백을 이용하여 전하저장전극의 표면에 요철형태를 형성함으로써, 캐패시터의 용량을 증대할 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.
제 1A 도 내지 제 1F 도는 종래기술에 따른 반도체소자의 캐패시터의 제조방법을 나타낸 공정 단면도.
제 2A 도 내지 제 2D 도는 본 발명의 일실시예에 따른 반도체소자의 캐패시터 제조방법을 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호설명 *
11 : 반도체기판 12 : 필드산화막
13 : 게이트 전극 14a, 14b : 소오스, 드레인 영역
15 : CVD 산화막 16 : 콘택홀
17 : 폴리실리콘막 18 : TEOS 산화막
19 : SOG막 20 : 전하저장 전극
21 : 유전체막 22 : 플레이트 전극
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 제조방법은 반도체 기판상에 소정의 필드산화막과 게이트전극 및 접합영역과 전면에 절연막이 구비된 상태에서 상기 접합영역 상부의 절연막 소정부분에 콘택홀을 형성하여 캐패시터의 전하저장 전극이 상기 접합영역과 접촉하도록 하는 반도체소자의 캐패시터 제조방법에 있어서, 상기 콘택홀이 형성된 상태의 결과물 상부에 상기 콘택홀에 매립되도록 도핑된 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상부에 TEOS산화막과 SOG막을 순차적으로 형성하는 단계; 상기 SOG막 표면에 머리빗 형상의 감광막 마스크를 형성하는 단계; 상기 노출된 SOG막 및 TEOS산화막을 비등방성 에치백하는 단계; 상기 머리빗 모양의 SOG막 및 TEOS산화막을 식각마스크로 하부의 폴리실리콘막을 일정깊이로 비등방성 식각하여 요철 형태를 형성하는 단계; 상기 머리빗 모양의 SOG막 및 TEOS산화막을 제거한 후 상기 요철형태의 폴리실리콘막을 일부 식각하여 전하저장 전극을 형성하는 단게; 및 상기 결과물 상부에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기한 구성으로 된 본 발명에 의하면, SOG막을 사용한 에치백으로 전하 저장 전극의 표면에 요철형태를 용이하게 형성할 수 있게 됨으로써, 캐패시터의 용량을 증대할 수 있게 됨과 더불어, HSG막 대신에 SOG(Spin-On-Glass)막을 이용하게 됨에 따라 HSG막을 식각하는데에서 발생하는 재현성 유지의 문제를 해결할 뿐만 아니라, 공정의 단순화로 제조수율이 향상되게 된다.
[실시예]
이어, 첨부한 도면을 참조하여 본 발명의 일 실시예를 설명한다.
제 2A 도 내지 제 2D 도는 본 발명의 일 실시예에 따른 반도체소자의 캐패시터 제조방법을 나타낸 공정 단면도로서, 참조번호 11은 반도체기판, 12는 필드산화막, 13은 게이트전극, 14a 및 14b는 소오스 및 드레인영역, 15는 CVD산화막, 16은 콘택홀, 17은 폴리실리콘막, 18은 TEOS산화막, 19는 SOG막, 20은 전하저장전극, 21은 유전체막, 22는 플레이트 전극이다.
우선, 제 2A 도에 도시된 바와 같이, 반도체기판(11) 상부에 소자 분리 영역인 필드산화막(12)을 형성하고, 공지의 방법으로 게이트전극(13)을 형성한 다음, 이온주입 공정으로 소오스/드레인 영역(4a/4b)을 형성한 후, 전체 구조 상부에 화학기상 증착방식으로 CVD산화막(15)을 형성한 다음, 사진 식각공정을 통해 소정의 마스크패턴(도시되지 않음)을 형성하여, 소오스영역(4a)이 노출되도록 상기 CVD산화막(15)을 식각한 후 마스크를 제거함으로써 소정의 콘택홀(16)을 형성한다.
그런 다음, 제 2B 도에 도시된 바와 같이, 도핑된 폴리실리콘막(17)을 약 3,000 내지 5,000Å의 두께로 콘택홀(16)이 매립되도록 전체 구조 상부에 형성한 후, 폴리실리콘막(17) 상부에 500 내지 1500Å의 두께로 TEOS산화막(18)을 형성한 다음, 그 상부에 SOG막(19)을 약 1,000 내지 3,000Å의 두께로 형성한다.
그 후, 제 2C 도에 도시된 바와 같이 상기 SOG막(19) 및 상기 TEOS산화막(18)을 CF4, CHF3, Ar 가스를 사용하여 동시에 에치백(etchback)하여 상기 SOG막(19) 일부 및 그 하부의 TEOS산화막(18) 일부를 식각한다.
즉, 소정량의 수분을 함유하고 있는 SOG막(19)에 비등방성 에치백하여 핀홀(pinhole)을 발생시키면 결국 상기 SOG막(19)은 섬(island) 형태로 남게 됨에 따라, 그 하부의 TEOS산화막(18)도 상기 SOG막(19)과 동일한 형태로 남게 된다.
그런 다음, 제 2D 도에 도시된 바와 같이, 상기 TEOS산화막(18) 및 상기 SOG막(19)을 식각 마스크로 하는 Cl2가스를 사용한 비등방성 식각공정에 의해 상기 폴리실리콘막(17)을 요철형태가 형성되도록 소정의 깊이로 식각한 후, 상기 TEOS산화막(18) 및 상기 SOG막(19)을 습식 식각공정으로 제거하고, 사진식각 공정으로 상기 요철형태의 폴리실리콘막(17) 상부에 소정의 마스크 패턴(도시되지 않음)을 형성한 후, 상기 폴리실리콘막(17)이 약 1,000 내지 2,000Å의 두께로 남도록 비등방성 식각하고, 마스크를 제거함으로써, 요철을 갖는 전하저장 전극(20)을 형성한 다음, 전하저장 전극(20)에 고르게 유전체막(21)을 형성한 후, 공지의 방법으로 플레이트 전극(22)을 형성한다.
즉 상기 실시예에 의하면, 상기 SOG막을 사용한 에치백으로 전하저장 전극의 표면에 요철형태를 용이하게 형성할 수 있게 함으로써, 캐패시터의 용량을 증대할 수 있게 됨과 더불어, HSG막 대신에 SOG(Spin-On-Glass)막을 이용하게 됨에 따라 HSG막을 식각하는데에서 발생되는 재현성 유지의 문제를 해결할 뿐만 아니라, 공정의 단순화로 제조수율이 향상되게 된다.
또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 SOG막의 에치백을 이용하여 전하저장 전극의 표면에 요철 형태를 형성함으로써, 캐패시터의 용량을 증대할 수 있는 반도체소자의 캐패시터 제조방법을 실현할 수 있게 된다.
Claims (6)
- 반도체 기판상에 소정의 필드산화막, 게이트전극, 접합영역 및 그 결과물의 전면에 절연막이 구비된 상태에서 상기 접합영역 상부의 절연막내에 콘택홀을 형성하여 캐패시터의 전하저장 전극이 상기 접합영역과 접촉하도록 하는 반도체 소자의 캐패시터 제조방법에 있어서,상기 콘택홀이 형성된 상태의 결과물 상부에 상기 콘택홀이 매립되도록 도핑된 폴리실리콘막을 형성하는 단계;상기 도핑된 폴리실리콘막 상부에 TEOS산화막과 SOG막을 순차적으로 형성하는 단계;상기 SOG막 표면에 요철모양의 감광막 마스크를 형성하는 단계;상기 요철모양의 감광막 마스크에 의해 상기 SOG막 및 TEOS산화막을 비등방성 에치백하여 요철모양으로 형성하는 단계;상기 요철모양의 SOG막 및 TEOS산화막을 식각 마스크로 하여 상기 도핑된 폴리실리콘막을 일정 깊이로 비등방성 식각하여 요철모양으로 형성하는 단계;상기 요철모양의 SOG막 및 TEOS산화막을 제거한 후 상기 요철모양의 폴리실리콘막을 일부 식각하여 전하저장 전극을 형성하는 단계; 및상기 결과물 상부에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 도핑된 폴리실리콘막은 3,000 내지 5,000Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 TEOS산화막은 500 내지 15,00Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 SOG막은 1,000 내지 3,000Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 SOG막 및 TEOS산화막의 동시 식각을 위한 공급가스는 CF4, CHF3, Ar인 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 도핑된 폴리실리콘막의 비등방성 식각시 상기 도핑된 폴리실리콘막이 약 1,000 내지 2,000Å의 두께로 남도록 식각하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
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