KR960013643B1 - 캐패시터 저장전극 제조방법 - Google Patents
캐패시터 저장전극 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 디램셀의 레이아웃도.
제2a도 내지 제2f도는 본 발명에 의해 캐패시터 저장전극을 제조하는 공정단계를 제1도의 Ⅰ-Ⅰ를 따라 도시한 단면도.
제3도는 본 발명에 의해 제조된 저장전극을 제1도의 Ⅱ-Ⅱ를 따라 도시한 단면도.
제4도는 본 발명에 의해 제조된 저장전극을 도시한 사시도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 실리콘기판 2 : 소자분리 산화막
3 : 워드라인 4 : 제1절연층
5 : 제2절연층 7 : 콘택홀
9 : 콘택플러그 11 : 비트라인
13 : 제3절연층 15 : 제4절연층
17 : 제5절연층 19,26,30 : 감광막패턴
22 : 저장전극용 제1도전층 24 : 제6절연층
28 : 저장전극용 제2도전층 32 : 저장전극
50 : 워드라인 60 : 비트라인
70 : 저장전극 90 : 비트라인 콘택
본 발명은 고집적 디램(DRAM)셀의 캐패시터 저장전극 제조방법에 관한 것으로, 특히 비트라인 콘택홀과 저장전극 콘택홀을 동시에 형성하고, 콘택홀에 콘택플러그를 형성한 후, 콘택플러그에 콘택되어 형성되는 비트라인의 토폴로지를 이용하여 3차원 구조의 캐패시터 저장전극을 제조하는 방법에 관한 것이다.
종래의 차폐된 비트라인(Shielded Bit Line)구조로 디램셀을 형성한 경우 비트라인 상부에 형성되는 저장전극을 MOSFET의 소오스/드레인에 콘택할 때 높은 단채로 인하여 콘택불량이 발생하며,캐패시터의 충분한 충전용량을 얻기 위해서는 저장전극의 높이를 높게 해야하는데 이러한 경우 후속공정에서 높은 단차로 인한 문제가 발생된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 비트라인 콘택영역과 저장전극 콘택영역에 콘택플러그를 형성한 다음, 콘택플러그에 콘택되는 비트라인을 형성하고, 비트라인 측벽에 산화막 스페이서를 형성한후, 저장전극 콘택플러그가 노출되게 하고, 비트라인 단차를 이용한 3차원 구조의 저장전극을 형성하여 캐패시터 높이를 낮춘 캐패시터 저장전극 제조방법을 제공하는데 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 차폐된 비트라인 구조를 갖는 디램셀의 레이아웃도로서, 종방향으로 배열된 다수의 워드라인(50), 비트라인 콘택(90)을 중심으로 대칭되는 저장전극(70), 횡방향의 배열되는 비트라인(60)과 저장전극콘택(80)을 각각 배치한 것이다.
제2a도 내지 제2f도는 본 발명의 실시예에 의해 디램셀을 제조하는 공정단계를 도시한 단면도이다.
제2a도는 실리콘기판(1)에 소자분리 산화막(2)을 형성하고, 위드라인(3)을 형성하고, 전체구조 상부에 평탄화용 제1절연층(4)과 제2절연층(5)을 적층하고, 저장전극 콘택마스크와 비트라인 콘택마스크가 오버랩된 마스크를 이용하여 콘택영역의 제2절연층(5)과 제1절연층(4)을 식각하여 실리콘기판(1)이 노출된 콘택홀(7)을 다수개 형성한 다음, 콘택홀(7)내에 전도물질을 채워서 콘택플러그(9)를 형성한 단면도이다. 여기서 주지할 점은 제1절연층(4)은 BPSG(Boro Phospho Silicate Glass)막으로 형성하고, 제2절연층(5)은HTO(High Temperature Oxide)막으로 형성할 수 있으며,상기 콘택플러그(9)를 형성하는 방법은 폴리실리콘층을 두껍게 증착하고 에치백하여 콘택홀(7)엠나 폴리실리콘층을 남겨두거나, 선택적으로 실리콘층을 콘택홀(7)에만 증착시키는 방법이 있다.
제2b도는 제2a도 공정후에 비트라인용 도전층 예를 들어 포리실리콘층과 제 절연층(13) 예를 들어 HTO막을 적층한 다음, 비트라인 마스크를 이용한 식각공정으로 비트라인(11)과 제 3절연층(13)패턴을 형성하고, 비트라인(11)과 제 3 절연층(11)패터 측벽에 제4 절연층 스케이서(15)를 예를 들어 HTO 막으로 형성한 단면도이다.
제2c도는 제2b도 공정후 전체구조 상부에 평탄화용 제 5 절연층(17) 예를 들어 BPSG층을 두껍게 형성하고 제 3 절연층(13)의 상부면이 노출되기까지 제 5 절연층(17)을 에치백한 다음, 제 5 절연층(17) 상부에 저장 전극 콘택마스크용 감광막패턴(19)을 형성하고, 등방성 식각으로 제 5 절연층(17)을 식각하여 콘택플러그(9)를 노출하는 동시에 제 4 절연층 스페이서(15)가 노출되도록 오버에칭을 실시한 단면도로서, 상기 제 5절연층(17)으로 사용되는 BPSG층과 제 2절연층(5) 제 3절연층 및 제 4 절연층 스페이서(15)로 사용되는 제 4절연층 스페이서(15)와, 제 2 절연층(5)이 식각베리어층으로 역할을 하게 된다.
제2d도는 제2c도 공정후 저장전극 콘택마스크용 감광막패턴(19)을 제거하고, 노출된 제 5 절연층(17), 콘택플러그(9), 및 제 3 절연층(13) 상부에 저장전극용 제 1도전층(22) 예를들어 폴리실리콘층을 증착하고, 그 상부에 제 6 절연층(24) 예를 들어 BPSG층을 예정된 저장전극 높이를 고려하여 두껍게 도포하고, 그 상부에 제 1 도에 도시한 저장전극의 면적보다 좁게 형성된 것이다.
제2e도는 제2d도 공정후 노출된 제 6 절연층(24)을 저장전극용 제 1도전층(22)이 노출되기까지 이방석 식각하여 제 6 절연층(24)패턴을 형성하고, 제 1저장전극 마스크용 감공막패턴(26)을 제거한 다음, 저장전극용 제 1 도전층(22)과 6면체 기둥형태의 제 6 절연층(24)패턴 상부면에 저장전극용 제 2도전층(28)을 예를들어 폴리실리콘을 형성하고, 그 상부에 제 2 저장전극 마스크용 감광막패턴(30)을 형성한 단면도로서, 제 2저장전극 마스크는 제 1 도에 도시된 저장전극과 저장전극 콘택이 오버랩된 구조이다. 또한, 저장전극용 제 2도전층(28)은 6면체 기둥형태의 제 6 절연층(24)의 상부 및 측면에서 완전히 둘러쌓인 구조이다.
제2f도는 제2d도 공정후 노출된 저장전극용 제 2 도전층(28)을 식각하여 제 6절연층(24) 상부에 창을 형성하는 동시에 저장전극용 제 2도전층(28)의 패턴을 형성하고, 노출된 저장전극용 제 1도전층(22)을 식각하여 저장전극 제 1도전층(22)과 제 2도전층(28)으로 이루어진 저장전극(32)을 형성하고, 저장전극(32)내부에 있는 제 6 절연층(24)을 습식식각으로 완전히 제거한 단면도로서, 제 6절연층(24)을 식각할때 제 1도전층(22) 저부에 있는 제 5 절연층(17)도 함께 식각되는데, 이때 제 2절연층(5 )과 제 3 절연층(13)은 식각베리어 층으로 작용한다.
제 3도는 본 발명에 의해 제조된 캐패시터 저장전극을 제 1도의 를따라 되시한 단면도로서, 비트라인(11)과 비트라인(11) 사이에 저장전극 콘택플러그(9) , 저장전극용 제 1도전층(22), 제 2도전층(28)이 전체적으로 접속되어 이루어진 저장전극(32)이 형성됨을 도시한다.
제 4도는 본 발명에 의해 제조된 캐패시터 저장전극을 도시한 사시도로서, 6면체 형태의 저장전극(32 )의 내부표면과 외부표면이 유효캐패시터 면적으로 사용됨으로 좁은 면적에서 캐패시터 용량을 극대화시킬 수 있다.
상기와 같이 저장전극을 형성한 다음, 저장전극의 내부 및 외부면에 캐패시터 유전체막 표면에 플레이트 전극용 도전층을 형성하여 캐패시터를 제조한다.
상기한 본 발명에 의하면, 비트라인 콘택영역과 저장전극 콘택영역에 실리콘기판에 콘택되는 콘택플러그를 형성하여 단차에 의해 콘택불량이 발생하는 것을 해결하고, 저장전극을 6면체 형태로 만들어 캐패시터 유효면적을 최대화시키고, 그로 인하여
캐패시터 용량을 증대시킬 수 있다.
Claims (7)
- 디램설의 캐패시터 제조방법에 있어서, 실리콘기판에 소자분리 산화막, 워드라인을 각각 형성하고, 전체적으로 평탄화용 제 1절연층을 형성하고, 그 상부에 제 2 절연층을 얇은 두께로 형성하는 공정과, 저장전극 콘택마스크와 비트라인 콘택마스크가 오버랩된 마스크를 이용하고 식각공정으로 콘택영역의 제 1 절연층, 제 2 절연층을 식각하여 실리콘기판이 노출된 콘택홀을 형성하고, 이 콘택홀에 전도물질을 채워서 콘택플러그를 형성하는 공정과, 비트라인 도전층과 제 3 절연층을 적층하고 비트라인 마스크를 이용한 식각공정으로 콘택플러그에 접속되는 비트라인과 제 3 절연층을 전체적으로 형성하되, 제 3 절연층 패턴측벽에 제 4 절연층 스페이서를 형성하는 공정과, 제 5 절연층을 전체적으로 형성하되, 제 3 절연층 상부면 높이까지 형성하고, 그 상부에 저장전극 콘택마스크용 감광막패턴을 형성하고, 동방서 식각공정으로 제5벌연층을 식각하는 공정과, 저장전극 콘택마스크용 감광막패턴을 제거하고, 전체적으로 저장전극용 제 1도전층을 형성하고, 그 상부에 제 6 절연층을 두껍게 형성한 후, 그 상부에 제 1 저장전극 마스크용 감광패턴을 형성하는 공정과, 노출된 제 6 절연층을 식각하여 패턴을 형성하고 제 1 저장전극 마스크용 감광막패턴을 제거한 후, 제 6절연층패턴 상부 및 제 1 도전층 상부에 저장전극용 제 2 도전층을 형성하고, 그 상부에 제 2 저장전극 마스크용 감광막패턴을 형성하는 공정과, 노출된 제 2도전층과 그 하부의 제1도전층을 식각하여 제 1도전층과 제 2 도전층으로 이루어진 6면체 형태의 저장전극을 형성하는 공정과, 저장전극 내부에 있는 제 6 절연층과 저장전극 가장자리 하부에 있는 제 5 절연층을 습식식각으로 제거하여 저장전극 내부 및 저부면을 노출시키는 공정을 포함하는 캐패시터 저장전극 제조방법.
- 제1항에 있어서, 상기 제1, 제5및 제6절연층은 제2, 제3및 제4절연층에 대하여 예정된 에찬트에서 식각선택비가 큰 것을 특징으로 하는 캐패시터 저장전극 제조방법.
- 제1항에 있어서, 상기 콘택플러그를 형성하는 공정은 전체적으로 도전층을 형성하고, 에치백 공정으로 도전층을 콘택홀에만 남겨두는 것을 특징으로 하는 캐패시터 저장전극 제조방법
- 제1항에 있어서, 상기 콘택플러그를 형성하는 공정은 선택적인 실리콘층을 콘택홀에 증착하는 것을 특징으로 하는 캐패시터 저장전극 제조방법.
- 제1항에 있어서 , 상기 제 5절연층을 식각할 때 콘택플러그와 제 4 절연층 스페이서가 노출되기까지 동방성 식각을 실시하는 것을 특징으로 하는 캐패시터 저장전극 제조방법.
- 제1항에 있어서, 상기 제 1저장전극 마스크용 감광막패턴의 저장전극 면적은 일반적인 저장전극의 면적보다 작게 형성되는 것을 특징으로 하는 캐패시터 저장전극 제조방법.
- 제1항에 있어서, 상기 제 2 저장전극 마스크용 감광막패턴은 저장전극 콘택마스와 일반적인 저장전극 마스크를 오버랩시킨 패턴인 것을 하는 캐패시터 저장전극 제조방법.
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