KR100483013B1

KR100483013B1 - 반도체소자의 저장전극 및 그 형성방법

Info

Publication number: KR100483013B1
Application number: KR10-2002-0042107A
Authority: KR
Inventors: 최웅
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-07-18
Filing date: 2002-07-18
Publication date: 2005-04-15
Also published as: KR20040008468A

Abstract

본 발명은 반도체소자의 저장전극 및 그 형성방법에 관한 것으로,

반도체소자의 고집적화에 따른 높은 에스펙트비와 고집적화에 따른 소자의 특성 열화를 방지하기 위하여, 두 개의 실린더형 캐패시터를 형성하는 공간에 하나의 실린더형을 형성하고 상기 실린더의 내벽과 외벽을 이용하여 두 개의 캐패시터를 형성함으로써 에스펙트비를 감소시키고 집적도를 감소시키며 소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 기술이다.

Description

반도체소자의 저장전극 및 그 형성방법{A storage node of a semiconductor device and a method for forming the same}

본 발명은 반도체소자의 저장전극 및 그 형성방법에 관한 것으로, 특히

반도체소자의 단위셀에 필요한 2개의 캐패시터를 형성할 때 하나의 캐패시터를 실린더 모양으로 제조하여 안면과 바깥면을 분리하여 독립된 캐패시터로 동작하게 함으로써 고집적화된 반도체소자의 정전용량을 확보하는 기술에 관한 것이다.

반도체소자가 고집적화 되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( εo × εr × A ) / T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 이러한 방법들은 모두 각각의 단점을 가지고 있다.

도 1 은 종래기술에 따른 반도체소자의 실린더형 저장전극 형성방법을 도시한 레이아웃도이다.

도 1를 참조하면, 활성영역(100)을 정의하는 소자분리 영역(도시안됨)을 디자인하고, 상기 활성영역(100)을 3개 콘택부로 구획하는 워드라인 영역(200)을 상기 활성영역(100)과 교차시켜 디자인하고, 상기 3개의 콘택부 중에서 바깥쪽 두 개의 콘택부에 각각 콘택되는 저장전극(400)을 디자인한 것이다.

여기서, "300" 은 상기 저장전극(400)이 상기 활성영역(100)과 콘택되는 부분을 디자인한 것이다. 즉, 저장전극 콘택플러그가 형성된 영역이다.

도 2 는 상기 도 1 과 같이 디자인된 레이아웃도를 이용하여 반도체기판 상부에 형성한 실린더형 저장전극의 평면 및 단면을 도시한 셈사진을 도시한다.

도 2를 참조하면, 이웃하는 저장전극과 붙는 리닝 ( leaning ) 현상이 유발되어 소자의 수율 및 생산성을 저하시키는 문제점이 있다.

더구나, 상기 저장전극의 표면적을 증가시키기 위하여 저장전극의 표면에 엠보싱 효과를 주는 반구형 폴리실리콘을 형성하는 경우 상기 저장전극간의 간격은 더욱 좁아지게 되어 상기 리닝 현상은 더욱 심해질 수 있다.

상기한 바와 같이 종래기술에 따른 반도체소자의 저장전극 및 그 형성방법은, 하나의 셀에 두 개의 캐패시터를 형성하여야 하므로 높은 집적도를 필요로 하고 이웃하는 저장전극간에 붙는 리닝 현상이 유발될 수 있어 소자의 특성 열화가 유발될 수 있으며 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 없고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 바와 같은 종래기술의 문제점을 해소시키기 위하여, 실린더의 내측이 활성영역 일측에 형성된 콘택 영역에 접속되고 상기 실린더의 외측이 상기 활성영역 타측에 형성된 콘택 영역에 접속된 형태로 하나의 셀에 형성되는 두 개의 캐패시터를 하나의 실린더에 구비되는 내측과 외측으로 형성함으로써 소자의 집적도를 낮출 수 있어 소자의 고집적화에 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 저장전극 및 그 형성방법을 제공하는데 그 목적이 있다.

상기 목적 달성을 위해 본 발명에 따른 반도체소자의 저장전극은, 활성영역 일측의 저장전극 콘택 영역에 저장전극 콘택플러그가 구비되고, 상기 저장전극 콘택플러그에 접속되는 제1저장전극이 실린더형으로 구비되고,상기 제1저장전극의 외측 측벽에 절연막이 구비되고,활성영역 타측의 저장전극 콘택영역에 접속되는 제2저장전극이 상기 절연막의 측벽에 구비되되, 상기 제1저장전극 외측을 둘러싸는 형태의 평면구조로 구비되는 것과,

상기 제1저장전극 및 제2저장전극의 표면에 반구형 폴리실리콘이 구비되는 것을 특징으로 한다.

삭제

또한, 상기 목적 달성을 위해 본 발명에 따른 반도체소자의 저장전극 형성방법은,

활성영역의 일측 및 타측에 접속된 저장전극 콘택플러그가 구비되는 하부절연층을 형성하는 공정과,

상기 하부절연층 상부에 식각방지막과 희생산화막을 형성하는 공정과,

제1저장전극 영역의 상기 희생산화막과 식각정지막을 식각하여 상기 활성영역의 일측에 접속되는 저장전극 콘택플러그가 노출되는 제1저장전극 영역을 정의하는 공정과,

상기 제1저장전극 영역에 노출된 저장전극 콘택플러그에 접속되는 제1저장전극용 도전층을 전체표면상부에 증착하고 제2저장전극 영역 외부의 상기 제1저장전극용 도전층 및 희생산화막을 식각하는 동시에 상기 희생산화막 상부에 제1저장전극용 도전층을 남기는 공정과,

상기 희생산화막 상부의 제1저장전극용 도전층을 식각하여 상기 제1저장전극 영역 표면에 제1저장전극용 도전층을 남기는 동시에 상기 노출된 상기 제2저장전극 영역 외부의 식각정지막을 식각하는 공정과,

상기 제2저장전극 영역 외부의 상기 희생산화막 측벽에 제2저장전극용 도전층 스페이서 형태로 상기 활성영역의 타측에 접속되는 제2저장전극을 형성하는 동시에 상기 제1저장전극 영역 내측의 제1저장전극 도전층 측벽에 제2저장전극용 도전층 스페이서를 형성하여 상기 제1저장전극용 도전층과 제2저장전극용 도전층으로 제1저장전극을 형성하는 공정을 포함하는 것과,

상기 제1저장전극 및 제2저장전극 표면에 반구형 폴리실리콘을 형성하는 것을 제1특징으로 한다.

그리고, 상기한 목적을 달성하기 위해 본 발명에 따른 반도체소자의 저장전극 형성방법은,

제1저장전극 영역과 제1저장전극 영역 외측의 상기 희생산화막과 식각정지막을 식각하여 희생산화막 패턴을 형성하는 공정과,

상기 희생산화막 패턴을 포함한 전체표면상부에 저장전극용 도전층을 증착하는 공정과,

상기 제1저장전극 영역을 도포하는 감광막패턴을 형성하는 공정과,

상기 감광막패턴을 마스크로 하는 에치백 공정으로 제1저장전극 영역에 저장전극용 도전층을 남겨 제1저장전극을 형성하는 동시에

제2저장전극 영역인 상기 희생산화막 측벽에 저장전극용 도전층이 스페이서 형태로 남겨 제2저장전극을 형성하는 공정과,

상기 감광막패턴을 제거하는 공정을 포함하는 것과,

상기 저장전극용 도전층 표면에 반구형 폴리실리콘을 형성하는 것을 제2특징으로 한다.

한편, 본 발명의 원리는 하기의 도 3을 이용하여 설명하면 다음과 같다.

도 3 은 본 발명에 따른 반도체소자의 레이아웃도를 도시한다.

도 3을 참조하면, 활성영역(400)을 정의하는 소자분리 영역(도시안됨)을 디자인하고, 상기 활성영역(400)을 3개 콘택부로 구획하는 워드라인 영역(500)을 상기 활성영역(400)과 교차시켜 디자인하고, 상기 3개의 콘택부 중에서 바깥쪽 두 개의 콘택부에 각각 콘택되는 저장전극 영역(710,720)을 디자인한 것이다.

여기서, 상기 저장전극 영역은 상기 3개의 콘택부 중에서 바깥쪽 하나의 콘택부를 중심으로 형성되는 제1저장전극 영역(710)과 상기 제1저장전극 영역(710)을 감싸는 형태로 제2저장전극 영역(720)으로 디자인하되, 상기 제1저장전극 영역(710)이 콘택될 콘택부의 반대쪽 콘택부에 상기 제2저장전극 영역(720)이 콘택되도록 디자인함으로써 실린더의 내측과 외측이 각각 활성영역(400)의 바깥쪽 콘택부에 접속되는 저장전극을 형성할 수 있다.

그리고, "600" 은 상기 저장전극(700)이 상기 활성영역(400)과 콘택되는 부분을 디자인한 것이다. 즉, 저장전극 콘택플러그가 형성된 영역이다.

상기와 같은 디자인으로 저장전극의 에스펙트비를 감소시키고 집적도를 감소시켜 반도체소자의 특성 열화를 방지함으로써 반도체소자의 수율, 생산성, 특성 및 신뢰성을 향상시킬 수 있도록 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 4a 내지 도 4g 는 본 발명의 제1실시예에 따른 반도체소자의 저장전극 및 그 형성방법을 도시한 단면도이다.

도 4a를 참조하면, 반도체기판(도시안됨) 상에 하부절연층(11)을 형성한다.

이때, 상기 하부절연층(11)은 소자분리절연막, 게이트산화막, 게이트전극(도시안됨) 및 비트라인(도시안됨)이 형성하고, 비.피.에스.지. ( BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 와 같이 플로우가 잘되는 절연물질로 형성한다.

이때, 상기 비트라인은 하드마스크층과 절연막 스페이서가 구비된 것이다.

그 다음에, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(11)을 식각하여 상기 반도체기판을 노출시키는 저장전극 콘택홀(도시안됨)을 형성하고 이를 매립하는 저장전극 콘택플러그(13)를 형성한다.

그리고, 전체표면상부에 식각방지막(15)인 질화막을 증착하고 그 상부에 희생산화막(17)을 형성한다.

그 다음, 상기 도 3 의 제1저장전극 영역(710)을 정의하는 노광마스크를 이용한 사진식각공정으로 상기 제1저장전극 영역(710)의 상기 희생산화막(17)과 식각정지막(15)을 식각한다.

도 4b를 참조하면, 상기 저장전극 콘택플러그(13)에 접속되는 제1저장전극용 도전층(19)을 전체표면상부에 형성한다.

그리고, 상기 도 3 의 제2저장전극 영역(720)을 정의하는 노광마스크를 이용하여 상기 제1저장전극 영역(710) 바깥쪽의 식각할 수 있는 감광막패턴(21)을 형성한다.

이때, 상기 제2저장전극 영역(720)은 상기 제1저장전극 영역(710)과 일정간격 이격되어 디자인됨으로써 패터닝시 제1저장전극 영역(710)과 제2저장전극 영역(720)의 사이에 희생산화막(17)과 식각정지막(15)의 적층구조가 구비되어 절연시킨 것이다.

도 4c를 참조하면, 상기 감광막패턴(21)을 마스크로 하여 상기 희생산화막(17)을 식각한다.

이때, 상기 감광막패턴(21)은 상측부가 식각되어 상기 희생산화막(17) 상부의 제1저장전극용 도전층(19)을 노출시킨다.

도 4d를 참조하면, 상기 감광막패턴(21)을 에치백하여 상기 희생산화막(17) 상부의 제1저장전극용 도전층(19)을 식각하는 동시에 노출된 식각정지막(15)을 식각한다.

상기 에치백 공정후 남아 있는 감광막패턴(21)을 제거하여 제1저장전극 영역 표면에 저장전극 콘택플러그(13)와 접속되는 제1저장전극용 도전층(19)을 형성한다.

도 4e를 참조하면, 전체표면상부에 제2저장전극용 도전층(23)을 일정두께 형성한다.

도 4f를 참조하면, 상기 제2저장전극용 도전층(23)을 이방성 식각하여 상기 희생산화막(17)과 식각정지막(15) 측벽에 제2저장전극용 도전층(23) 스페이서가 형성되고, 상기 제1저장전극용 도전층(19) 측벽에도 형성된다.

따라서, 내측 실린더형 저장전극인 제1저장전극이 상기 제1저장전극용 도전층(19)과 제2저장전극용 도전층(23) 스페이서로 형성되고, 외측 실린더형 저장전극인 제2저장전극이 상기 제2저장전극용 도전층(23) 스페이서로 형성된다.

도 4g를 참조하면, 상기 제1저장전극 및 제2저장전극 표면에 유전체막(25)과 플레이트전극(27)을 형성하여 캐패시터를 형성한다.

도 5 는 본 발명의 제2실시예에 따른 반도체소자의 저장전극 및 그 형성방법을 도시한 단면도로서, 상기 도 4f 의 공정후의 공정을 도시한 것이다.

상기 도 4f 의 공정후에 상기 제1저장전극용 도전층(19)과 제2저장전극용 도전층(21) 표면에 반구형 폴리실리콘(31)을 형성하고 표면에 유전체막(33)과 플레이트전극(35)을 형성하여 캐패시터를 형성한다.

도 6a 내지 도 6d 는 본 발명의 제3실시예에 따른 반도체소자의 저장전극 및 그 형성방법을 도시한 단면도이다.

도 6a 및 도 6b 를 참조하면, 반도체기판(도시안됨) 상에 하부절연층(41)을 형성한다.

이때, 상기 하부절연층(41)은 소자분리절연막, 게이트산화막, 게이트전극(도시안됨) 및 비트라인(도시안됨)이 형성하고, 비.피.에스.지. ( BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 와 같이 플로우가 잘되는 절연물질로 형성한다.

그 다음에, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(41)을 식각하여 상기 반도체기판을 노출시키는 저장전극 콘택홀(도시안됨)을 형성하고 이를 매립하는 저장전극 콘택플러그(43)를 형성한다.

그리고, 전체표면상부에 식각방지막(45)인 질화막을 증착하고 그 상부에 희생산화막(47)을 형성한다.

그 다음, 상기 희생산화막(47) 상부에 감광막패턴(49)을 형성한다. 이때, 상기 감광막패턴(49)은 제1저장전극과 제2저장전극의 사이의 절연막을 패터닝하기 위한 노광마스크를 이용한 노광 및 현상공정으로 형성한 것이다.

그리고, 상기 감광막패턴(49)을 마스크로 하여 희생산화막(47)과 식각정지막(45)을 패터닝한다.

그리고, 상기 감광막패턴(49)을 제거한다.

도 6c를 참조하면, 전체표면상부에 저장전극용 도전층(51)을 증착하고 제1저장전극 영역(710)을 도포하는 감광막패턴(53)을 형성한다.

도 6d를 참조하면, 상기 감광막패턴(53)을 마스크로 하는 에치백 공정으로 상기 희생산화막(47)의 상측을 노출시키는 동시에 상기 제1저장전극 영역(710) 외측의 상기 희생산화막(47) 측벽에 저장전극용 도전층으로 제2저장전극(57)을 형성한다.

그리고, 상기 감광막패턴(53)을 제거하여 상기 제1저장전극 영역(710) 표면에 제1저장전극(55)을 형성한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 저장전극 및 그 형성방법은, 두 개의 실린더형 캐패시터를 형성하는 공간에 하나의 실린더형을 형성하고 상기 실린더의 내벽과 외벽을 이용하여 두 개의 캐패시터를 형성함으로써 에스펙트비를 감소시키고 집적도를 감소시키며 소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 효과를 제공한다.

도 1 은 종래기술에 따른 반도체소자의 레이아웃도.

도 2 는 종래기술에 따른 반도체소자의 셈사진.

도 3 은 본 발명에 따른 반도체소자의 레이아웃도.

도 4a 내지 도 4g 는 본 발명의 제1실시예에 따른 반도체소자의 저장전극 및 그 형성방법을 나타낸 단면도.

도 5 는 본 발명의 제2실시예에 따른 반도체소자의 저장전극 및 그 형성방법을 나타낸 단면도.

도 6a 내지 도 6d 는 본 발명의 제3실시예에 따른 반도체소자의 저장전극 및 그 형성방법을 나타낸 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

11,41 : 하부절연층 13,43 : 저장전극 콘택플러그

15,45 : 식각정지막 17,47 : 희생산화막

19 : 제1저장전극용 도전층 21,49,53 : 감광막패턴

23 : 제2저장전극용 도전층 25,33 : 유전체막

27,35 : 플레이트전극 31 : 반구형 폴리실리콘

51 : 저장전극용 도전층 55 : 제1저장전극

57 : 제2저장전극 100,400 : 활성영역

200,500 : 워드라인, 게이트전극 300,600 : 저장전극 콘택영역

710 : 제1저장전극 영역 720 : 제2저장전극 영역

Claims

활성영역 일측의 저장전극 콘택 영역에 저장전극 콘택플러그가 구비되고,

상기 저장전극 콘택플러그에 접속되는 제1저장전극이 실린더형으로 구비되고,

상기 제1저장전극의 외측 측벽에 절연막이 구비되고,

활성영역 타측의 저장전극 콘택영역에 접속되는 제2저장전극이 상기 절연막의 측벽에 구비되되, 상기 제1저장전극 외측을 둘러싸는 형태의 평면구조로 구비되는 것을 특징으로 하는 반도체소자의 저장전극.
제 1 항에 있어서,

상기 제1저장전극 및 제2저장전극의 표면에 반구형 폴리실리콘이 구비되는 것을 특징으로 하는 반도체소자의 저장전극.
활성영역의 일측 및 타측에 접속된 저장전극 콘택플러그가 구비되는 하부절연층을 형성하는 공정과,

상기 하부절연층 상부에 식각방지막과 희생산화막을 형성하는 공정과,

제1저장전극 영역의 상기 희생산화막과 식각정지막을 식각하여 상기 활성영역의 일측에 접속되는 저장전극 콘택플러그가 노출되는 제1저장전극 영역을 정의하는 공정과,

상기 제1저장전극 영역에 노출된 저장전극 콘택플러그에 접속되는 제1저장전극용 도전층을 전체표면상부에 증착하고 제2저장전극 영역 외부의 상기 제1저장전극용 도전층 및 희생산화막을 식각하는 동시에 상기 희생산화막 상부에 제1저장전극용 도전층을 남기는 공정과,

상기 희생산화막 상부의 제1저장전극용 도전층을 식각하여 상기 제1저장전극 영역 표면에 제1저장전극용 도전층을 남기는 동시에 상기 노출된 상기 제2저장전극 영역 외부의 식각정지막을 식각하는 공정과,

상기 제2저장전극 영역 외부의 상기 희생산화막 측벽에 제2저장전극용 도전층 스페이서 형태로 상기 활성영역의 타측에 접속되는 제2저장전극을 형성하는 동시에 상기 제1저장전극 영역 내측의 제1저장전극 도전층 측벽에 제2저장전극용 도전층 스페이서를 형성하여 상기 제1저장전극용 도전층과 제2저장전극용 도전층으로 제1저장전극을 형성하는 공정을 포함하는 반도체소자의 저장전극 형성방법.
제 3 항에 있어서,

상기 제1저장전극 및 제2저장전극 표면에 반구형 폴리실리콘을 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
활성영역의 일측 및 타측에 접속된 저장전극 콘택플러그가 구비되는 하부절연층을 형성하는 공정과,

상기 하부절연층 상부에 식각방지막과 희생산화막을 형성하는 공정과,

제1저장전극 영역과 제1저장전극 영역 외측의 상기 희생산화막과 식각정지막을 식각하여 희생산화막 패턴을 형성하는 공정과,

상기 희생산화막 패턴을 포함한 전체표면상부에 저장전극용 도전층을 증착하는 공정과,

상기 제1저장전극 영역을 도포하는 감광막패턴을 형성하는 공정과,

상기 감광막패턴을 마스크로 하는 에치백 공정으로 제1저장전극 영역에 저장전극용 도전층을 남겨 제1저장전극을 형성하는 동시에

제2저장전극 영역인 상기 희생산화막 측벽에 저장전극용 도전층이 스페이서 형태로 남겨 제2저장전극을 형성하는 공정과,

상기 감광막패턴을 제거하는 공정을 포함하는 반도체소자의 저장전극 형성방법.
제 5 항에 있어서,

상기 저장전극용 도전층 표면에 반구형 폴리실리콘을 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.