KR970004954B1 - 반도체 소자의 캐패시터 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 캐비티 구조의 저장전극을 도시한 단면사시도.
제2도는 본 발명에 의해 제조되는 캐패시터의 주요마스크를 배열한 레이아웃도.
제3a도 내지 제3g도는 본 발명에 의해 우산형태의 저장전극을 제조하는 공정을 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명
1 : 게이트폴리 2 : 스페이서 절연막
3 : 제1절연층 4 : 제2절연층
5 : 제3절연층 6 : 제4절연층
7,9,11 : 감광막패턴 8,10 : 폴리실리콘층
15 : 콘택홀 20 : 소자분리막
25,30 : 저장전극 50 : 게이트폴리 마스크
60 : 저장전극 콘택마스크 70 : 제1저장전극 마스크
80 : 제2저장전극 마스크 100 : 실리콘기판
본 발명은 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로, 특히 캐패시터 용량을 증대시키기 위하여 우산형태의 저장전극을 갖는 캐패시터 및 그 제조방법에 관한 것이다.
반도체 소자인 디램셀의 집적도를 높이기 위해서는 좁은 면적에 고용량의 캐패시터를 제조해야 한다.
고용량 캐패시터를 얻기위한 종래의 캐패시터 구조는 핀(Fin)구조, 스택(Stack)구조, 실린더(Cylinder)구조, 캐비티(Cavity)구조 등이 있다.
참고로, 제1도에 도시한 캐비티 구조의 캐비시터를 설명해보면, 실리콘기판(100) 상부에 소자분리막(20), 게이트폴리(1), 스페이서 절연막(2) 및 평탄화용 제1절연층(3)이 각각 형성되고, 그 상부에 실리콘기판(100)에 콘택되는 캐비티 구조의 저장전극(25)이 형성되는데 종방향으로 오픈(open)되어 있음으로 캐패시터 용량을 극대화시키는데 장애요인이 된다.
상기한바 있는 또다른 구조의 저장전극 제조방법은 그 제조공정이 복잡하거나, 수직방향으로 큰 단차가 발생되어 후속공정의 어려움이 있다.
따라서, 본 발명은 비교적 단차가 적고 표면적을 극대화시킨 우산형태의 저장전극을 갖는 캐패시터 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 반도체 소자의 캐패시터에 있어서, 실리콘기판 상에 구비된 절연막과, 상기 절연막의 일정부분이 식각되어 실리콘기판이 노출된 콘택홀과, 상기 콘택홀에 채워지고, 상기 절연막 상부면에서 돌출되어 기둥형태의 제1폴리실리콘층과 상기 제1폴리실리콘층 상부면과 내측 중앙부에서 전기적으로 접속되고, 저부면이 상기 절연막과는 일정거리 이격되는 뒤집은 컵형태의 제2폴리실리콘층 패턴으로 이루어진 우산형태의 저장전극과, 상기 저장전극의 내부 및 외부표면에 형성된 캐패시터 유전체막과 캐패시터 유전체막 상부면에 폴리실리콘이 증착된 플레이트 전극으로 이루어진다.
상기한 목적을 달성하기 위한 본 발명은 반도체 소자의 캐패시터 제조방법에 있어서, 실리콘기판 상부에 소자분리막과 게이트폴리등을 형성하고, 그 상부에 평탄화용 제1절연층을 형성하는 공정과, 제1절연층 상부에 제2절연층, 제3절연층, 제4절연층을 각각 예정된 두께로 형성하고, 저장전극 콘택마스크를 이용한 식각공정으로 제4절연층, 제3절연층, 제2절연층, 제1절연층을 순차적으로 식각하여 콘택홀을 형성하는 공정과, 콘택홀에 제1폴리실리콘층을 채우고, 제1저장전극 마스크용 감광막패턴을 이용한 식각공정으로 제4절연층을 식각하여 제4절연층 패턴을 형성하는 공정과, 제4절연층 패턴을 포함하는 전체구조 상부에 저장전극용 제2폴리실리콘층을 증착하는 공정과, 제2저장전극 마스크용 감광막패턴을 이용한 식각공정으로 제2폴리실리콘층을 식각하여 제2폴리실리콘층 패턴을 형성하는 공정과, 제2절연층을 식각베리어층으로 하여 노출된 제3절연층을 습식식각하고, 제4절연층 패턴을 습식식각하는 공정과, 제1절연층을 식각베리어층으로 하여 제2절연층을 습식식각한 다음, 제1폴리실리콘층과 제2폴리실리콘층 패턴으로 구비된 우산형태의 저장전극 내부 및 외부표면에 캐패시터 유전체막을 형성하고, 그 상부에 플레이트 전극을 형성하는 공정을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
제2도는 본 발명에 의해 캐패시터를 제조할 때 주요마스크를 배열한 레이아웃도로서, 게이트 폴리마스크(50), 콘택마스크(60), 제1저장전극 마스크(70), 제2저장전극 마스크(8)을 배치한 것이다.
제3a도 내지 제3g도는 본 발명의 실시예에 의해 우산형태의 저장전극을 갖는 캐패시터 제조단계를 도시하되 제2도의 I-I의 단면을 따라 도시한 것이다.
제3a도는 실리콘기판(100)에 소자분리막(20)을 형성하고, 측벽에 스페이서 절연막(2)이 있는 게이트폴리(1)를 형성하고, 그 상부에 평탄화용 제1절연층(3) 예를들어 BPSG(Boro Phospho Silica Glass)막을 도포하고 플로우시켜 평탄화시킨 후 그 상부에 제2절연층(4) 예를들어 실리콘 질화막(4)을 일정두께 증착하고, 그 상부에 제3절연층(5) 예를들어 TEOS(Tetra Ethyl Ortho Silicate)막을 형성하고, 그 상부에 제4절연층(6) 예를들어 BPSG막을 두껍게 형성한 다음, 저장전극 콘택마스크용 감광막패턴(7)을 형성하고, 콘택영역의 제 4 절연층(6), 제3절연층(5), 제2절연층(4) 및 제1절연층(3)을 식각하여 실리콘기판(100)이 노출된 콘택홀(15)을 형성한 단면도이다. 여기서 주지할 점은 상기 제2,제3,제4절연층(4,5,6)은 각각 예정된 에찬트에서 식각비율이 다른 것으로 상부에 있는 절연층 식각시 하부에 있는 층이 식각베리어층으로 역할을 하게 된다.
제3b도는 제3a도 공정후, 상기 감광막패턴(7)을 제거하고 제1폴리실리콘층(8)을 제4절연층(6) 상부와 콘택홀(15) 상부에 증착한 다음, 마스크없이 제1폴리실리콘층(8)을 제4절연층(6)이 노출되기까지 블랭킷 식각하여 콘택홀(15)에만 제1폴리실리콘층(8)을 남긴 상태의 단면도이다.
제3c도는 제3b도 공정후, 상기 제4절연층(6)과 제1폴리실리콘층(8) 상부에 제1저장전극 마스크용 감광막패턴(9)을 형성한 다음, 노출된 제4절연층(6)을 식각하여 제4절연층패턴(6A)을 형성한 단면도로서, 제4절연층(6) 식각시 노출되는 제3절연층(5)이 식각베리어로 작용되며, 일정두께가 식각되기도 한다.
제3d도는 제3c도 공정후, 상기 제1저장전극 마스크용 감광막패턴(9)을 제거한 다음, 저장전극용 제2폴리실리콘층(10)을 노출된 구조 상부에 증착한 단면도이다.
제3e도는 제3d도 공정후, 폴리실리콘층(10) 상부에 제2저장전극 마스크용 감광막패턴(11)을 형성하고, 노출된 제2폴리실리콘층(10)을 식각하여 제2폴리실리콘층패턴(10A)을 형성한 단면도이다.
제3f도는 제3e도 공정후, 제2저장전극 마스크용 감광막패턴(11)을 제거한 다음, BOE(Buffer Oxide Etchant)용액등의 산화막 식각용액에서 제2절연층(4)을 식각베리어로 사용하여 제3절연층(5)을 식각하고 제2폴리실리콘층(10A)의 내부에 있는 제4절연층패턴(6A)을 식각한 다음, 제2절연층(4)을 선택적으로 제거하여 제1폴리실리콘층패턴(10A)으로 이루어진 우산형태의 저장전극(30)의 내부표면을 노출시킨 단면도이다. 여기서 주지할점은 제2 저장전극 마스크 면적을 조금더 작게할 경우 저장전극(30)의 가장자리부(A)를 제거할 수 있다는 점이다.
제3g도는 제3f도 공정후, 저장전극(30)의 내부 및 외부표면에 캐패시터 유전체막(12) 플레이트 전극용도전층(13)을 형성하여 캐패시터를 제조한 단면도이다.
상기한 본 발명에 의하면, 실리콘기판의 예정된 부분에 콘택되어 형성된 기둥형태의 제1폴리실리콘층과, 뒤집은 컵형태의 제2폴리실리콘층 패턴이 형성되되, 상기 제1폴리실리콘층 상부면과 제2폴실리콘층 패턴의 중안부 접속되어 이루어진 우산형태의 저장전극으로 이루어져 동일한 면적에서 캐패시터 용량을 증대 시킬 수 있다.
또한, 캐패시터 구조의 캐패시터 보다도 동일한 면적에서 큰 용량의 캐패시터를 얻을 수 있다.
Claims (7)
- 반도체 소자의 캐패시터에 있어서, 실리콘기판 상게 구비된 절연막과, 상기 절연막의 일정부분이 식각도어 실리콘기판이 노출된 콘택홀과, 상기 콘택홀에 채워지고, 상기 절연막 상부면에서 돌출되어 기둥형태의 제1폴리실리콘층과 상기 제1폴리실리콘층 상부면과 내측 중앙부에서 전기적으로 접속되고, 저부면이 상기 절연막과는 일정거리 이격되는 뒤집은 컵형태의 제2폴리실리콘층 패턴으로 이루어진 우산형태의 저장전극과, 상기 저장전극의 내부 및 외부표면에 형성된 캐패시터 유전체막과, 캐패시터 유전체막 상부면에 폴리실리콘이 증착된 프레이트 전극으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터.
- 반도체 소자의 캐패시터 제조방법에 있어서, 실리콘기판 상부에 소자분리막과 게이트폴리등을 형성하고, 그 상부에 평탄화용 제1 절연층을 형성하는 공정과, 제1 절연층 상부에 제2절연층, 제3절연층, 제4절연층을 각각 예정된 두께로 형성하고, 저장전극 콘택마스크를 이용한 식각공정으로 제4절연층, 제3절연층,제2절연층, 제1절연층을 순차적으로 식각하여 콘택홀을 형성하는 공정과, 콘택홀에 제1폴리실리콘층을 채우고, 제1저장전극 마스크용 감광막패턴을 이용한 식각공정으로 제4절연층을 식각하여 제4절연층 패턴을 형성하는 공정과, 제4절연층 패턴을 포함하는 전체구조 상부에 저장전극용 제2폴리실리콘층을 증착하는 공정과, 제2저장전극 마스크용 감광막패턴을 이용한 식각공정으로 제2폴리시리콘층을 식각하여 제2폴리실리콘층 패턴을 형성하는 공정과, 제2절연층을 식각베리어층으로 하여 노출된 제3절연층을 습식식각하고, 제4절연층 패턴을 습식식각하는 공정과, 제1절연층을 식각베리어층으로 하여 제2절연층을 습식식각한 다음, 제1폴리실리콘층과 제2폴리실리콘층 패턴으로 구비된 우산형태의 저장전극 내부 및 외부표면에 캐패시터 유전체막을 형성하고, 그 상부에 플레이트 전극을 형성하는 공정을 포함하는 반도체 소자의 캐패시터 제조방법.
- 제2항에 있어서, 상기 제1절연층과 제2절연층은 예정된 에찬트에서 식각비가 다른 것으로 제1절연층을 BPSG막으로 형성하면, 제2절연층은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제2항에 있어서, 상기 제2절연층과 제3절연층과 제3절연층은 예정된 에찬트에서 식각비가 다른 것으로 제2절연층을 실리콘 질화막으로 형성하면, 제3절연층은 TEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제2항에 있어서, 상기 제3절연층과 제4절연층은 예정된 에찬트에서 식각비가 다른 것으로 제3절연층을 TEOS막으로 형성하면 제4절연층은 BPSG막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제2항에 있어서, 상기 제4절연층은 저장전극의 유효표면적을 결정하는 주요인이 되므로 캐패시터 용량을 고려하여 두께를 결정하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제2항에 있어서, 상기 제1저장전극 마스크는 제2저장전극 마스크보다 저장전극의 면적이 작게하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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