JPH0461159A - 半導体メモリ装置の積層型キャパシタ及びその製造方法 - Google Patents
半導体メモリ装置の積層型キャパシタ及びその製造方法Info
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- JPH0461159A JPH0461159A JP2257565A JP25756590A JPH0461159A JP H0461159 A JPH0461159 A JP H0461159A JP 2257565 A JP2257565 A JP 2257565A JP 25756590 A JP25756590 A JP 25756590A JP H0461159 A JPH0461159 A JP H0461159A
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H—ELECTRICITY
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体メモリ装置のキャパシタに関するもので
、特にＤＲＡＭの積層型キャパシタ及びその製造方法に
関するものである。
、特にＤＲＡＭの積層型キャパシタ及びその製造方法に
関するものである。
〈従来の技術及び解決すべき課題〉
半導体メモリ装置、特にＤＲＡＭにおいてメモリの容量
はメモリセルを構成するキャパシタの容量によって決定
される。ところが、メモリ装置が漸次高集積、微細化さ
れていくことにより一つのセルが占める面積は減らされ
、それによりキャパシタの容量も構造的に減らされるの
が不可避である。このため、セルの大きさが小さくなっ
ても充分に大容量をもつキャパシタが要求される。
はメモリセルを構成するキャパシタの容量によって決定
される。ところが、メモリ装置が漸次高集積、微細化さ
れていくことにより一つのセルが占める面積は減らされ
、それによりキャパシタの容量も構造的に減らされるの
が不可避である。このため、セルの大きさが小さくなっ
ても充分に大容量をもつキャパシタが要求される。
４メガビット級以上の大容量をもつＤ Ｒ，Ａ〜１セル
のキャパシタとして開示されたものの中の代表的な例と
して積層型の構造があるが、これは基板の上方にストレ
ージ電極を積層して拡張されたストレージ電極の表面積
を利用してキャパシタの容量を大きくする形態である。
のキャパシタとして開示されたものの中の代表的な例と
して積層型の構造があるが、これは基板の上方にストレ
ージ電極を積層して拡張されたストレージ電極の表面積
を利用してキャパシタの容量を大きくする形態である。
従来の改良された積層型キャパシタの断面構造が第５図
に示されている。
に示されている。
上記第５図のキャパシタは、素子分離酸化膜２とソース
及びドレイン領域３．４とワードライン５及びビットラ
イン１０と絶縁膜６が形成された基板ｌの上で、上記ソ
ース領域３と接触しているフィン（ｆｉｎ）形状のスト
レージ電極７と、誘電膜８及びプレート電極９とからな
っている。そして、上記基板１の上方全面には素子保護
膜１１が形成されている。
及びドレイン領域３．４とワードライン５及びビットラ
イン１０と絶縁膜６が形成された基板ｌの上で、上記ソ
ース領域３と接触しているフィン（ｆｉｎ）形状のスト
レージ電極７と、誘電膜８及びプレート電極９とからな
っている。そして、上記基板１の上方全面には素子保護
膜１１が形成されている。
上記フィン構造のストレージ電極７は、多層のポリシリ
コンと酸化膜を交互に積層及び食刻してから基板全体を
酸化物食刻溶液に沈潜させて層と層との間に残っている
酸化膜を全て除去して形成され、その後に誘電膜８とプ
レート電極９とが形成される。
コンと酸化膜を交互に積層及び食刻してから基板全体を
酸化物食刻溶液に沈潜させて層と層との間に残っている
酸化膜を全て除去して形成され、その後に誘電膜８とプ
レート電極９とが形成される。
しかし、上記ような従来の構造及び製造方法においては
、誘電膜を形成する前に層間の酸化膜を除去するために
基板を酸化物食刻溶液に漬けるとき、ストレージ電極７
の翼部分１２．１３が壊れる危険性がある。即ち、上記
フィン構造の翼部分１２．１３は層間の酸化膜が全て除
去されると支持層なしに浮いた状態になるので、翼部分
１２．１３の連結部位が弱くなって下の方に垂れたり取
れたりする。このような問題は製造工程上の信頼性を低
下させるのはもちろんのこと、多層のポリシリコンを積
層して形成される積層型キャパシタを不安定な構造とす
ることにもなる。
、誘電膜を形成する前に層間の酸化膜を除去するために
基板を酸化物食刻溶液に漬けるとき、ストレージ電極７
の翼部分１２．１３が壊れる危険性がある。即ち、上記
フィン構造の翼部分１２．１３は層間の酸化膜が全て除
去されると支持層なしに浮いた状態になるので、翼部分
１２．１３の連結部位が弱くなって下の方に垂れたり取
れたりする。このような問題は製造工程上の信頼性を低
下させるのはもちろんのこと、多層のポリシリコンを積
層して形成される積層型キャパシタを不安定な構造とす
ることにもなる。
したがって、本発明の目的はＤＲＡＭセルの積層型キャ
パシタにおける安定した積層構造をもつ積層型キャパシ
タを提供することにある。また、ほかの目的は工程の信
頼性及び安定性を確保し、Ｄ ＲＡ Ｍセルキャパシタ
の容量を大きくすることができる方法を提供することに
ある。
パシタにおける安定した積層構造をもつ積層型キャパシ
タを提供することにある。また、ほかの目的は工程の信
頼性及び安定性を確保し、Ｄ ＲＡ Ｍセルキャパシタ
の容量を大きくすることができる方法を提供することに
ある。
〈課題を解決するための手段〉
上記本発明の目的を達成するために本発明の積層型キャ
パシタは、第１導電領域と接触して半導体基板と垂直方
向に伸張する第１ポリシリコン壁と、第１ポリシリコン
壁に接触して半導体基板と平行に所定長さ伸張する第２
ポリシリコン層と、第１ポリシリコン壁の上端に接触し
て第２ポリシリコン層と同じ方向に所定長さ伸張する第
４ポリシリコン層と、第２導電領域と接触して半導体基
板と垂直方向に伸張する第２ポリシリコン壁と、第２ポ
リシリコン壁に接触して第２ポリシリコン層の下方でこ
の第２ポリシリコン層と反対方向に所定長さ伸張する第
１ポリシリコン層と、第２ポリシリコン壁の上端に接触
して第２ポリシリコン層と第４ポリシリコン層との間で
第１ポリシリコン層と同じ方向に所定長さ伸張する第３
ポリシリコン層と、第１及び第２ポリシリコン壁の間で
第■ポリシリコン層の下方に形成された絶縁層と、第１
、第２、第３及び第４ポリシリコン層と絶縁層との間の
一部領域を埋めて第３ポリシリコン層の長平方向に伸張
する支持層と、第１及び第２ポリシリコン壁と第１、第
２、第３及び第４ポリシリコン層と支持層の表面に形成
された誘電膜と、誘電膜の表面と接触して第４ポリシリ
コン層の上面を覆うように形成された第５ポリシリコン
層とを具備するものである。
パシタは、第１導電領域と接触して半導体基板と垂直方
向に伸張する第１ポリシリコン壁と、第１ポリシリコン
壁に接触して半導体基板と平行に所定長さ伸張する第２
ポリシリコン層と、第１ポリシリコン壁の上端に接触し
て第２ポリシリコン層と同じ方向に所定長さ伸張する第
４ポリシリコン層と、第２導電領域と接触して半導体基
板と垂直方向に伸張する第２ポリシリコン壁と、第２ポ
リシリコン壁に接触して第２ポリシリコン層の下方でこ
の第２ポリシリコン層と反対方向に所定長さ伸張する第
１ポリシリコン層と、第２ポリシリコン壁の上端に接触
して第２ポリシリコン層と第４ポリシリコン層との間で
第１ポリシリコン層と同じ方向に所定長さ伸張する第３
ポリシリコン層と、第１及び第２ポリシリコン壁の間で
第■ポリシリコン層の下方に形成された絶縁層と、第１
、第２、第３及び第４ポリシリコン層と絶縁層との間の
一部領域を埋めて第３ポリシリコン層の長平方向に伸張
する支持層と、第１及び第２ポリシリコン壁と第１、第
２、第３及び第４ポリシリコン層と支持層の表面に形成
された誘電膜と、誘電膜の表面と接触して第４ポリシリ
コン層の上面を覆うように形成された第５ポリシリコン
層とを具備するものである。
〈実 施 例〉
以下、本発明の好適な実施例を添付図面に基づいて詳細
に説明する。
に説明する。
第１図は本発明による積層型キャパシタの形成パタンを
平面上で図示したものである。
平面上で図示したものである。
上記第１図には、キャパシタのストレ・−ジ電極を成す
隣接したポリシリコン層１０１．１０２が相互に重なっ
た部分１０３を示しである。
隣接したポリシリコン層１０１．１０２が相互に重なっ
た部分１０３を示しである。
そして、重ならない領域においては、上記ストレージ電
極を成す多層のポリシリコンの中の最下部にあるポリシ
リコン層とＭＯＳトランジスタのソースを連結する接触
量［］７２．７３．７；）か形成されている。また−記
ボリシリコン層１（）１．１０２の中央領域でポリシリ
コン層と平行に伸張する酸化膜１０４があるか、これは
士、記ポリシリコン層１０１．１０２の層と層との間を
支持゛４るための物質である。上記ストレージ電極のド
ア方の全面を覆っている所定のフォトレジストパタン７
６は、多層のポリシリコン層を積層し７でからストレー
ジ電極のパタンを作るためのもので、このフォトレジス
トパタン７６は下達する第２図の工程において使用され
る。
極を成す多層のポリシリコンの中の最下部にあるポリシ
リコン層とＭＯＳトランジスタのソースを連結する接触
量［］７２．７３．７；）か形成されている。また−記
ボリシリコン層１（）１．１０２の中央領域でポリシリ
コン層と平行に伸張する酸化膜１０４があるか、これは
士、記ポリシリコン層１０１．１０２の層と層との間を
支持゛４るための物質である。上記ストレージ電極のド
ア方の全面を覆っている所定のフォトレジストパタン７
６は、多層のポリシリコン層を積層し７でからストレー
ジ電極のパタンを作るためのもので、このフォトレジス
トパタン７６は下達する第２図の工程において使用され
る。
第２図は上記第１図の切断線ａ−ｂに沿った断面構造図
である。
である。
第３図は上記第１図の切断線Ｃ−ｄに沿−フた断面構造
図である。
図である。
第２図を参照すると、素子分離酸化膜３２．３ソース領
域３５．３６．３８、ドレイン領域３４．３７、ワード
ライン４０及びビットライン４１が形成された半導体基
板３１の上に、厚い層間の絶縁膜４５とその上面に窒化
膜４６が連続し２て塗布されており、上記層間の絶縁膜
４５と窒化膜４６は上記ソース領域３５．３６．３８の
上方おいてのみ除去されて上記各ソース領域とキャパシ
タを連結するための接触量ロア２．７３．７５が形成さ
れている。上記接触量ロア２．７３．７５を通じて上記
ソース領域３５．３８．３６に接触したキャパシタのス
トレージ電極８０と、ストレージ電極８０の表面を覆う
誘電膜８１及びプレート電極９０が連続して形成されて
いる。上記ストレージ電極８０は各々フィン形状をして
おり、隣接するストレージ電極とはフィンの翼部分が互
いに相手の間に入る構造となっている。即ち、ソース領
域３６に連結されたストレージ電極８０は、上記ソース
領域３６と接触して基板と垂直方向に伸張する第１ポリ
シリコン壁５４′と、この第１ポリシリコン壁５４′の
上端に接触して基板と平行に伸張する第４ポリシリコン
層５４と、この第４ポリシリコン層５４の下方で上記第
１ポリシリコン壁５４′に接触して基板と平行に伸張す
る第２ポリシリコン層５２とから構成されている。
域３５．３６．３８、ドレイン領域３４．３７、ワード
ライン４０及びビットライン４１が形成された半導体基
板３１の上に、厚い層間の絶縁膜４５とその上面に窒化
膜４６が連続し２て塗布されており、上記層間の絶縁膜
４５と窒化膜４６は上記ソース領域３５．３６．３８の
上方おいてのみ除去されて上記各ソース領域とキャパシ
タを連結するための接触量ロア２．７３．７５が形成さ
れている。上記接触量ロア２．７３．７５を通じて上記
ソース領域３５．３８．３６に接触したキャパシタのス
トレージ電極８０と、ストレージ電極８０の表面を覆う
誘電膜８１及びプレート電極９０が連続して形成されて
いる。上記ストレージ電極８０は各々フィン形状をして
おり、隣接するストレージ電極とはフィンの翼部分が互
いに相手の間に入る構造となっている。即ち、ソース領
域３６に連結されたストレージ電極８０は、上記ソース
領域３６と接触して基板と垂直方向に伸張する第１ポリ
シリコン壁５４′と、この第１ポリシリコン壁５４′の
上端に接触して基板と平行に伸張する第４ポリシリコン
層５４と、この第４ポリシリコン層５４の下方で上記第
１ポリシリコン壁５４′に接触して基板と平行に伸張す
る第２ポリシリコン層５２とから構成されている。
同様に、上記ソース領域３６に隣接する他のソース領域
３８に連結されたストレージ電極は、上記ソース領域３
８と接触して基板と垂直方向に伸張する第２ポリシリコ
ン壁５３′と、この第２ポリシリコン壁５３′の上端に
接触して上記第４ポリシリコン層５４及び第２ポリシリ
コン層５２の間で基板と平行に伸張するポリシリコン層
５３と、上記第２ポリシリコン層５２の下方で一ヒ記第
２ポリシリコン壁５３′に接触して基板と平行に伸張す
る第１ポリシリコン層５１とから構成されている。
３８に連結されたストレージ電極は、上記ソース領域３
８と接触して基板と垂直方向に伸張する第２ポリシリコ
ン壁５３′と、この第２ポリシリコン壁５３′の上端に
接触して上記第４ポリシリコン層５４及び第２ポリシリ
コン層５２の間で基板と平行に伸張するポリシリコン層
５３と、上記第２ポリシリコン層５２の下方で一ヒ記第
２ポリシリコン壁５３′に接触して基板と平行に伸張す
る第１ポリシリコン層５１とから構成されている。
一方、上記第２図の断面構造においては、第１図に示さ
れたポリシリコン層の間に残っている酸化膜１０４が図
示されていないが、これは第３図を参照すると、半導体
基板３１の上に素子分離酸化膜３２及び層間の絶縁膜４
５と窒化膜４６が順次塗布されており、そしてその上に
第１、第２、第３及び第４ポリシリコン層５１．５２．
５３．５４と、その各層間の中央領域に酸化膜から成る
第１、第２、第３及び第４支持層４７′、６Ｖ６２′、
６３’が形成されている。ここでこれら第１、第２、第
３及び第４支持層は第１図に示された酸化膜１０４と同
一なものである。上記ポリシリコン層５１．５２．５３
．５４と支持層４７′６１′、６２’ ６３’との
表面には誘電膜８１が塗布されており、基板の上方の残
りの領域にはプレート電極９０が詰められている。
れたポリシリコン層の間に残っている酸化膜１０４が図
示されていないが、これは第３図を参照すると、半導体
基板３１の上に素子分離酸化膜３２及び層間の絶縁膜４
５と窒化膜４６が順次塗布されており、そしてその上に
第１、第２、第３及び第４ポリシリコン層５１．５２．
５３．５４と、その各層間の中央領域に酸化膜から成る
第１、第２、第３及び第４支持層４７′、６Ｖ６２′、
６３’が形成されている。ここでこれら第１、第２、第
３及び第４支持層は第１図に示された酸化膜１０４と同
一なものである。上記ポリシリコン層５１．５２．５３
．５４と支持層４７′６１′、６２’ ６３’との
表面には誘電膜８１が塗布されており、基板の上方の残
りの領域にはプレート電極９０が詰められている。
上記第１図、第２図及び第３図かられかるように、本発
明による積層型キャパシタのストレージ電極の構造は、
フィン形状をした複数のポリシリコン層が相互に行き違
って形成されており、その層と層との間にフィン構造の
翼部分を支える支持層を形成してフィン構造の構造的な
弱点を補完してやるものである。
明による積層型キャパシタのストレージ電極の構造は、
フィン形状をした複数のポリシリコン層が相互に行き違
って形成されており、その層と層との間にフィン構造の
翼部分を支える支持層を形成してフィン構造の構造的な
弱点を補完してやるものである。
以下では、本発明による積層型キャパシタの製造方法を
第４図を参照して詳細に説明する。
第４図を参照して詳細に説明する。
先ず、第４図（Ａ、 ’）で、素子分離酸化膜３２．３
３とソース領域３５．３６．３８．３９及びドレイン領
域３４．３７とワードライン４０及びビットライン４１
が形成された半導体基板３１の上に、層間の絶縁膜４５
が形成されてから、以後の工程で食刻停止層として使用
される１０００−２０００人厚の窒化膜４６を塗布する
。
３とソース領域３５．３６．３８．３９及びドレイン領
域３４．３７とワードライン４０及びビットライン４１
が形成された半導体基板３１の上に、層間の絶縁膜４５
が形成されてから、以後の工程で食刻停止層として使用
される１０００−２０００人厚の窒化膜４６を塗布する
。
下記の説明においては説明の便宜上上記ンース領域３５
．３６．３８．３９の中で参照番号３６及び３９を第１
ソース領域と称し、参照番号３５及び３８を第２ソース
領域と称する。
．３６．３８．３９の中で参照番号３６及び３９を第１
ソース領域と称し、参照番号３５及び３８を第２ソース
領域と称する。
次に、第４図（Ｂ）に示すように、上記窒化膜４６の表
面上に１０ Ｏ（１−４０ＯＯ大写の第１酸化膜４７と
５ ＯＯ−３０００大要の第１ポリシリコン層５１を順
次塗布してから、上記第１ソース領域３６．３９の上方
にある上記第１ポリシリコン層５１を選択食刻する。な
お、以後同様に形成される酸化膜及びポリシリコン層は
、上記第１酸化膜４７及び第１ポリシリコン層５１と各
々同一の厚さを有する。
面上に１０ Ｏ（１−４０ＯＯ大写の第１酸化膜４７と
５ ＯＯ−３０００大要の第１ポリシリコン層５１を順
次塗布してから、上記第１ソース領域３６．３９の上方
にある上記第１ポリシリコン層５１を選択食刻する。な
お、以後同様に形成される酸化膜及びポリシリコン層は
、上記第１酸化膜４７及び第１ポリシリコン層５１と各
々同一の厚さを有する。
続いて、第４図（Ｃ）に示すように、上記第１ポリシリ
コン層５１の表面と上記第１酸化膜４７の露出した表面
上に第２酸化膜６１と第２ポリシリコン層５２を順次塗
布してから、上記第２ソース領域３５．３８の上方にあ
る上記第２ポリシリコン層５２を選択的に食刻する。そ
し２て、その後基板の全面に第３酸化膜６２を形成する
。
コン層５１の表面と上記第１酸化膜４７の露出した表面
上に第２酸化膜６１と第２ポリシリコン層５２を順次塗
布してから、上記第２ソース領域３５．３８の上方にあ
る上記第２ポリシリコン層５２を選択的に食刻する。そ
し２て、その後基板の全面に第３酸化膜６２を形成する
。
それから、第４図（Ｄ）で示すように、上記第３酸化膜
６２の上に第１フオトレジストバタン７１を形成し、上
記第２ソース領域３５．３８の上方に形成されている第
３酸化膜６２と第２酸化膜６１と第１ポリシリコン層５
１及び第１酸化膜４７と窒化膜４６及び層間の絶縁膜４
５を順次食刻し、これによって上記第２ソース領域３５
．３８の表面を露出させる第１接触開ロア２．７３を形
成する。
６２の上に第１フオトレジストバタン７１を形成し、上
記第２ソース領域３５．３８の上方に形成されている第
３酸化膜６２と第２酸化膜６１と第１ポリシリコン層５
１及び第１酸化膜４７と窒化膜４６及び層間の絶縁膜４
５を順次食刻し、これによって上記第２ソース領域３５
．３８の表面を露出させる第１接触開ロア２．７３を形
成する。
そして、第４図（Ｅ）で示すように、上記第１フオトレ
ジストパタン７１を除去した後に、第３ポリシリコン層
５３を有する第２ポリシリコン壁５３′が、第２ソース
領域３５．３８及び第１ポリシリコン層５１に接触した
状態で形成される。
ジストパタン７１を除去した後に、第３ポリシリコン層
５３を有する第２ポリシリコン壁５３′が、第２ソース
領域３５．３８及び第１ポリシリコン層５１に接触した
状態で形成される。
それから、基板の全面に第４酸化膜６３を塗布する。
それから、第４図（Ｆ）で上記第４酸化膜６３の上に第
２フオトレジストパタン７４を形成し、上記第１ソース
領域３６上方に形成されている第４酸化膜６第３酸化膜
６２、第２ポリシリコン層５２、第２酸化膜６１及び第
１酸化膜４７、窒化膜４６及び層間の絶縁膜４５を順次
食刻し、これによって上記第１ソース領域３６の表面を
露出させる第２接触開口７５を形成する。
２フオトレジストパタン７４を形成し、上記第１ソース
領域３６上方に形成されている第４酸化膜６第３酸化膜
６２、第２ポリシリコン層５２、第２酸化膜６１及び第
１酸化膜４７、窒化膜４６及び層間の絶縁膜４５を順次
食刻し、これによって上記第１ソース領域３６の表面を
露出させる第２接触開口７５を形成する。
それから、第４図（Ｇ）に示すように基板の全面に第３
フオトレジストパタン７６を形成する。
フオトレジストパタン７６を形成する。
これは第１図の平面図上に示す所定のフォトレジストパ
タン７６と同一なものである。上記第３フオトレジスト
バタン７６で覆われなかった部分を上記窒化膜４６が露
出するまで食刻する（第１図参照）。ここで、上記窒化
膜４６は食刻停止層として作用する。
タン７６と同一なものである。上記第３フオトレジスト
バタン７６で覆われなかった部分を上記窒化膜４６が露
出するまで食刻する（第１図参照）。ここで、上記窒化
膜４６は食刻停止層として作用する。
それから、上記フォトレジストパタン７６を除去しない
状態で上記半導体基板３１を７：１（ＮＨ，Ｆ：ＨＦ）
の比率のＢ ＯＥ （Ｂｕｆｆｅｒｅｄ ０ｘｉｄｅＥ
ｔｃｈ）溶液に３−４分の間沈潜させるか、又は１００
： ｌ （Ｈ２Ｏ：ＨＦ）のＨＦ溶液に１０〇−１２
０分の間沈潜させるか、あるいは等方性乾式食刻を所定
時間待なって、上記フォトレジストパタン７６の下方に
ある上記第１、第２、第３及び第４酸化膜４７．６１．
６２．６３を上記゛ノオトレジストパタン７６の外面か
ら４５０ （１−４７００λ程内側に浸蝕するようにし
２て第４図Ｏｉ）または第４図（Ｉ）に図示の構造を形
成する。上記第４図（Ｈ）及び第４図（Ｉ）には上記第
１、第２、第３及び第４酸化膜の一部が食刻されて各々
第１、第２、第３及び第４支持層４７’ ６１’６２
′、６３’が形成されていることを示している。上記支
持層らは第１図で示すように第３フオトレジストバタン
７６の中央下方で長手方向に伸張する支持層１０４と同
一なものである。本実施例においては、上記フォトレジ
ストパタン７６の幅を０．５μｍにする場合に上記支持
層らの幅は３００−５００人程にするのが適当である。
状態で上記半導体基板３１を７：１（ＮＨ，Ｆ：ＨＦ）
の比率のＢ ＯＥ （Ｂｕｆｆｅｒｅｄ ０ｘｉｄｅＥ
ｔｃｈ）溶液に３−４分の間沈潜させるか、又は１００
： ｌ （Ｈ２Ｏ：ＨＦ）のＨＦ溶液に１０〇−１２
０分の間沈潜させるか、あるいは等方性乾式食刻を所定
時間待なって、上記フォトレジストパタン７６の下方に
ある上記第１、第２、第３及び第４酸化膜４７．６１．
６２．６３を上記゛ノオトレジストパタン７６の外面か
ら４５０ （１−４７００λ程内側に浸蝕するようにし
２て第４図Ｏｉ）または第４図（Ｉ）に図示の構造を形
成する。上記第４図（Ｈ）及び第４図（Ｉ）には上記第
１、第２、第３及び第４酸化膜の一部が食刻されて各々
第１、第２、第３及び第４支持層４７’ ６１’６２
′、６３’が形成されていることを示している。上記支
持層らは第１図で示すように第３フオトレジストバタン
７６の中央下方で長手方向に伸張する支持層１０４と同
一なものである。本実施例においては、上記フォトレジ
ストパタン７６の幅を０．５μｍにする場合に上記支持
層らの幅は３００−５００人程にするのが適当である。
その後、上記露出した第１、第２、第３及び第４ポリシ
リコン層５１．５２．５３．５４と第１、第２、第３及
び第４支持層４７′、６１’ ６２′、６３′の表面
」−に誘電膜８■を形成（７、基板の一１力全面にプレ
ート電極になる第５ポリシリコン層９（］を沈積させる
とＩ） Ｒ，Ａ Ｍセルのキャパシタが完成する。７ 上記誘電膜は酸素の雰囲気で熱酸化に“よ、〕て形成す
ることもでき１．あるいは誘電性のよい３（）５０人大
要ＯＮＯ膜（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ
ｆｉｌｒｒ＋）によっても形成しうる。
リコン層５１．５２．５３．５４と第１、第２、第３及
び第４支持層４７′、６１’ ６２′、６３′の表面
」−に誘電膜８■を形成（７、基板の一１力全面にプレ
ート電極になる第５ポリシリコン層９（］を沈積させる
とＩ） Ｒ，Ａ Ｍセルのキャパシタが完成する。７ 上記誘電膜は酸素の雰囲気で熱酸化に“よ、〕て形成す
ることもでき１．あるいは誘電性のよい３（）５０人大
要ＯＮＯ膜（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ
ｆｉｌｒｒ＋）によっても形成しうる。
〈発明の効果〉
上述のように、本発明は多層のポリシリコン層から構成
されるキャパシタのストレージ電極のフィン構造を安定
させるために、ポリシリコン層の層と層との各間に酸化
膜の支持層を介在させることによって、従来のフィン構
造のストレージ電極がもつ翼部分の構造的な脆弱性を補
完し５、Ｔ：程７１〜、の信頼性を向上させる効果があ
る。
されるキャパシタのストレージ電極のフィン構造を安定
させるために、ポリシリコン層の層と層との各間に酸化
膜の支持層を介在させることによって、従来のフィン構
造のストレージ電極がもつ翼部分の構造的な脆弱性を補
完し５、Ｔ：程７１〜、の信頼性を向上させる効果があ
る。
また、本発明は積層型キャパシタの構造を安全にするこ
とにより、キャパシタの容量を増加させるのに伴う制約
を克服し２て、高集積化、大容量化に好適なりＲＡＭセ
ルのキャパシタを提供することができる。７
とにより、キャパシタの容量を増加させるのに伴う制約
を克服し２て、高集積化、大容量化に好適なりＲＡＭセ
ルのキャパシタを提供することができる。７
第１図は本発明に係る積層型キャパシタのバタンを示す
平面図、 第２図は第１図中ａ−ｂ線に沿った断面図、第３図は第
１図中ｅ−ｄ線に沿った断面図、第４図（Ａ）〜第４図
（Ｈ）は各々第１図の切断線ａ−ｂに沿った位置におけ
る製作工程を順次示す断面図、 第４図（Ｉ）は第１図の切断線ｅ−ｄに沿った位置にお
ける第４図（Ｈ）相当の断面図、そして、第５図は従来
の積層型キャパシタの断面構造図である。 ３１・・・半導体基板 ３６・・・第１導電領域 ３８・・・第２導電領域 ４５・・・絶縁層 ４７’ 、６１’ 、６２’ 、６３’・・・支持層 ５１・・・第１ポリシリコン層 ５２・・・第２ポリ ５３・・・第３ポリ ５３′・・・第２ポリ ５４・・・第４ポリ ５４′・・・第１ポリ ８１・・・誘電膜 ９０・・・第５ポリ シリコン層 シリコン層 シリコン壁 シリコン層 シリコン壁 シリコン層 第 図（１）
平面図、 第２図は第１図中ａ−ｂ線に沿った断面図、第３図は第
１図中ｅ−ｄ線に沿った断面図、第４図（Ａ）〜第４図
（Ｈ）は各々第１図の切断線ａ−ｂに沿った位置におけ
る製作工程を順次示す断面図、 第４図（Ｉ）は第１図の切断線ｅ−ｄに沿った位置にお
ける第４図（Ｈ）相当の断面図、そして、第５図は従来
の積層型キャパシタの断面構造図である。 ３１・・・半導体基板 ３６・・・第１導電領域 ３８・・・第２導電領域 ４５・・・絶縁層 ４７’ 、６１’ 、６２’ 、６３’・・・支持層 ５１・・・第１ポリシリコン層 ５２・・・第２ポリ ５３・・・第３ポリ ５３′・・・第２ポリ ５４・・・第４ポリ ５４′・・・第１ポリ ８１・・・誘電膜 ９０・・・第５ポリ シリコン層 シリコン層 シリコン壁 シリコン層 シリコン壁 シリコン層 第 図（１）
Claims (21)
- （１）半導体基板３１に形成された第１及び第２導電領
域３６、３８をもつ半導体メモリ装置において、 上記第１導電領域３６と接触して上記半導体基板３１と
垂直方向に伸張する第１ポリシリコン壁５４′と、 上記第１ポリシリコン壁５４′に接触して上記半導体基
板３１と平行に所定長さ伸張する第２ポリシリコン層５
２と、 上記第１ポリシリコン壁５４′の上端に接触して上記第
２ポリシリコン層５２と同じ方向に所定長さ伸張する第
４ポリシリコン層５４と、 上記第２導電領域３８と接触して上記半導体基板３１と
垂直方向に伸張する第２ポリシリコン壁５３′と、 上記第２ポリシリコン壁５３′に接触して上記第２ポリ
シリコン層５２の下方でこの第２ポリシリコン層５２と
反対方向に所定長さ伸張する第１ポリシリコン層５１と
、 上記第２ポリシリコン壁５３′の上端に接触して上記第
２ポリシリコン層５２と上記第４ポリシリコン層５４と
の間で上記第１ポリシリコン層５１と同じ方向に所定長
さ伸張する第３ポリシリコン層５３と、 上記第１及び第２ポリシリコン壁５４′、５３′の間で
上記第１ポリシリコン層５１の下方に形成された絶縁層
４５と、 上記第１、第２、第３及び第４ポリシリコン層５１、５
２、５３、５４と絶縁層４５との間の一部領域を埋めて
上記第３ポリシリコン層５３の長手方向に伸張する支持
層４７′、６１′、６２′、６３′と、 上記第１及び第２ポリシリコン壁５４′、５３′と第１
、第２、第３及び第４ポリシリコン層５１、５２、５３
、５４と支持層４７′、６１′、６２′、６３′の表面
に形成された誘電膜８１と、 上記誘電膜８１の表面と接触して上記第４ポリシリコン
層５４の上面を覆うように形成された第５ポリシリコン
層９０と、を具備することを特徴とする半導体メモリ装
置。 - （２）上記第１、第２、第３及び第４ポリシリコン層が
同一の幅と同一の伸張長さを有しており、その伸張長さ
が少なくとも上記第１及び第２導電領域間の距離以内で
あることを特徴とする請求項１記載の半導体メモリ装置
。 - （３）上記支持層がシリコン酸化物で形成され、且つ上
記第１、第２、第３及び第４ポリシリコン層の幅より少
なくとも大きくないことを特徴とする請求項１又は２記
載の半導体メモリ装置。 - （４）上記第１ポリシリコン壁と第２及び第４ポリシリ
コン層、又は第２ポリシリコン壁と第１及び第３ポリシ
リコン層がキャパシタのストレージ電極となることを特
徴とする請求項１記載の半導体メモリ装置。 - （５）上記第５ポリシリコン層がキャパシタのプレート
電極になることを特徴とする請求項１記載の半導体メモ
リ装置。 - （６）ストレージ及びプレート電極を有する一つのキャ
パシタと、基板に形成された導電領域を有する一つのト
ランジスタと、から構成されたＤＲＡＭセルにおいて、 上記ストレージ電極が上記トランジスタの導電領域と接
触して上記基板と垂直方向に伸張するポリシリコン壁と
、 上記ポリシリコン壁に接触して上記基板面と平行に伸張
するある一つのポリシリコン層と、上記ポリシリコン壁
の上端に接触して上記ある一つのポリシリコン層の上方
で上記基板面と平行に伸張する別の一つのポリシリコン
層と、 上記ある一つ及び別の一つのポリシリコン層の間に形成
されて上記ポリシリコン層の長手方向に伸張する支持層
とから構成されることを特徴とするＤＲＡＭセル。 - （７）上記ある一つ及び別の一つのポリシリコン層が同
一の幅と同一の伸張長さを有しており、上記伸張長さが
少なくとも上記導電領域と隣接する導電領域との間の距
離より短いことを特徴とする請求項６記載のＤＲＡＭセ
ル。 - （８）上記支持層が酸化シリコンで形成され、上記ある
一つ及び別の一つのポリシリコン層の幅より少なくとも
大きくないことを特徴とする請求項６又は７記載のＤＲ
ＡＭセル。 - （９）以下の連続的な各工程から成る半導体装置の製造
方法。 素子分離酸化膜３３とトランジスタの第１及び第２ソー
ス領域３６、３８とドレイン領域３７とゲート電極とビ
ットライン電極４０、４１が形成された半導体基板３１
の上に層間絶縁膜４５と窒化膜４６を順次塗布する第１
工程 上記窒化膜４６の上面に第１酸化膜４７を形成し、その
表面に第１ポリシリコン層５１を沈積させてから、上記
第１ソース領域３６の上方にある上記第１ポリシリコン
層５１を選択食刻する第２工程 上記第１ポリシリコン層５１と第１酸化膜４７の露出し
た表面上に第２酸化膜６１を形成し、その表面に第２ポ
リシリコン層５２を沈積させてから、上記第２ソース領
域３８の上方にある第２ポリシリコン層５２を選択食刻
する第３工程 上記第２ポリシリコン層５２と第２酸化膜６１の露出し
た表面上に第３酸化膜６２を形成してから、上記第２ソ
ース領域３８の上方にある上記第３酸化膜６２と第２酸
化膜６１と第１ポリシリコン層５１と第１酸化膜４７と
窒化膜４６及び層間絶縁膜４５を順次食刻して第１接触
開口７３を形成する第４工程 上記第１接触開口７３の内面と第３酸化膜６２の上面に
第３ポリシリコン層５３を沈積させてから、上記第１ソ
ース領域３６の上方にある第３ポリシリコン層５３を選
択食刻する第５工程 上記第３ポリシリコン層５３と第３酸化膜６２の露出し
た表面上に第４酸化膜６３を形成してから、上記第１ソ
ース領域３６の上方にある上記第４酸化膜６３と第３酸
化膜６２と第２ポリシリコン層５２と第２酸化膜６１と
第１酸化膜４７と窒化膜４６及び層間の絶縁膜４５を順
次食刻して第２接触開口７５を形成する第６工程 上記第２接触開口７５の内面と第４酸化膜６３の上面に
第４ポリシリコン層５４を沈積させてから、上記第２ソ
ース領域３８の上方にある第４ポリシリコン層５４を選
択食刻する第７工程 上記第４ポリシリコン層５４と第４酸化膜６３の表面上
に所定のフォトレジストパタン７６を形成してから、上
記フォトレジストパタン７６に覆われなかった領域を上
記窒化膜４６が露出されるまで食刻する第８工程 上記フォトレジストパタン７６を除去しない状態で上記
第１、第２、第３及び第４ポリシリコン層５１、５２、
５３、５４の各々下方に位置した第１、第２、第３及び
第４酸化膜４７、６１、６２、６３を所定時間等方性乾
式エッチングまたは湿式エッチングを施すことによって
部分的に食刻して支持層４７′、６１′、６２′、６３
′を形成する第９工程 - （１０）上記第５工程で上記第３ポリシリコン層が上記
第１ポリシリコン層に連結されることを特徴とする請求
項９記載の半導体装置の製造方法。 - （１１）上記第７工程で上記第４ポリシリコン層が上記
第２ポリシリコン層に連結されることを特徴とする請求
項９記載の半導体装置の製造方法。 - （１２）上記第１、第２、第３及び第４酸化膜が上記第
１及び第３ポリシリコン層から上記第２及び第４ポリシ
リコン層を絶縁させることを特徴とする請求項９、１０
又は１１記載の半導体装置の製造方法。 - （１３）上記窒化膜が第８工程で食刻停止層になること
を特徴とする請求項９記載の半導体装置の製造方法。 - （１４）上記第９工程で上記第１、第２、第３及び第４
酸化膜が上記フォトレジストパタンの幅方向に等方性エ
ッチングされ、上記支持層が上記第１、第２、第３及び
第４ポリシリコン層の各下方の中央領域で上記フォトレ
ジストパタンの長手方向に伸張されていることを特徴と
する請求項９記載の半導体装置の製造方法。 - （１５）上記第１、第２、第３及び第４ポリシリコン層
５１、５２、５３、５４と支持層４７′、６１′、６２
′、６３′と窒化膜４６の露出した表面に薄い誘電膜８
１を形成する第１０工程と、上記誘電膜８１の表面を包
含した半導体基板３１の上方にわたって第５ポリシリコ
ン層９０を沈積させる第１１工程とを具備して、上記第
１及び第３ポリシリコン層５１、５３または第２及び第
４ポリシリコン層５２、５４がキャパシタのストレージ
電極になり、第５ポリシリコン層９０がキャパシタのプ
レート電極になることを特徴とする請求項９記載の半導
体装置の製造方法。 - （１６）上記第４工程から第７工程に到る過程が反復可
能であることを特徴とする請求項９記載の半導体装置の
製造方法。 - （１７）以下の各工程から成るＤＲＡＭセルの積層型キ
ャパシタを製造する方法。 半導体基板に形成された導電領域の上方で複数のポリシ
リコン層と複数の酸化膜とを交互に積層する第１工程 上記複数のポリシリコン層と酸化膜の所定部分を上記導
電層の表面が露出されるまで食刻して接触開口を形成す
る第２工程 上記接触開口の内面に沈積され上記複数のポリシリコン
層らと連結される別のポリシリコン層を形成する第３工
程 上記複数のポリシリコン層の間にある上記酸化膜の一部
を除去する第４工程 上記ポリシリコン層と残っている酸化膜の露出した表面
上に誘電膜を形成する第５工程 上記誘電膜の表面を包含した半導体基板の上面にわたっ
てさらに別のポリシリコン層を沈積させる第６工程 - （１８）上記接触開口の内面に形成されたポリシリコン
層が上記複数のポリシリコン層と連結されることを特徴
とする請求項１７記載のＤＲＡＭセルの積層型キャパシ
タ製造方法。 - （１９）上記複数のポリシリコン層と上記接触開口の内
面に形成されたポリシリコン層とがキャパシタのストレ
ージ電極であることを特徴とする請求項１７又は１８記
載のＤＲＡＭセルの積層型キャパシタの製造方法。 - （２０）上記第４工程で残っている酸化膜が上記複数の
ポリシリコン層を支える支持層であることを特徴とする
請求項１７記載のＤＲＡＭセルの積層型キャパシタ製造
方法。 - （２１）上記さらに別のポリシリコン層がキャパシタの
プレート電極であることを特徴とする請求項１７記載の
ＤＲＡＭセルの積層型キャパシタ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900009726A KR930007192B1 (ko) | 1990-06-29 | 1990-06-29 | 디램셀의 적층형캐패시터 및 제조방법 |
| KR90-9726 | 1990-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461159A true JPH0461159A (ja) | 1992-02-27 |
| JP2538119B2 JP2538119B2 (ja) | 1996-09-25 |
Family
ID=19300626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2257565A Expired - Lifetime JP2538119B2 (ja) | 1990-06-29 | 1990-09-28 | 半導体メモリ装置の積層型キャパシタ及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5187548A (ja) |
| JP (1) | JP2538119B2 (ja) |
| KR (1) | KR930007192B1 (ja) |
| DE (1) | DE4029256C2 (ja) |
| FR (1) | FR2664098B1 (ja) |
| GB (1) | GB2245761B (ja) |
| IT (1) | IT1242357B (ja) |
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