JPH0240949A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH0240949A JPH0240949A JP63190850A JP19085088A JPH0240949A JP H0240949 A JPH0240949 A JP H0240949A JP 63190850 A JP63190850 A JP 63190850A JP 19085088 A JP19085088 A JP 19085088A JP H0240949 A JPH0240949 A JP H0240949A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スイッチング用のトランジスタとこのトラン
ジスタに接続されている積層型のキャパシタとでメモリ
セルが構成されているメモリ装置に関するものである。
ジスタに接続されている積層型のキャパシタとでメモリ
セルが構成されているメモリ装置に関するものである。
本発明は、上記の様なメモリ装置において、隣接メモリ
セルにおけるキャパシタの夫々の一方の電極を第１及び
第２の導電層で形成し、キャパシタの他方の電極を第３
の導電層で形成し、２つのメモリセルの隣接部において
第１及び第２の導電層を重畳させ、この重畳部における
第１及び第２の導電層同士の間にも第３の導電層を形成
することによって、大きな動作マージンや高い集積度を
得ることができる様にしたものである。
セルにおけるキャパシタの夫々の一方の電極を第１及び
第２の導電層で形成し、キャパシタの他方の電極を第３
の導電層で形成し、２つのメモリセルの隣接部において
第１及び第２の導電層を重畳させ、この重畳部における
第１及び第２の導電層同士の間にも第３の導電層を形成
することによって、大きな動作マージンや高い集積度を
得ることができる様にしたものである。
積層型のキャパシタは平面的な面積の割にはキャパシタ
ンスが大きいので、これをメモリセルに用いたＤ ＲＡ
Ｍは、大きな動作マージンや高い集積度を得ることが
できる可能性がある（例えば、［月刊Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ ＷｏｒｌｄＪプレスジャーナル社（１９
８８，２） Ｐ、 ３２）。
ンスが大きいので、これをメモリセルに用いたＤ ＲＡ
Ｍは、大きな動作マージンや高い集積度を得ることが
できる可能性がある（例えば、［月刊Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ ＷｏｒｌｄＪプレスジャーナル社（１９
８８，２） Ｐ、 ３２）。
第３図は、この様なりＲＡＭの一従来例を示している。
この−従来例では、メモリセルｌｌａ、１１ｂを構成し
ている各トランジスタ１２ａ、１２ｂのゲート電極１３
ａ、１３ｂは、Ｓｉ基板１４上の第１層目の多結晶Ｓｉ
層で形成されている。
ている各トランジスタ１２ａ、１２ｂのゲート電極１３
ａ、１３ｂは、Ｓｉ基板１４上の第１層目の多結晶Ｓｉ
層で形成されている。
フィールド酸化膜１５上には、図面の紙面に垂直な方向
で隣接しているメモリセルのトランジスタのゲート電極
１６ａ、１６ｂが延びており、これらのゲート電極１６
ａ、１６ｂも、Ｓｉ基板１４上の第１層目の多結晶Ｓｉ
層で形成されている。
で隣接しているメモリセルのトランジスタのゲート電極
１６ａ、１６ｂが延びており、これらのゲート電極１６
ａ、１６ｂも、Ｓｉ基板１４上の第１層目の多結晶Ｓｉ
層で形成されている。
各トランジスタ１２ａ、１２ｂの一方のソース・ドレイ
ン領域１７ａ、１７ｂに接続されているキャパシタ１８
ａ、１８ｂの−゛方の電極２１ａ、２１ｂは、Ｓｉ基板
１４上の第２層目の多結晶Ｓｉ層で形成されている。
ン領域１７ａ、１７ｂに接続されているキャパシタ１８
ａ、１８ｂの−゛方の電極２１ａ、２１ｂは、Ｓｉ基板
１４上の第２層目の多結晶Ｓｉ層で形成されている。
電極２１ａ、２１ｂは誘電体膜２２を介して他方の電極
２３に覆われており、この電極２３はＳｉ基板１４上の
第３層目の多結晶Ｓｉ層で形成されている。
２３に覆われており、この電極２３はＳｉ基板１４上の
第３層目の多結晶Ｓｉ層で形成されている。
また、トランジスタ１２ａ、１２ｂに共通のソース・ド
レイン領域１７ｃには、へｌ製のビット線２４が接続さ
れている。
レイン領域１７ｃには、へｌ製のビット線２４が接続さ
れている。
しかし上述の一従来例では、ゲート電極１３ａ、１３ｂ
、１６ａ、１６ｂ上がキャパシタ１８ａ、１８ｂとして
略有効に使用されており、この様な構造では、キャパシ
タ１８ａ、１８ｂのキャパシタンスをこれ以上増加させ
ることは難しい。従ってこの一従来例では、これよりも
大きな動作マージンや高い集積度を得ることも難しい。
、１６ａ、１６ｂ上がキャパシタ１８ａ、１８ｂとして
略有効に使用されており、この様な構造では、キャパシ
タ１８ａ、１８ｂのキャパシタンスをこれ以上増加させ
ることは難しい。従ってこの一従来例では、これよりも
大きな動作マージンや高い集積度を得ることも難しい。
本発明によるメモリ装置では、互いに隣接している少な
くとも２つのメモリセルｌｌａ、ｌｌｂのうちの一方１
１ｂにおけるキャパシタ１８ｂの一方の電極２１ｂが第
１の導電層２７で形成されており、前記２つのメモリセ
ルｌｌａ、ｌｌｂのうちの他方１１ａにおけるキャパシ
タ１８ａの一方の電極２１ａが前記第１の導電層２７よ
りも上層の第２の導電層３１で形成されると共に前記隣
接の部分において前記第１の導電層２７と重畳しており
、前記第１の導電層２７上と前記第２の導電層３１上と
前記重畳の部分における前記第１及び第２の導電７１２
７．３１同士の間とにこれら第１及び第２の導電ＦＩ２
７．３１よりも上層の第３の導電層３４が形成されてお
り、この第３の導電層３４が前記キャパシタ１８ａ、１
８ｂの他方の電極２３となっている。
くとも２つのメモリセルｌｌａ、ｌｌｂのうちの一方１
１ｂにおけるキャパシタ１８ｂの一方の電極２１ｂが第
１の導電層２７で形成されており、前記２つのメモリセ
ルｌｌａ、ｌｌｂのうちの他方１１ａにおけるキャパシ
タ１８ａの一方の電極２１ａが前記第１の導電層２７よ
りも上層の第２の導電層３１で形成されると共に前記隣
接の部分において前記第１の導電層２７と重畳しており
、前記第１の導電層２７上と前記第２の導電層３１上と
前記重畳の部分における前記第１及び第２の導電７１２
７．３１同士の間とにこれら第１及び第２の導電ＦＩ２
７．３１よりも上層の第３の導電層３４が形成されてお
り、この第３の導電層３４が前記キャパシタ１８ａ、１
８ｂの他方の電極２３となっている。
本発明によるメモリ装置では、隣接メモリセル１１ａ、
ｌｌｂにおけるキャパシタ１８ａ、１８ｂの夫々の一方
の電極２１ａ、２１ｂが夫々第１及び第２の導電層２７
．３１で形成されており、これらのキャパシタ１８ａ、
１８ｂの他方の電極２３が第３の導電層３４で形成され
ているが、２つのメモリセルｌｌａ、ｌｌｂの隣接部に
おいて第１及び第２の導電層２７．３１が重畳しており
、この重畳部における第１及び第２の導電層２７．３１
同士の間にも第３の導電Ｆ３３４が形成されているので
、キャパシタ１８ａ、１８ｂの平面的な面積の割にはキ
ャパシタ１８ａ、１８ｂの電極２１ａ、２１ｂ、２３同
士の対向面積が大きく、キャパシタンスが大きい。
ｌｌｂにおけるキャパシタ１８ａ、１８ｂの夫々の一方
の電極２１ａ、２１ｂが夫々第１及び第２の導電層２７
．３１で形成されており、これらのキャパシタ１８ａ、
１８ｂの他方の電極２３が第３の導電層３４で形成され
ているが、２つのメモリセルｌｌａ、ｌｌｂの隣接部に
おいて第１及び第２の導電層２７．３１が重畳しており
、この重畳部における第１及び第２の導電層２７．３１
同士の間にも第３の導電Ｆ３３４が形成されているので
、キャパシタ１８ａ、１８ｂの平面的な面積の割にはキ
ャパシタ１８ａ、１８ｂの電極２１ａ、２１ｂ、２３同
士の対向面積が大きく、キャパシタンスが大きい。
以下、ＤＲＡＭに適用した本発明の第１及び第２実施例
を１．第１図及び第２図を参照しながら説明する。
を１．第１図及び第２図を参照しながら説明する。
第１図が、第１実施例の製造工程を示している。
この第１実施例の製造工程でも、第１Ａ図に示す様に、
Ｓｉ基板１４上の第１層目の多結晶Ｓｉ層によるゲート
電極１３ａ、１３ｂ、１６ａ、１６ｂ、ソース・ドレイ
ン領域１７ａ〜１７ｃ及び層間絶縁膜である５ｉＯｚ膜
２５の形成までは、第３図に示したー従来例と同様の工
程を実施する。
Ｓｉ基板１４上の第１層目の多結晶Ｓｉ層によるゲート
電極１３ａ、１３ｂ、１６ａ、１６ｂ、ソース・ドレイ
ン領域１７ａ〜１７ｃ及び層間絶縁膜である５ｉＯｚ膜
２５の形成までは、第３図に示したー従来例と同様の工
程を実施する。
その後、ソース・ドレイン領域１７ｂとフィールド酸化
膜１５とに達する開口２６ｂ、２６ｄを５ｉ０２膜２５
に形成し、この状態で第２層目の多結晶Ｓｉ層２７を堆
積させ、更にこの多結晶５４層２７上に厚さ４０００人
程度０ＳｉＯ□膜２８全２８Ｄで堆積させる。
膜１５とに達する開口２６ｂ、２６ｄを５ｉ０２膜２５
に形成し、この状態で第２層目の多結晶Ｓｉ層２７を堆
積させ、更にこの多結晶５４層２７上に厚さ４０００人
程度０ＳｉＯ□膜２８全２８Ｄで堆積させる。
次に、第１Ｂ図に示す様に、フィールド酸化膜１５上か
らゲート電極１３ｂ上までの範囲で多結晶Ｓｉ層２７と
５ｉ（ｈ膜２８とが残る様に、これらのＳｉＯ□膜２８
全２８晶Ｓｉ層２７とをエツチングによってパターニン
グする。
らゲート電極１３ｂ上までの範囲で多結晶Ｓｉ層２７と
５ｉ（ｈ膜２８とが残る様に、これらのＳｉＯ□膜２８
全２８晶Ｓｉ層２７とをエツチングによってパターニン
グする。
なお、この状態では多結晶Ｓｉ層２７の端面が露出して
いるので、この部分を酸化してこの端面をも５ｉＯｚ膜
２８で覆う。そして更に、ソース・ドレイン領域１７ａ
に達する開口２６ａをＳｉＯ□膜２５膜形５する。
いるので、この部分を酸化してこの端面をも５ｉＯｚ膜
２８で覆う。そして更に、ソース・ドレイン領域１７ａ
に達する開口２６ａをＳｉＯ□膜２５膜形５する。
次に、第１Ｃ図に示す様に、第３層目の多結晶Ｓｉ層３
１を堆積させ、ゲート電極１３ａ上からフィールド酸化
膜１５上までの範囲で多結晶Ｓｉ層３１が残る様に、こ
の多結晶Ｓｔ層３１をエツチングによってパターニング
する。従って、フィールド酸化膜１５上では、ＳｉＯ□
膜２８全２８て、多結晶Ｓｉ層２７．３１同士が重畳し
ている。
１を堆積させ、ゲート電極１３ａ上からフィールド酸化
膜１５上までの範囲で多結晶Ｓｉ層３１が残る様に、こ
の多結晶Ｓｔ層３１をエツチングによってパターニング
する。従って、フィールド酸化膜１５上では、ＳｉＯ□
膜２８全２８て、多結晶Ｓｉ層２７．３１同士が重畳し
ている。
次に、第１Ｄ図に示す様に、フォトレジスト３２を塗布
し、ソース・ドレイン領域１７ｃ及びゲート電極１３ａ
の近傍にのみフォトレジスト３２が残る様に、このフォ
トレジスト３２をパターニングする。
し、ソース・ドレイン領域１７ｃ及びゲート電極１３ａ
の近傍にのみフォトレジスト３２が残る様に、このフォ
トレジスト３２をパターニングする。
その後、この状態でＳｉＯ□膜２８全２８ットエツチン
グする。すると、多結晶Ｓｉ層２７．３１同士の間の５
ｉ０２膜２８もサイドエツチングされるが、多結晶Ｓｉ
層２７．３１同士の重畳部の最奥部にはＳｉＯ□膜２８
全２８様に、時間制御でウェットエツチングを終了させ
る。
グする。すると、多結晶Ｓｉ層２７．３１同士の間の５
ｉ０２膜２８もサイドエツチングされるが、多結晶Ｓｉ
層２７．３１同士の重畳部の最奥部にはＳｉＯ□膜２８
全２８様に、時間制御でウェットエツチングを終了させ
る。
この結果、第１Ｄ図から明らかな様に、フィールド酸化
膜１５上の領域では、多結晶Ｓｔ層３１が多結晶５４層
２７上へ庇状に延びて、この部分に空洞３３が形成され
る。
膜１５上の領域では、多結晶Ｓｔ層３１が多結晶５４層
２７上へ庇状に延びて、この部分に空洞３３が形成され
る。
次に、第１Ｅ図に示す様に、フォトレジスト３２を除去
し、露出している多結晶Ｓｉ層２７．３１の表面を酸化
して、この表面にＳｉＯ□膜である誘電体膜２２を形成
する。なお、Ｓｉ０ｇ膜の代りに５ｉＪ４膜やその複合
膜を誘電体膜２２としてもよい。
し、露出している多結晶Ｓｉ層２７．３１の表面を酸化
して、この表面にＳｉＯ□膜である誘電体膜２２を形成
する。なお、Ｓｉ０ｇ膜の代りに５ｉＪ４膜やその複合
膜を誘電体膜２２としてもよい。
次に、第１Ｆ図に示す様に、第４Ｎ目の多結晶Ｓｉ層３
４をＣＶＤで堆積させる。すると、多結晶Ｓｉは段差被
覆性が良好なため、空洞３３も多結晶Ｓｉ層３４で埋め
られる。その後、多結晶Ｓｉ層３４のうちでソース・ド
レイン領域Ｌ７Ｃの近傍部のみを除去する。
４をＣＶＤで堆積させる。すると、多結晶Ｓｉは段差被
覆性が良好なため、空洞３３も多結晶Ｓｉ層３４で埋め
られる。その後、多結晶Ｓｉ層３４のうちでソース・ド
レイン領域Ｌ７Ｃの近傍部のみを除去する。
次に、第１Ｇ図に示す様に、通常の工程で、層間絶縁膜
である５ｉＯｚ膜３５を堆積させ、ソース・ドレイン領
域１７．ｃに達する開口２６ｃをＳｉＯ□膜３５膜形５
し、更にビット線２４を形成する。
である５ｉＯｚ膜３５を堆積させ、ソース・ドレイン領
域１７．ｃに達する開口２６ｃをＳｉＯ□膜３５膜形５
し、更にビット線２４を形成する。
以上の様な工程で製造した第１実施例では、多結晶５１
Ｍ３１がメモリセルＩｌａにおけるキャパシタ１８ａの
一方の電極２１ａになっており、多結晶Ｓｉ層２７がメ
モリセルｌｌｂにおけるキャパシタ１８ｂの一方の電極
２１ｂになっており、多結晶Ｓｉ層３４がこれらのキャ
パシタ１８ａ、１８ｂの他方の電極２３になっている。
Ｍ３１がメモリセルＩｌａにおけるキャパシタ１８ａの
一方の電極２１ａになっており、多結晶Ｓｉ層２７がメ
モリセルｌｌｂにおけるキャパシタ１８ｂの一方の電極
２１ｂになっており、多結晶Ｓｉ層３４がこれらのキャ
パシタ１８ａ、１８ｂの他方の電極２３になっている。
そして、電極２１ａ、２１ｂ同士の重畳部の間にも電極
２３が存在しているので、キャパシタ１８ａ、１８ｂの
平面的な面積の割には、電極２１ａ、２１ｂと電極２３
との対向面積が大きく、キャパシタンスが大きい。
２３が存在しているので、キャパシタ１８ａ、１８ｂの
平面的な面積の割には、電極２１ａ、２１ｂと電極２３
との対向面積が大きく、キャパシタンスが大きい。
第２図は、第２実施例の製造工程を示している。
この第２実施例の製造工程では、第２Ａ図に示す様に、
層間絶縁ＪＪＩあルＳｉＯ２膜２５上ニ５ｉｓＮ４’ｆ
ｌＱ３６を形成し、この５ｉａＮ４膜３６上に更ニ５ｉ
Ｏｚ膜３７を形成する。
層間絶縁ＪＪＩあルＳｉＯ２膜２５上ニ５ｉｓＮ４’ｆ
ｌＱ３６を形成し、この５ｉａＮ４膜３６上に更ニ５ｉ
Ｏｚ膜３７を形成する。
次に、第２Ｂ図に示す様に、開口２６ｂ、２６ｄを形成
し、多結晶Ｓｉ層２７を堆積させ、更にＳｉＯ□膜２８
全２８させる。
し、多結晶Ｓｉ層２７を堆積させ、更にＳｉＯ□膜２８
全２８させる。
次に、第２Ｃ図に示す様に、第１Ｂ図の工程と同様に、
ＳｉＯ□膜２８膜条８晶Ｓｉ層２７とをパターニングし
、このパターニングで露出した多結晶Ｓｉ層２７の端面
を酸化し、更に開口２６ａを形成する。
ＳｉＯ□膜２８膜条８晶Ｓｉ層２７とをパターニングし
、このパターニングで露出した多結晶Ｓｉ層２７の端面
を酸化し、更に開口２６ａを形成する。
次に、第２Ｄ図に示す様に、第１Ｃ図の工程と同様に、
多結晶Ｓｉ層３１の堆積及びパターニングを行う。
多結晶Ｓｉ層３１の堆積及びパターニングを行う。
次に、この状態で５ｉＯｚ膜２８．３７をウェットエツ
チングする。すると、第２Ｅ図に示す様に、多結晶Ｓｉ
層２７．３１同士の間の５ｉｎ２膜２８のみならず、ゲ
ート電極１３ａ、１３ｂ上におけるＳｉ３Ｎ４膜３６と
多結晶Ｓｉ層２７との間のＳｔＯ□膜３７もサイドエツ
チングされる。しかし、Ｓｉ：＋Ｎａ膜３６が存在して
いるために、ＳｉＯ□膜２５膜上５チングされない。
チングする。すると、第２Ｅ図に示す様に、多結晶Ｓｉ
層２７．３１同士の間の５ｉｎ２膜２８のみならず、ゲ
ート電極１３ａ、１３ｂ上におけるＳｉ３Ｎ４膜３６と
多結晶Ｓｉ層２７との間のＳｔＯ□膜３７もサイドエツ
チングされる。しかし、Ｓｉ：＋Ｎａ膜３６が存在して
いるために、ＳｉＯ□膜２５膜上５チングされない。
この結果、この第２実施例では、多結晶Ｓｉ層２７．３
１同士の重畳部における空洞３３のみならず、ゲート電
極１３ａ、１３ｂ上における５ｉＪ４膜３６と多結晶Ｓ
ｉ層２７との間にも空洞３８が形成される。
１同士の重畳部における空洞３３のみならず、ゲート電
極１３ａ、１３ｂ上における５ｉＪ４膜３６と多結晶Ｓ
ｉ層２７との間にも空洞３８が形成される。
次に、第２Ｆ図に示す様に多結晶Ｓｉ層２７．３１の表
面に誘電体膜２２を形成し、第２Ｇ図に示す様に更に多
結晶Ｓｉ層３４を堆積させる。この多結晶５４層３４は
、空洞３３．３８をも埋める。
面に誘電体膜２２を形成し、第２Ｇ図に示す様に更に多
結晶Ｓｉ層３４を堆積させる。この多結晶５４層３４は
、空洞３３．３８をも埋める。
次に、第２Ｈ図に示す様に、ソース・ドレイン領域１７
ｃ上における多結晶Ｓｉ層３４に開口４１を形成し、こ
の状態でＳｉＯ□膜３５を堆積させる。
ｃ上における多結晶Ｓｉ層３４に開口４１を形成し、こ
の状態でＳｉＯ□膜３５を堆積させる。
次に、第２Ｉ図に示す様に、開口２６ｃを形成し、更に
ビット線２４を形成する。
ビット線２４を形成する。
以上の様な工程で製造した第２実施例では、電極２１ａ
、２１ｂ同士の重畳部の間のみならず、ゲート電極１３
ｂ上における５ｉ３８４Ｄｉ ａ ｔｏと電極２１ｂと
の間にも電極２３が存在しているので、キャパシタ１８
ａ、１８ｂのキャパシタンスが第１実施例の場合よりも
更に大きい。
、２１ｂ同士の重畳部の間のみならず、ゲート電極１３
ｂ上における５ｉ３８４Ｄｉ ａ ｔｏと電極２１ｂと
の間にも電極２３が存在しているので、キャパシタ１８
ａ、１８ｂのキャパシタンスが第１実施例の場合よりも
更に大きい。
本発明によるメモリ装置では、メモリセルを構成してい
るキャパシタの平面的な面積の割にはキャパシタンスが
大きいので、大きな動作マージンや高い集積度を得るこ
とができる。
るキャパシタの平面的な面積の割にはキャパシタンスが
大きいので、大きな動作マージンや高い集積度を得るこ
とができる。
第１図及び第２図は本発明の夫々第１及び第２実施例の
製°造工程を順次に示す断面図、第３図は本発明の一従
来例の側断面図である。 なお図面に用いた符号において、 １１ ａ 、 １１ ｂ −−−−−−−−−−−
メモリセル１８ａ、１８ ｂ −−−−−−−−キャ
パシタ２１ ａ 、 ２ ｌ ｂ −−−−−−−−−
−一電極２３−・−・・−・−一−−−−−−−・−・
・−電極２７ −−−−−−−・−・・−−−−−−−
−・−−−−−−・−多結晶Ｓｉ層３１ −−−−−−
−−−−−−−・−−−−−・−−−−一−−−−−・
多結晶Ｓｉ層３４ −−−−−−一・−・−−−−−−
−−−−−−−−−−−・−・−多結晶Ｓｉ層である。
製°造工程を順次に示す断面図、第３図は本発明の一従
来例の側断面図である。 なお図面に用いた符号において、 １１ ａ 、 １１ ｂ −−−−−−−−−−−
メモリセル１８ａ、１８ ｂ −−−−−−−−キャ
パシタ２１ ａ 、 ２ ｌ ｂ −−−−−−−−−
−一電極２３−・−・・−・−一−−−−−−−・−・
・−電極２７ −−−−−−−・−・・−−−−−−−
−・−−−−−−・−多結晶Ｓｉ層３１ −−−−−−
−−−−−−−・−−−−−・−−−−一−−−−−・
多結晶Ｓｉ層３４ −−−−−−一・−・−−−−−−
−−−−−−−−−−−・−・−多結晶Ｓｉ層である。
Claims (1)
- 【特許請求の範囲】 スイッチング用のトランジスタとこのトランジスタに接
続されている積層型のキャパシタとでメモリセルが構成
されているメモリ装置において、互いに隣接している少
なくとも２つの前記メモリセルのうちの一方における前
記キャパシタの一方の電極が第１の導電層で形成されて
おり、前記２つのメモリセルのうちの他方における前記
キャパシタの一方の電極が前記第１の導電層よりも上層
の第２の導電層で形成されると共に前記隣接の部分にお
いて前記第１の導電層と重畳しており、 前記第１の導電層上と前記第２の導電層上と前記重畳の
部分における前記第１及び第２の導電層同士の間とにこ
れら第１及び第２の導電層よりも上層の第３の導電層が
形成されており、この第３の導電層が前記キャパシタの
他方の電極となっているメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190850A JPH0240949A (ja) | 1988-07-30 | 1988-07-30 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190850A JPH0240949A (ja) | 1988-07-30 | 1988-07-30 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0240949A true JPH0240949A (ja) | 1990-02-09 |
Family
ID=16264815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63190850A Pending JPH0240949A (ja) | 1988-07-30 | 1988-07-30 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0240949A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2664098A1 (fr) * | 1990-06-29 | 1992-01-03 | Samsung Electronics Co Ltd | Condensateur empile d'une cellule dram et son procede de fabrication. |
| JPH04236457A (ja) * | 1991-01-18 | 1992-08-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5157469A (en) * | 1990-05-01 | 1992-10-20 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having a multilayer interconnection layer therein with tapered sidewall insulators |
| US5206787A (en) * | 1991-04-01 | 1993-04-27 | Fujitsu Limited | Capacitor and method of fabricating same |
| US5229314A (en) * | 1990-05-01 | 1993-07-20 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing field effect transistor having a multilayer interconnection layer therein with tapered sidewall insulation |
| US7104241B2 (en) | 2002-02-20 | 2006-09-12 | Yamaha Hatsudoki Kabushiki Kaisha | Engine fastening structure |
| US9897036B2 (en) | 2013-08-26 | 2018-02-20 | Kawasaki Jukogyo Kabushiki Kaisha | Tightening structure for cylinder head bolt |
-
1988
- 1988-07-30 JP JP63190850A patent/JPH0240949A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157469A (en) * | 1990-05-01 | 1992-10-20 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having a multilayer interconnection layer therein with tapered sidewall insulators |
| US5229314A (en) * | 1990-05-01 | 1993-07-20 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing field effect transistor having a multilayer interconnection layer therein with tapered sidewall insulation |
| FR2664098A1 (fr) * | 1990-06-29 | 1992-01-03 | Samsung Electronics Co Ltd | Condensateur empile d'une cellule dram et son procede de fabrication. |
| JPH04236457A (ja) * | 1991-01-18 | 1992-08-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5206787A (en) * | 1991-04-01 | 1993-04-27 | Fujitsu Limited | Capacitor and method of fabricating same |
| US7104241B2 (en) | 2002-02-20 | 2006-09-12 | Yamaha Hatsudoki Kabushiki Kaisha | Engine fastening structure |
| US9897036B2 (en) | 2013-08-26 | 2018-02-20 | Kawasaki Jukogyo Kabushiki Kaisha | Tightening structure for cylinder head bolt |
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