JP2893913B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2893913B2 JP2893913B2 JP2267833A JP26783390A JP2893913B2 JP 2893913 B2 JP2893913 B2 JP 2893913B2 JP 2267833 A JP2267833 A JP 2267833A JP 26783390 A JP26783390 A JP 26783390A JP 2893913 B2 JP2893913 B2 JP 2893913B2
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- film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、DRAM、特に、積層容量型DRAMと称されてい
る半導体メモリに関するものである。
る半導体メモリに関するものである。
本発明は、上記の様な半導体メモリにおいて、第１及
び第２の導体膜で容量素子の記憶ノードを形成し、第１
及び第２の導体膜を互いに一部で接続し且つ残部で離間
させる様に積層することによって、所謂セルフシュリン
ク型ノードコンタクト構造とフィン構造とが組み合わさ
れて高集積化が可能であるにも拘らず、簡便な工程で製
造することができる様にしたものである。
び第２の導体膜で容量素子の記憶ノードを形成し、第１
及び第２の導体膜を互いに一部で接続し且つ残部で離間
させる様に積層することによって、所謂セルフシュリン
ク型ノードコンタクト構造とフィン構造とが組み合わさ
れて高集積化が可能であるにも拘らず、簡便な工程で製
造することができる様にしたものである。
積層容量型DRAMのメモリセル面積を縮小して高集積化
を実現する構造として、容量素子の記憶ノードとトラン
ジスタの一方のソース・ドレイン領域との間のコンタク
ト孔の面積をリソグラフィの限界以下に自動的に縮小す
る所謂セルフシュリンク型ノードコンタクト構造が知ら
れている。
を実現する構造として、容量素子の記憶ノードとトラン
ジスタの一方のソース・ドレイン領域との間のコンタク
ト孔の面積をリソグラフィの限界以下に自動的に縮小す
る所謂セルフシュリンク型ノードコンタクト構造が知ら
れている。
一方、メモリセル面積の縮小によって容量素子の容量
値が減少するのを防止する構造として、積層型記憶ノー
ドを有する所謂フィン構造が知られている。
値が減少するのを防止する構造として、積層型記憶ノー
ドを有する所謂フィン構造が知られている。
第２図は、これらの所謂セルフシュリンク型ノードコ
ンタクト構造とフィン構造とを組み合わせた積層容量型
DRAMの一従来例を示している。
ンタクト構造とフィン構造とを組み合わせた積層容量型
DRAMの一従来例を示している。
この一従来例では、トランジスタ11と容量素子12とで
メモリセルが構成されている。容量素子12は、３層の多
結晶Si膜13〜15から成る記憶ノードと、SiO2膜、SiN膜
及びSiO2膜の３層膜であるONO膜16から成る誘電体膜
と、１層の多結晶Si膜17から成るプレート電極とで構成
されている。
メモリセルが構成されている。容量素子12は、３層の多
結晶Si膜13〜15から成る記憶ノードと、SiO2膜、SiN膜
及びSiO2膜の３層膜であるONO膜16から成る誘電体膜
と、１層の多結晶Si膜17から成るプレート電極とで構成
されている。
トランジスタ11の一方のソース・ドレイン領域である
N-拡散層21と多結晶Si膜14とは、コンタクト孔22を介し
て接続されている。
N-拡散層21と多結晶Si膜14とは、コンタクト孔22を介し
て接続されている。
コンタクト孔22は、多結晶Si膜13の開口部23の内側に
SiO2膜24等から成る側壁を形成しつつ開孔される。この
ため、開口部23の面積がリソグラフィの限界程度であっ
ても、コンタクト孔22の面積はリソグラフィの限界以下
に自動的に縮小される。従って、この一従来例は所謂セ
ルフシュリンク型ノードコンタクト構造になっている。
SiO2膜24等から成る側壁を形成しつつ開孔される。この
ため、開口部23の面積がリソグラフィの限界程度であっ
ても、コンタクト孔22の面積はリソグラフィの限界以下
に自動的に縮小される。従って、この一従来例は所謂セ
ルフシュリンク型ノードコンタクト構造になっている。
また、多結晶Si膜14、15同士の間にもONO膜16と多結
晶Si膜17とが介在しており、記憶ノードが積層型であ
る。従って、この一従来例は所謂フィン構造にもなって
いる。
晶Si膜17とが介在しており、記憶ノードが積層型であ
る。従って、この一従来例は所謂フィン構造にもなって
いる。
ところが、第２図に示した一従来例では、記憶ノード
を形成するために３層の多結晶Si膜13〜15が必要である
ので、製造工程が複雑である。
を形成するために３層の多結晶Si膜13〜15が必要である
ので、製造工程が複雑である。
また、この様に３層の多結晶Si膜13〜15が必要である
と、多結晶Si膜14、15同士を接続するためのコンタクト
孔25を、コンタクト孔22とは別個に開孔する必要があ
る。従って、このことによっても、第２図に示した一従
来例では製造工程が複雑である。
と、多結晶Si膜14、15同士を接続するためのコンタクト
孔25を、コンタクト孔22とは別個に開孔する必要があ
る。従って、このことによっても、第２図に示した一従
来例では製造工程が複雑である。
本発明による半導体メモリでは、第１及び第２の導体
膜13、14によって容量素子12の記憶ノードが形成されて
おり、前記第１の導体膜13に形成されている開口部23の
内側に側壁24が形成されており、前記側壁24に囲まれて
いるコンタクト孔22を介して前記第２の導体膜14がトラ
ンジスタ11の一方のソース・ドレイン領域21に接続され
ており、前記第１及び第２の導体膜13、14は互いに一部
で接続され且つ残部で離間する様に積層されており、前
記第１及び第２の導体膜13、14の表面に誘電体膜16が形
成されている。
膜13、14によって容量素子12の記憶ノードが形成されて
おり、前記第１の導体膜13に形成されている開口部23の
内側に側壁24が形成されており、前記側壁24に囲まれて
いるコンタクト孔22を介して前記第２の導体膜14がトラ
ンジスタ11の一方のソース・ドレイン領域21に接続され
ており、前記第１及び第２の導体膜13、14は互いに一部
で接続され且つ残部で離間する様に積層されており、前
記第１及び第２の導体膜13、14の表面に誘電体膜16が形
成されている。
本発明による半導体メモリでは、記憶ノードを構成し
ている第１の導体膜13の開口部23の内側に側壁24が形成
されており、トランジスタ11に対するコンタクト孔22は
この側壁24に囲まれている。
ている第１の導体膜13の開口部23の内側に側壁24が形成
されており、トランジスタ11に対するコンタクト孔22は
この側壁24に囲まれている。
従って、コンタクト孔22の面積をリソグラフィの限界
以下に自動的に縮小することができ、所謂セルフシュリ
ンク型ノードコンタクト構造になっている。
以下に自動的に縮小することができ、所謂セルフシュリ
ンク型ノードコンタクト構造になっている。
また、第１及び第２の導体膜13、14は互いの接続部以
外で離間する様に積層されており、これら第１及び第２
の導体膜13、14の表面には誘電体膜16が形成されてい
る。
外で離間する様に積層されており、これら第１及び第２
の導体膜13、14の表面には誘電体膜16が形成されてい
る。
従って、互いの離間部における第１及び第２の導体膜
13、14の表面で蓄電可能であり、所謂フィン構造になっ
ている。
13、14の表面で蓄電可能であり、所謂フィン構造になっ
ている。
以下、本発明の一実施例を、第１図を参照しながら説
明する。
明する。
第１図は、本実施例の製造工程を示している。この製
造工程では、第1A図に示す様に、Si基板26の表面にSiO2
膜27を形成してゲート酸化膜にする。
造工程では、第1A図に示す様に、Si基板26の表面にSiO2
膜27を形成してゲート酸化膜にする。
そして、SiO2膜27上の多結晶Si膜31でゲート電極を形
成し、ソース・ドレイン領域であるN-拡散層21、32を形
成して、トランジスタ11を完成させる。
成し、ソース・ドレイン領域であるN-拡散層21、32を形
成して、トランジスタ11を完成させる。
その後、SiO2膜33をCVDで全面に堆積させて層間絶縁
膜を形成し、このSiO2膜33上にSiN膜34を減圧CVDで堆積
させる。
膜を形成し、このSiO2膜33上にSiN膜34を減圧CVDで堆積
させる。
そして、SiN膜34上に多結晶Si膜13とCVDで堆積させ、
N-拡散層21に対応する様に多結晶Si膜13をパターニング
する。このパターニング時に、多結晶Si膜13にはN-拡散
層21上に位置する開口部23も形成される。
N-拡散層21に対応する様に多結晶Si膜13をパターニング
する。このパターニング時に、多結晶Si膜13にはN-拡散
層21上に位置する開口部23も形成される。
次に、第1B図に示す様に、SiO2膜24をCVDで全面に堆
積させ、このSiO2膜24上にレジスト膜35を塗布した後、
開口部23を囲む開口部36をレジスト膜35に形成する。
積させ、このSiO2膜24上にレジスト膜35を塗布した後、
開口部23を囲む開口部36をレジスト膜35に形成する。
その後、レジスト膜35をマスクにして、SiO2膜24、Si
N膜34及びSiO2膜33を順次にエッチングする。すると、S
iO2膜24にコンタクト孔37が開孔されると共に、開口部2
3の内側にSiO2膜24が側壁として残され、この側壁とし
てのSiO2膜24に囲まれたコンタクト孔22が開孔される。
N膜34及びSiO2膜33を順次にエッチングする。すると、S
iO2膜24にコンタクト孔37が開孔されると共に、開口部2
3の内側にSiO2膜24が側壁として残され、この側壁とし
てのSiO2膜24に囲まれたコンタクト孔22が開孔される。
つまり、側壁としてのSiO2膜24によって、コンタクト
孔22の面積は開口部23の面積よりも自動的に縮小され
る。従って、開口部23の面積がリソグラフィの限界程度
であれば、コンタクト孔22の面積はリソグラフィの限界
以下になる。
孔22の面積は開口部23の面積よりも自動的に縮小され
る。従って、開口部23の面積がリソグラフィの限界程度
であれば、コンタクト孔22の面積はリソグラフィの限界
以下になる。
次に、第1C図に示す様に、レジスト膜35を除去した
後、多結晶Si膜14をCVDで堆積させ、多結晶Si膜13に対
応する様に多結晶Si膜14をパターニングする。
後、多結晶Si膜14をCVDで堆積させ、多結晶Si膜13に対
応する様に多結晶Si膜14をパターニングする。
するとこの多結晶Si膜14は、コンタクト孔37の内側で
多結晶Si膜13に接続されると共にSiO2膜24上では多結晶
Si膜13から離間し、更にコンタクト孔22を介してN-拡散
層21に接続される。以上の様にして形成した多結晶Si膜
13、14によって、容量素子12の記憶ノードが完成する。
多結晶Si膜13に接続されると共にSiO2膜24上では多結晶
Si膜13から離間し、更にコンタクト孔22を介してN-拡散
層21に接続される。以上の様にして形成した多結晶Si膜
13、14によって、容量素子12の記憶ノードが完成する。
次に、第1D図に示す様に、SiO2膜24をエッチングで除
去して、多結晶Si膜13、14同士が離間している部分に空
洞を形成する。但し、開口部23の内側の側壁としてのSi
O2膜24は、多結晶Si膜13、14に完全に覆われているので
エッチングされない。
去して、多結晶Si膜13、14同士が離間している部分に空
洞を形成する。但し、開口部23の内側の側壁としてのSi
O2膜24は、多結晶Si膜13、14に完全に覆われているので
エッチングされない。
その後、多結晶Si膜13、14等の表面にONO膜16を形成
し、多結晶Si膜17を堆積させ、この多結晶Si膜17をプレ
ート電極のパターンにパターニングすることによって、
容量素子12を完成させる。
し、多結晶Si膜17を堆積させ、この多結晶Si膜17をプレ
ート電極のパターンにパターニングすることによって、
容量素子12を完成させる。
この容量素子12では、多結晶Si膜13、14同士の離間部
の表面にもONO膜16が形成されており、且つこの離間部
にも多結晶Si膜17が入り込んでいるので、この離間部の
表面でも蓄電可能である。
の表面にもONO膜16が形成されており、且つこの離間部
にも多結晶Si膜17が入り込んでいるので、この離間部の
表面でも蓄電可能である。
以上の様な本実施例では、容量素子12の記憶ノードが
２層の多結晶Si膜13、14のみによって構成されており、
しかもコンタクト孔37、22が一時に開孔されるので、製
造工程が簡便である。
２層の多結晶Si膜13、14のみによって構成されており、
しかもコンタクト孔37、22が一時に開孔されるので、製
造工程が簡便である。
〔発明の効果〕 本発明による半導体メモリでは、所謂セルフシュリン
ク型ノードコンタクト構造とフィン構造とが組み合わさ
れて高集積化が可能であるにも拘らず、容量素子の記憶
ノードが第１及び第２の導体膜のみによって形成されて
いるので、簡便な工程で製造することができる。
ク型ノードコンタクト構造とフィン構造とが組み合わさ
れて高集積化が可能であるにも拘らず、容量素子の記憶
ノードが第１及び第２の導体膜のみによって形成されて
いるので、簡便な工程で製造することができる。
第１図は本発明の一実施例の製造工程を順次に示す側断
面図、第２図は本発明の一従来例の側断面図である。 なお図面に用いた符号において、 11……トランジスタ 12……容量素子 13,14……多結晶Si膜 16……ONO膜 21……N-拡散層 22……コンタクト孔 23……開口部 24……SiO2膜 である。
面図、第２図は本発明の一従来例の側断面図である。 なお図面に用いた符号において、 11……トランジスタ 12……容量素子 13,14……多結晶Si膜 16……ONO膜 21……N-拡散層 22……コンタクト孔 23……開口部 24……SiO2膜 である。
Claims (1)
- 【請求項１】トランジスタと容量素子とでメモリセルが
構成されている半導体メモリにおいて、 第１及び第２の導体膜によって前記容量素子の記憶ノー
ドが形成されており、 前記第１の導体膜に形成されている開口部の内側に側壁
が形成されており、 前記側壁に囲まれているコンタクト孔を介して前記第２
の導体膜が前記トランジスタの一方のソース・ドレイン
領域に接続されており、 前記第１及び第２の導体膜は互いに一部で接続され且つ
残部で離間する様に積層されており、 前記第１及び第２の導体膜の表面に誘電体膜が形成され
ている半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267833A JP2893913B2 (ja) | 1990-10-05 | 1990-10-05 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267833A JP2893913B2 (ja) | 1990-10-05 | 1990-10-05 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04144277A JPH04144277A (ja) | 1992-05-18 |
| JP2893913B2 true JP2893913B2 (ja) | 1999-05-24 |
Family
ID=17450255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2267833A Expired - Fee Related JP2893913B2 (ja) | 1990-10-05 | 1990-10-05 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893913B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2687759B2 (ja) * | 1991-04-30 | 1997-12-08 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1990
- 1990-10-05 JP JP2267833A patent/JP2893913B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04144277A (ja) | 1992-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |