JP2504606B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JP2504606B2 JP2504606B2 JP2130051A JP13005190A JP2504606B2 JP 2504606 B2 JP2504606 B2 JP 2504606B2 JP 2130051 A JP2130051 A JP 2130051A JP 13005190 A JP13005190 A JP 13005190A JP 2504606 B2 JP2504606 B2 JP 2504606B2
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置およびその製造方法に係
り、特に積層型キャパシタ・セル構造を有する半導体記
憶装置およびその製造方法に関する。
り、特に積層型キャパシタ・セル構造を有する半導体記
憶装置およびその製造方法に関する。
（従来の技術） ダイナミック型ランダムアクセスメモリ（DRAM）は高
集積化の一途を辿り、それに伴ってキャパシタ面積が減
少して、メモリ内容の誤読み出しや、放射線によるデー
タ破壊等が大きな問題になっている。
集積化の一途を辿り、それに伴ってキャパシタ面積が減
少して、メモリ内容の誤読み出しや、放射線によるデー
タ破壊等が大きな問題になっている。
このような問題を解決するため、キャパシタに様々な
構造を持たせる提案がなされている。その一つが積層型
キャパシタ・セル構造であり、その従来例を第５図に示
している。第５図において、50は半導体基板、51は基板
表面に選択的に形成された素子分離用のフィールド酸化
膜、52は基板表面に形成されたゲート酸化膜、53はトラ
ンスファゲート用のMOSトランジスタのゲート電極（ワ
ード線）、54は上記MOSトランジスタのソース／ドレイ
ン拡散層である。このように素子分離された半導体基板
上に形成されたMOSトランジスタ上が層間絶縁膜55で覆
われ、これにコンタクト孔が開けられ、このコンタクト
孔を通して上記MOSトランジスタのソース／ドレイン拡
散層54の一方にコンタクトする下部キャパシタ電極（ス
トレージノード電極）56が形成され、この下部キャパシ
タ電極56上にキャパシタゲート絶縁膜57を介して上部キ
ャパシタ電極（セルプレート電極）58が形成されてお
り、下部キャパシタ電極56およびキャパシタゲート絶縁
膜57および上部キャパシタ電極58からなる電荷蓄積用の
MIM（金属−絶縁物−金属）キャパシタが形成されてい
る。
構造を持たせる提案がなされている。その一つが積層型
キャパシタ・セル構造であり、その従来例を第５図に示
している。第５図において、50は半導体基板、51は基板
表面に選択的に形成された素子分離用のフィールド酸化
膜、52は基板表面に形成されたゲート酸化膜、53はトラ
ンスファゲート用のMOSトランジスタのゲート電極（ワ
ード線）、54は上記MOSトランジスタのソース／ドレイ
ン拡散層である。このように素子分離された半導体基板
上に形成されたMOSトランジスタ上が層間絶縁膜55で覆
われ、これにコンタクト孔が開けられ、このコンタクト
孔を通して上記MOSトランジスタのソース／ドレイン拡
散層54の一方にコンタクトする下部キャパシタ電極（ス
トレージノード電極）56が形成され、この下部キャパシ
タ電極56上にキャパシタゲート絶縁膜57を介して上部キ
ャパシタ電極（セルプレート電極）58が形成されてお
り、下部キャパシタ電極56およびキャパシタゲート絶縁
膜57および上部キャパシタ電極58からなる電荷蓄積用の
MIM（金属−絶縁物−金属）キャパシタが形成されてい
る。
このような積層型キャパシタ・セル構造では、平面的
にはメモリセルの占有面積を増大することなく、下部キ
ャパシタ電極56の表面積を大きくしてキャパシタの実質
的な面積を補償することができる。
にはメモリセルの占有面積を増大することなく、下部キ
ャパシタ電極56の表面積を大きくしてキャパシタの実質
的な面積を補償することができる。
しかし、メモリの高集積化を進める場合、従来の積層
型キャパシタ・セルおよびその製造方法には、以下に述
べるような問題がある。
型キャパシタ・セルおよびその製造方法には、以下に述
べるような問題がある。
即ち、下部キャパシタ電極56の表面積を大きくし、十
分なキャパシタ容量を得るためには、下部キャパシタ電
極56の側面を有効に利用すべく、その膜厚を少なくとも
3000Å程度に厚く形成しなければならない。このような
厚い下部キャパシタ電極56を微細に加工するのは困難で
あり、加工に伴って下部キャパシタ電極56同士の短絡が
発生するなどの原因となる。
分なキャパシタ容量を得るためには、下部キャパシタ電
極56の側面を有効に利用すべく、その膜厚を少なくとも
3000Å程度に厚く形成しなければならない。このような
厚い下部キャパシタ電極56を微細に加工するのは困難で
あり、加工に伴って下部キャパシタ電極56同士の短絡が
発生するなどの原因となる。
（発明が解決しようとする課題） 上記したように従来の半導体記憶装置およびその製造
方法は、高集積化を進める場合、積層型キャパシタ・セ
ルの下部キャパシタ電極の膜厚を厚く形成しなければな
らないが、厚い下部キャパシタ電極を微細に加工するの
は困難であり、加工に伴って下部キャパシタ電極同士の
短絡が発生するなどの問題がある。
方法は、高集積化を進める場合、積層型キャパシタ・セ
ルの下部キャパシタ電極の膜厚を厚く形成しなければな
らないが、厚い下部キャパシタ電極を微細に加工するの
は困難であり、加工に伴って下部キャパシタ電極同士の
短絡が発生するなどの問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、積層型キャパシタ・セルの下部キャパシタ
電極の表面積を大きくして十分なキャパシタ容量を得る
ことが可能になり、かつ、加工に伴う下部キャパシタ電
極同士の短絡の発生を防止することが可能になり、一層
の高集積化に適した半導体記憶装置およびその製造方法
を提供することにある。
その目的は、積層型キャパシタ・セルの下部キャパシタ
電極の表面積を大きくして十分なキャパシタ容量を得る
ことが可能になり、かつ、加工に伴う下部キャパシタ電
極同士の短絡の発生を防止することが可能になり、一層
の高集積化に適した半導体記憶装置およびその製造方法
を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、半導体基板上に形成されたトランスファゲ
ート用のMOSトランジスタと、このMOSトランジスタのソ
ース／ドレイン拡散層の一方と接続された下部キャパシ
タ電極およびこの下部キャパシタ電極上にキャパシタゲ
ート絶縁膜を介して形成された上部キャパシタ電極を有
する電荷蓄積用のMIMキャパシタとからなる積層型キャ
パシタ・セルを有する半導体記憶装置において、前記MI
Mキャパシタは、第１の絶縁膜、下部キャパシタ電極、
キャパシタゲート絶縁膜、上部キャパシタ電極、キャパ
シタゲート絶縁膜および下部キャパシタ電極が重ねられ
た階層構造を少なくとも１層有することを特徴とする。
ート用のMOSトランジスタと、このMOSトランジスタのソ
ース／ドレイン拡散層の一方と接続された下部キャパシ
タ電極およびこの下部キャパシタ電極上にキャパシタゲ
ート絶縁膜を介して形成された上部キャパシタ電極を有
する電荷蓄積用のMIMキャパシタとからなる積層型キャ
パシタ・セルを有する半導体記憶装置において、前記MI
Mキャパシタは、第１の絶縁膜、下部キャパシタ電極、
キャパシタゲート絶縁膜、上部キャパシタ電極、キャパ
シタゲート絶縁膜および下部キャパシタ電極が重ねられ
た階層構造を少なくとも１層有することを特徴とする。
（作用） このような半導体記憶装置の積層型キャパシタ・セル
によれば、トランスファゲート用のMIMキャパシタは、
第１の絶縁膜、下部キャパシタ電極、キャパシタゲート
絶縁膜、上部キャパシタ電極、キャパシタゲート絶縁膜
および下部キャパシタ電極が重ねられた階層構造を少な
くとも１層有するので、平面的にはメモリセルの占有面
積を増大することなく、下部キャパシタ電極の表面積を
大きくしてキャパシタの実質的な面積を補償することが
できる。しかも、下部キャパシタ電極の膜厚を薄くして
もその表面積を十分大きくとることが可能になり、加工
の際の困難さも克服することが可能になり、加工に伴う
下部キャパシタ電極同士の短絡の発生を防止することが
可能になる。
によれば、トランスファゲート用のMIMキャパシタは、
第１の絶縁膜、下部キャパシタ電極、キャパシタゲート
絶縁膜、上部キャパシタ電極、キャパシタゲート絶縁膜
および下部キャパシタ電極が重ねられた階層構造を少な
くとも１層有するので、平面的にはメモリセルの占有面
積を増大することなく、下部キャパシタ電極の表面積を
大きくしてキャパシタの実質的な面積を補償することが
できる。しかも、下部キャパシタ電極の膜厚を薄くして
もその表面積を十分大きくとることが可能になり、加工
の際の困難さも克服することが可能になり、加工に伴う
下部キャパシタ電極同士の短絡の発生を防止することが
可能になる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図（ｈ）は、本発明の第１実施例に係るDRAMの積
層型キャパシタ・セルの断面構造を示しており、この積
層型キャパシタ・セルは、第５図を参照して前述した従
来例の積層型キャパシタ・セルと比べて、MIMキャパシ
タ部が異なり、その他は同じである。即ち、第１図
（ｈ）中のMIMキャパシタは、第１の絶縁膜15、下部キ
ャパシタ電極19、キャパシタゲート絶縁膜20、上部キャ
パシタ電極21、キャパシタゲート絶縁膜20および下部キ
ャパシタ電極19が重ねられた少なくとも１層（本例では
２層）の階層構造を具備している。
層型キャパシタ・セルの断面構造を示しており、この積
層型キャパシタ・セルは、第５図を参照して前述した従
来例の積層型キャパシタ・セルと比べて、MIMキャパシ
タ部が異なり、その他は同じである。即ち、第１図
（ｈ）中のMIMキャパシタは、第１の絶縁膜15、下部キ
ャパシタ電極19、キャパシタゲート絶縁膜20、上部キャ
パシタ電極21、キャパシタゲート絶縁膜20および下部キ
ャパシタ電極19が重ねられた少なくとも１層（本例では
２層）の階層構造を具備している。
次に、上記第１実施例の積層型キャパシタ・セルの製
造方法について、製造工程順に示す第１図（ａ）乃至
（ｈ）を参照しながら説明する。
造方法について、製造工程順に示す第１図（ａ）乃至
（ｈ）を参照しながら説明する。
通常の工程により、まず、第１図（ａ）に示すよう
に、例えばＰ型のシリコン基板10の表面に選択的に素子
分離用のフィールド酸化膜11を形成した後、第１図
（ｂ）に示すように、基板表面にゲート酸化膜12を形成
し、この上にトランスファゲート用のMOSトランジスタ
のゲート電極（ワード線）13を形成し、基板表面に選択
的に上記MOSトランジスタのソース／ドレイン拡散層14
を形成する。
に、例えばＰ型のシリコン基板10の表面に選択的に素子
分離用のフィールド酸化膜11を形成した後、第１図
（ｂ）に示すように、基板表面にゲート酸化膜12を形成
し、この上にトランスファゲート用のMOSトランジスタ
のゲート電極（ワード線）13を形成し、基板表面に選択
的に上記MOSトランジスタのソース／ドレイン拡散層14
を形成する。
次に、上記MOSトランジスタ上に層間絶縁膜を形成す
る。まず、第１図（ｃ）に示すように、第１の絶縁膜
（例えばシリコン窒化膜）15を堆積する。続いて、第１
図（ｄ）に示すように、基板上の全面に第２の絶縁膜
（例えばシリコン酸化膜、あるいは、ボロン・リン・シ
リケート・ガラス膜;BPSG膜、あるいは、リン・シリケ
ート・ガラス膜;PSG膜）16を堆積し、さらに、再び、第
１の絶縁膜15を堆積する。これにより、第１の絶縁膜15
/第２の絶縁膜16が重ねられた積層膜17が形成される。
この積層膜17を少なくとも１層（本例では２層）形成す
る。
る。まず、第１図（ｃ）に示すように、第１の絶縁膜
（例えばシリコン窒化膜）15を堆積する。続いて、第１
図（ｄ）に示すように、基板上の全面に第２の絶縁膜
（例えばシリコン酸化膜、あるいは、ボロン・リン・シ
リケート・ガラス膜;BPSG膜、あるいは、リン・シリケ
ート・ガラス膜;PSG膜）16を堆積し、さらに、再び、第
１の絶縁膜15を堆積する。これにより、第１の絶縁膜15
/第２の絶縁膜16が重ねられた積層膜17が形成される。
この積層膜17を少なくとも１層（本例では２層）形成す
る。
次に、第１図（ｅ）に示すように、上記MOSトランジ
スタのソース／ドレイン拡散層14の一方の拡散層上の前
記積層膜17部および第１の絶縁膜15部に下部キャパシタ
電極（ストレージノード電極）用のコンタクト孔18を開
ける。
スタのソース／ドレイン拡散層14の一方の拡散層上の前
記積層膜17部および第１の絶縁膜15部に下部キャパシタ
電極（ストレージノード電極）用のコンタクト孔18を開
ける。
次に、第１図（ｆ）に示すように、第２の絶縁膜16の
エッチング剤である例えばNH4Fなどにより前記コンナク
ト孔18の内壁から第２の絶縁膜16のみを一部除去して後
退させる。この場合、第１の絶縁膜15はエッチングされ
ないので、コンタクト孔18の内壁には、第１の絶縁膜15
がフィン状になった凹凸構造が形成される。
エッチング剤である例えばNH4Fなどにより前記コンナク
ト孔18の内壁から第２の絶縁膜16のみを一部除去して後
退させる。この場合、第１の絶縁膜15はエッチングされ
ないので、コンタクト孔18の内壁には、第１の絶縁膜15
がフィン状になった凹凸構造が形成される。
次に、第１図（ｇ）に示すように、基板上の全面をポ
リシリコン膜を堆積し、コンタクト孔18を通してMOSト
ランジスタのソース／ドレイン拡散層14の一方とコンタ
クトをとる。この場合、コンタクト孔18の内壁のフィン
状の第１の絶縁膜15の表面にもポリシリコン膜が堆積さ
れ、コンタクト孔18の内壁のポリシリコン膜もフィン状
になる。そして、上記ポリシリコン膜をパターニング加
工して下部キャパシタ電極19を形成する。
リシリコン膜を堆積し、コンタクト孔18を通してMOSト
ランジスタのソース／ドレイン拡散層14の一方とコンタ
クトをとる。この場合、コンタクト孔18の内壁のフィン
状の第１の絶縁膜15の表面にもポリシリコン膜が堆積さ
れ、コンタクト孔18の内壁のポリシリコン膜もフィン状
になる。そして、上記ポリシリコン膜をパターニング加
工して下部キャパシタ電極19を形成する。
この後、下部キャパシタ電極19上にキャパシタゲート
絶縁膜20を介して上部キャパシタ電極（セルプレート電
極）21用のポリシリコン膜を形成することにより、第１
図（ｈ）に示したような積層型キャパシタ・セルが得ら
れる。この場合、コンタクト孔18の内壁のフィン状のポ
リシリコン膜（下部キャパシタ電極19）の表面にもキャ
パシタゲート絶縁膜20が形成され、コンタクト孔18の内
部を埋めるように上部キャパシタ電極21用のポリシリコ
ン膜が形成される。
絶縁膜20を介して上部キャパシタ電極（セルプレート電
極）21用のポリシリコン膜を形成することにより、第１
図（ｈ）に示したような積層型キャパシタ・セルが得ら
れる。この場合、コンタクト孔18の内壁のフィン状のポ
リシリコン膜（下部キャパシタ電極19）の表面にもキャ
パシタゲート絶縁膜20が形成され、コンタクト孔18の内
部を埋めるように上部キャパシタ電極21用のポリシリコ
ン膜が形成される。
上記したような第１実施例の積層型キャパシタ・セル
のMIMキャパシタは、第１の絶縁膜15、下部キャパシタ
電極19は、キャパシタゲート絶縁膜20、上部キャパシタ
電極21、キャパシタゲート絶縁膜20および下部キャパシ
タ電極19が重ねられた少なくとも１層（本例では２層）
の階層構造を有している。従って、従来例の積層型キャ
パシタ・セルと同様に、平面的にはメモリセルの占有面
積を増大することなく、下部キャパシタ電極９の表面積
を大きくしてキャパシタの実質的な面積を補償すること
ができる。しかも、下部キャパシタ電極19の膜厚を薄く
してもその表面積を十分大きくとることが可能になり、
加工の際の困難さも克服することが可能になり、加工に
伴う下部キャパシタ電極19同士の短絡の発生を防止する
ことが可能になる。
のMIMキャパシタは、第１の絶縁膜15、下部キャパシタ
電極19は、キャパシタゲート絶縁膜20、上部キャパシタ
電極21、キャパシタゲート絶縁膜20および下部キャパシ
タ電極19が重ねられた少なくとも１層（本例では２層）
の階層構造を有している。従って、従来例の積層型キャ
パシタ・セルと同様に、平面的にはメモリセルの占有面
積を増大することなく、下部キャパシタ電極９の表面積
を大きくしてキャパシタの実質的な面積を補償すること
ができる。しかも、下部キャパシタ電極19の膜厚を薄く
してもその表面積を十分大きくとることが可能になり、
加工の際の困難さも克服することが可能になり、加工に
伴う下部キャパシタ電極19同士の短絡の発生を防止する
ことが可能になる。
一方、第２図（ｈ）は、第２実施例に係るDRAMの積層
型キャパシタ・セルの断面構造を示しており、この積層
型キャパシタ・セルは、第１図（ｈ）を参照して前述し
た第１実施例の積層型キャパシタ・セルと比べて、ゲー
ト電極13の上に例えばシリコン酸化膜などの第３の絶縁
膜22が形成され、MOSトランジスタのゲート電極13の上
方部で下部キャパシタ電極19の段差部が形成されている
点が異なり、その他は同じであるので第１図（ｈ）中と
同一符号を付している。
型キャパシタ・セルの断面構造を示しており、この積層
型キャパシタ・セルは、第１図（ｈ）を参照して前述し
た第１実施例の積層型キャパシタ・セルと比べて、ゲー
ト電極13の上に例えばシリコン酸化膜などの第３の絶縁
膜22が形成され、MOSトランジスタのゲート電極13の上
方部で下部キャパシタ電極19の段差部が形成されている
点が異なり、その他は同じであるので第１図（ｈ）中と
同一符号を付している。
次に、上記第２実施例に係る積層型キャパシタ・セル
の製造方法について、製造工程順に示す第２図（ａ）乃
至（ｈ）を参照しながら説明する。
の製造方法について、製造工程順に示す第２図（ａ）乃
至（ｈ）を参照しながら説明する。
第２図（ａ）、（ｂ）に示すように、トランスファゲ
ート用のMOSトランジスタを形成するまでの工程は前記
第１実施例の製造方法と同じである。
ート用のMOSトランジスタを形成するまでの工程は前記
第１実施例の製造方法と同じである。
次に、上記MOSトランジスタのゲート電極13の酸化あ
るいはCVD（化学気相成長）法などによる堆積によっ
て、ゲート電極13上に例えばシリコン酸化膜などの第３
の絶縁膜22を形成する。
るいはCVD（化学気相成長）法などによる堆積によっ
て、ゲート電極13上に例えばシリコン酸化膜などの第３
の絶縁膜22を形成する。
次に、第２図（ｃ）、（ｄ）に示すように、上記MOS
トランジスタ上に、前記第１実施例の製造方法と同様
に、第１の絶縁膜15を形成し、さらに、第１の絶縁膜15
/第２の絶縁膜16が重ねられた積層膜17を少なくとも１
層（本例では２層）形成する。但し、最上層の第１の絶
縁膜15の膜厚は、最下層の第１の絶縁膜15の膜厚と同じ
あるいはそれより薄くてもよいが、それより厚いことが
望ましい。
トランジスタ上に、前記第１実施例の製造方法と同様
に、第１の絶縁膜15を形成し、さらに、第１の絶縁膜15
/第２の絶縁膜16が重ねられた積層膜17を少なくとも１
層（本例では２層）形成する。但し、最上層の第１の絶
縁膜15の膜厚は、最下層の第１の絶縁膜15の膜厚と同じ
あるいはそれより薄くてもよいが、それより厚いことが
望ましい。
次に、RIE（反応性イオンエッチング）法などによ
り、第２図（ｅ）に示すように、上記MOSトランジスタ
のソース／ドレイン拡散層14の一方の拡散層上の最下層
の第１の積層膜15のほぼ上面付近まで部分的に除去し、
コンタクト孔23を開ける。
り、第２図（ｅ）に示すように、上記MOSトランジスタ
のソース／ドレイン拡散層14の一方の拡散層上の最下層
の第１の積層膜15のほぼ上面付近まで部分的に除去し、
コンタクト孔23を開ける。
次に、第２図（ｆ）に示すように、第２の絶縁膜16の
エッチング剤である例えばNH4Fなどにより前記コンタク
ト孔23の底面の第２の絶縁膜16のみを除去すると共にコ
ンタクト孔23の側壁から第２の絶縁膜16のみを一部除去
して後退させる。この場合、第１の絶縁膜15はエッチン
グされないので、コンタクト孔23の内壁には、第１の絶
縁膜15がフィン状になった凹凸構造が形成される。
エッチング剤である例えばNH4Fなどにより前記コンタク
ト孔23の底面の第２の絶縁膜16のみを除去すると共にコ
ンタクト孔23の側壁から第２の絶縁膜16のみを一部除去
して後退させる。この場合、第１の絶縁膜15はエッチン
グされないので、コンタクト孔23の内壁には、第１の絶
縁膜15がフィン状になった凹凸構造が形成される。
次に基板上の全面にわたってRIE法などによるエッチ
ングを行い、第２図（ｇ）に示すように、コンタクト孔
23の底面の第１の絶縁膜15を除去することにより、前記
MOSトランジスタのソース／ドレイン拡散層14の一方の
一部および前記ゲート電極13上の第３の絶縁膜22の一部
を露出させ、この第３の絶縁膜22上に第１の絶縁膜15の
有無による段差を生じさせる。これにより、下部キャパ
シタ電極19用のコンタクト孔23が前記MOSトランジスタ
のゲート電極13に対して自己整合的に開ひられる。この
場合、前記したように最上層の第１の絶縁膜15の膜厚が
最下層の第１の絶縁膜15の膜厚より厚いと、コンタクト
孔23の底面の第１の絶縁膜15を除去した後に最上層の第
１の絶縁膜15が残る。また、このエッチングの際に重要
なことは、ゲート電極13が露出しないようにすることで
あるが、ゲート電極13上の第３の絶縁膜22上の第１の絶
縁膜15の一部が完全に除去された後は、ゲート電極13上
の第３の絶縁膜22がエッチング・ストッパーとして作用
する。また、最上層の第１の絶縁膜15の膜厚が最下層の
第１の絶縁膜15の膜厚と同じあるいはそれより薄いと、
最上層の第１の絶縁膜15が全面にわたって除去される
が、それでも構わない。
ングを行い、第２図（ｇ）に示すように、コンタクト孔
23の底面の第１の絶縁膜15を除去することにより、前記
MOSトランジスタのソース／ドレイン拡散層14の一方の
一部および前記ゲート電極13上の第３の絶縁膜22の一部
を露出させ、この第３の絶縁膜22上に第１の絶縁膜15の
有無による段差を生じさせる。これにより、下部キャパ
シタ電極19用のコンタクト孔23が前記MOSトランジスタ
のゲート電極13に対して自己整合的に開ひられる。この
場合、前記したように最上層の第１の絶縁膜15の膜厚が
最下層の第１の絶縁膜15の膜厚より厚いと、コンタクト
孔23の底面の第１の絶縁膜15を除去した後に最上層の第
１の絶縁膜15が残る。また、このエッチングの際に重要
なことは、ゲート電極13が露出しないようにすることで
あるが、ゲート電極13上の第３の絶縁膜22上の第１の絶
縁膜15の一部が完全に除去された後は、ゲート電極13上
の第３の絶縁膜22がエッチング・ストッパーとして作用
する。また、最上層の第１の絶縁膜15の膜厚が最下層の
第１の絶縁膜15の膜厚と同じあるいはそれより薄いと、
最上層の第１の絶縁膜15が全面にわたって除去される
が、それでも構わない。
以下、第２図（ｈ）に示すように、下部キャパシタ電
極19を形成する工程より後の工程は、前述した第１実施
例のキャパシタ・セルの製造工程と同様に行う。即ち、
基板上の全面にポリシリコン膜を堆積し、コンタクト孔
23を通してMOSトランジスタのソース／ドレイン拡散層1
4の一方とコンタクトをとる。この場合、上記MOSトラン
ジスタのゲート電極13上の第３の絶縁膜22上で第１の絶
縁膜15の有無により生じている段差によって、ゲート電
極13の上方部で下部キャパシタ電極19用のポリシリコン
膜の段差部が生じ、下部キャパシタ電極19の表面積がさ
らに大きくなる。そして、上記ポリシリコン膜をパター
ニング加工して下部キャパシタ電極19を形成した後、下
部キャパシタ電極19上にキャパシタゲート絶縁膜20を介
して上部キャパシタ電極21用のポリシリコン膜を形成す
る。
極19を形成する工程より後の工程は、前述した第１実施
例のキャパシタ・セルの製造工程と同様に行う。即ち、
基板上の全面にポリシリコン膜を堆積し、コンタクト孔
23を通してMOSトランジスタのソース／ドレイン拡散層1
4の一方とコンタクトをとる。この場合、上記MOSトラン
ジスタのゲート電極13上の第３の絶縁膜22上で第１の絶
縁膜15の有無により生じている段差によって、ゲート電
極13の上方部で下部キャパシタ電極19用のポリシリコン
膜の段差部が生じ、下部キャパシタ電極19の表面積がさ
らに大きくなる。そして、上記ポリシリコン膜をパター
ニング加工して下部キャパシタ電極19を形成した後、下
部キャパシタ電極19上にキャパシタゲート絶縁膜20を介
して上部キャパシタ電極21用のポリシリコン膜を形成す
る。
上記したような第２実施例の積層型キャパシタ・セル
は、第１実施例の積層型キャパシタ・セルと同様の効果
が得られるほか、下部キャパシタ電極19用のコンタクト
孔23をMOSトランジスタのゲート電極13に対して自己整
合的に開けることが可能になるので、MOSトランジスタ
のゲート電極13同士の間隔も小さくすることが可能にな
り、高集積化に適したメモリセル構造を実現できる。
は、第１実施例の積層型キャパシタ・セルと同様の効果
が得られるほか、下部キャパシタ電極19用のコンタクト
孔23をMOSトランジスタのゲート電極13に対して自己整
合的に開けることが可能になるので、MOSトランジスタ
のゲート電極13同士の間隔も小さくすることが可能にな
り、高集積化に適したメモリセル構造を実現できる。
なお、上記したような各実施例の積層型キャパシタ・
セルの製造に際して、コンタクト孔18、23の側壁から第
２の絶縁膜16のみを一部除去して後退させた時に、平面
からみると空洞が同心円状に広がり、極端な場合には、
ワード線長さ方向で隣り合うメモリセル同士の空洞が連
なり、後で下部キャパシタ電極19用のポリシリコン膜を
堆積した時に隣り合うメモリセルの下部キャパシタ電極
19同士が連なってしまうおそれがある。
セルの製造に際して、コンタクト孔18、23の側壁から第
２の絶縁膜16のみを一部除去して後退させた時に、平面
からみると空洞が同心円状に広がり、極端な場合には、
ワード線長さ方向で隣り合うメモリセル同士の空洞が連
なり、後で下部キャパシタ電極19用のポリシリコン膜を
堆積した時に隣り合うメモリセルの下部キャパシタ電極
19同士が連なってしまうおそれがある。
この問題を避けるようにした第３実施例の積層型キャ
パシタ・セルの断面構造を第３図（ｅ）に示しており、
その製造工程順の断面構造を第３図（ａ）乃至（ｅ）に
示している。この積層型キャパシタ・セルは、前述した
各実施例の積層型キャパシタ・セルと比べて、MIMキャ
パシタの階層構造（第１の絶縁膜15、下部キャパシタ電
極19、キャパシタゲート絶縁膜20、上部キャパシタ電極
21、キャパシタゲート絶縁膜20および下部キャパシタ電
極19が重ねられた構造）を２層以上有し、さらに、２層
目以上の第１の絶縁膜15の外周部および最下層の第１の
絶縁膜15に連なり、下部キャパシタ電極19の外周部を囲
む第１の絶縁膜15を有する点が異なり、その他は同じで
ある。なお、第３図（ｅ）中、第１図（ｈ）中と同一部
分には同一符号を付している。
パシタ・セルの断面構造を第３図（ｅ）に示しており、
その製造工程順の断面構造を第３図（ａ）乃至（ｅ）に
示している。この積層型キャパシタ・セルは、前述した
各実施例の積層型キャパシタ・セルと比べて、MIMキャ
パシタの階層構造（第１の絶縁膜15、下部キャパシタ電
極19、キャパシタゲート絶縁膜20、上部キャパシタ電極
21、キャパシタゲート絶縁膜20および下部キャパシタ電
極19が重ねられた構造）を２層以上有し、さらに、２層
目以上の第１の絶縁膜15の外周部および最下層の第１の
絶縁膜15に連なり、下部キャパシタ電極19の外周部を囲
む第１の絶縁膜15を有する点が異なり、その他は同じで
ある。なお、第３図（ｅ）中、第１図（ｈ）中と同一部
分には同一符号を付している。
次に、上記第３実施例に係る積層型キャパシタ・セル
の製造方法を説明する。
の製造方法を説明する。
第３図（ａ）に示すように、素子分離されたシリコン
基板にトランスファゲート用のMOSトランジスタを形成
し、この上に層間絶縁膜31を形成し、この層間絶縁膜31
のうち上記MOSトランジスタのソース／ドレイン拡散層1
4の一方の拡散層上の部分を除去する。この後、基板上
に前記したような第１の絶縁膜15および少なくとも１層
（本例では２層）の積層膜17を順次形成する。
基板にトランスファゲート用のMOSトランジスタを形成
し、この上に層間絶縁膜31を形成し、この層間絶縁膜31
のうち上記MOSトランジスタのソース／ドレイン拡散層1
4の一方の拡散層上の部分を除去する。この後、基板上
に前記したような第１の絶縁膜15および少なくとも１層
（本例では２層）の積層膜17を順次形成する。
次に、第３図（ｂ）に示すように、積層型キャパシタ
の平面パターンにほぼ対応するように積層膜17をパター
ニング加工する。
の平面パターンにほぼ対応するように積層膜17をパター
ニング加工する。
次に、第３図（ｃ）に示すように、積層膜17の第１の
絶縁膜15の外周部および最下層の第１の絶縁膜15に連な
り、第２の絶縁膜16の外周部を囲む第１の絶縁膜15を形
成する。
絶縁膜15の外周部および最下層の第１の絶縁膜15に連な
り、第２の絶縁膜16の外周部を囲む第１の絶縁膜15を形
成する。
次に、第３図（ｄ）に示すように、上記MOSトランジ
スタのソース／ドレイン拡散層14の一方の拡散層上の前
記積層膜17部および第１の絶縁膜15部に下部キャパシタ
電極用のコンタクト孔18を開ける。そして、第２の絶縁
膜16のエッチング剤である例えばNH4Fなどにより前記コ
ンタクト孔18の内壁から第２の絶縁膜16のみを除去す
る。この場合、第１の絶縁膜15はエッチングされないの
で、コンタクト孔18の内部には、第１の絶縁膜15がフィ
ン状に残る。
スタのソース／ドレイン拡散層14の一方の拡散層上の前
記積層膜17部および第１の絶縁膜15部に下部キャパシタ
電極用のコンタクト孔18を開ける。そして、第２の絶縁
膜16のエッチング剤である例えばNH4Fなどにより前記コ
ンタクト孔18の内壁から第２の絶縁膜16のみを除去す
る。この場合、第１の絶縁膜15はエッチングされないの
で、コンタクト孔18の内部には、第１の絶縁膜15がフィ
ン状に残る。
次に、第３図（ｅ）に示すように、基板上の全面にポ
リシリコン膜を堆積し、コンタクト孔18を通して前記MO
Sトランジスタのソース／ドレイン拡散層14の一方とコ
ンタクトをとる。この場合、コンタクト孔18内部のフィ
ン状の第１の絶縁膜15の表面にもポリシリコン膜が堆積
される。そして、上記ポリシリコン膜をパターンニング
加工して下部キャパシタ電極19を形成する。この後、下
部キャパシタ電極19上にキャパシタゲート絶縁膜20を形
成する。
リシリコン膜を堆積し、コンタクト孔18を通して前記MO
Sトランジスタのソース／ドレイン拡散層14の一方とコ
ンタクトをとる。この場合、コンタクト孔18内部のフィ
ン状の第１の絶縁膜15の表面にもポリシリコン膜が堆積
される。そして、上記ポリシリコン膜をパターンニング
加工して下部キャパシタ電極19を形成する。この後、下
部キャパシタ電極19上にキャパシタゲート絶縁膜20を形
成する。
次に、基板上に全面にポリシリコン膜を堆積すること
によりキャパシタゲート絶縁膜20上に上部キャパシタ電
極21用のポリシリコン膜を形成する。
によりキャパシタゲート絶縁膜20上に上部キャパシタ電
極21用のポリシリコン膜を形成する。
第４図は、第２図（ｈ）に示した積層型キャパシタ・
セルの変形例を示しており、MOSトランジスタ上に例え
ばCVD法による絶縁膜31が形成され、この絶縁膜31のう
ち上記MOSトランジスのソース／ドレイン拡散層14の一
方の拡散層上の部分が除去された後に、前記したような
第２実施例と同様に、積層型キャパシタ・セルが形成さ
れており、第２図（ｈ）中と同一部分には同一符号を付
している。
セルの変形例を示しており、MOSトランジスタ上に例え
ばCVD法による絶縁膜31が形成され、この絶縁膜31のう
ち上記MOSトランジスのソース／ドレイン拡散層14の一
方の拡散層上の部分が除去された後に、前記したような
第２実施例と同様に、積層型キャパシタ・セルが形成さ
れており、第２図（ｈ）中と同一部分には同一符号を付
している。
［発明の効果］ 上述したように本発明によれば、積層型キャパシタ・
セルの下部キャパシタ電極の表面積を大きくして十分な
キャパシタ容量を得ることが可能になり、かつ、加工に
伴う下部キャパシタ電極同士の短絡の発生を防止するこ
とが可能になり、メモリの一層の高集積化に適した半導
体記憶装置およびその製造方法を実現することができ
る。
セルの下部キャパシタ電極の表面積を大きくして十分な
キャパシタ容量を得ることが可能になり、かつ、加工に
伴う下部キャパシタ電極同士の短絡の発生を防止するこ
とが可能になり、メモリの一層の高集積化に適した半導
体記憶装置およびその製造方法を実現することができ
る。
第１図（ａ）乃至（ｈ）は本発明の第１実施例に係るDR
AMの積層型キャパシタ・セルを製造工程順に示す断面
図、第２図（ａ）乃至（ｈ）は本発明の第２実施例に係
るDRAMの積層型キャパシタ・セルを製造工程順に示す断
面図、第３図（ａ）乃至（ｅ）は本発明の第３実施例に
係るDRAMの積層型キャパシタ・セルを製造工程順に示す
断面図、第４図は第２図（ｈ）に示した積層型キャパシ
タ・セルの変形例を示す断面図、第５図は従来の積層型
キャパシタ・セルの断面構造を示す断面図である。 10……シリコン基板、11……フィールド酸化膜、12……
ゲート酸化膜、13……ゲート電極（ワード線）、14……
ソース／ドレイン拡散層、15……第１の絶縁膜、16……
第２の絶縁膜、17……積層膜、18、23……コンタクト
孔、19……下部キャパシタ電極、20……キャパシタゲー
ト絶縁膜、21……上部キャパシタ電極、22……第３の絶
縁膜、31……層間絶縁膜。
AMの積層型キャパシタ・セルを製造工程順に示す断面
図、第２図（ａ）乃至（ｈ）は本発明の第２実施例に係
るDRAMの積層型キャパシタ・セルを製造工程順に示す断
面図、第３図（ａ）乃至（ｅ）は本発明の第３実施例に
係るDRAMの積層型キャパシタ・セルを製造工程順に示す
断面図、第４図は第２図（ｈ）に示した積層型キャパシ
タ・セルの変形例を示す断面図、第５図は従来の積層型
キャパシタ・セルの断面構造を示す断面図である。 10……シリコン基板、11……フィールド酸化膜、12……
ゲート酸化膜、13……ゲート電極（ワード線）、14……
ソース／ドレイン拡散層、15……第１の絶縁膜、16……
第２の絶縁膜、17……積層膜、18、23……コンタクト
孔、19……下部キャパシタ電極、20……キャパシタゲー
ト絶縁膜、21……上部キャパシタ電極、22……第３の絶
縁膜、31……層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 寿治 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 田中 絹代 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平２−1155（ＪＰ，Ａ) 特開 平２−786258（ＪＰ，Ａ) 特開 平３−174767（ＪＰ，Ａ) 特開 平３−218663（ＪＰ，Ａ)
Claims (4)
- 【請求項１】半導体基板と、 この基板の表面領域に形成されたソース／ドレイン領域
となる拡散層、その拡散層間のチャネル領域上にゲート
酸化膜を介して設けられたゲート電極からなるトランス
ファゲート用のMOSトランジスタと、 このMOSトランジスタの前記ゲート電極上に設けられた
エッチング・ストッパー用の絶縁膜と、 この絶縁膜上を含む、前記基板上に設けられた第１の絶
縁膜および第２の絶縁膜を積層してなる積層膜と、 この積層膜に対して、前記拡散層の一方およびその拡散
層側の前記ゲート電極上の前記絶縁膜の一部を露出する
ようにして設けられ、前記ゲート電極に対して自己整合
的に形成される開口部と、 この開口部の壁面に露出する前記第２の絶縁膜の一部を
除去し、前記基板に対して横方向に形成された溝部と、 この溝部を含む前記開口部の壁面に沿って設けられ、か
つ、その開口部の底部に露出する前記拡散層の上部、お
よび前記ゲート電極の上方に段差部を有して形成された
下部電極と、 この下部電極上にゲート絶縁膜を介して設けられた上部
電極と を具備したことを特徴とする半導体記憶装置。 - 【請求項２】半導体基板の表面に選択的に素子分離用酸
化膜を形成する工程と、 前記酸化膜の形成部を除く、前記基板の上部にゲート酸
化膜を介してトランスファゲート用のMOSトランジスタ
のゲート電極を形成する工程と、 前記基板の表面領域に、前記MOSトランジスタのソース
／ドレイン領域となる拡散層を形成する工程と、 前記MOSトランジスタの前記ゲート電極上にエッチング
・ストッパー用の絶縁膜を形成する工程と、 前記ゲート電極上の絶縁膜上を含む、前記基板上に第１
の絶縁膜および第２の絶縁膜を積層してなる積層膜を形
成する工程と、 前記積層膜に対して、前記拡散層の一方およびその拡散
層側の前記ゲート電極上の前記絶縁膜の一部を露出させ
るように、前記ゲート電極に対して自己整合的に開口部
を形成する工程と、 前記開口部の壁面に露出する前記第２の絶縁膜の一部を
除去し、前記基板に対して横方向に溝部を形成する工程
と、 前記溝部を含む前記開口部の壁面に沿い、かつ、その開
口部の底部に露出する前記拡散層の上部、および前記ゲ
ート電極の上方に段差部を有して下部電極を形成する工
程と、 前記下部電極上にゲート絶縁膜を介して上部電極を形成
する工程と からなることを特徴とする半導体記憶装置の製造方法。 - 【請求項３】半導体基板と、 この基板の表面領域に形成されたソース／ドレイン領域
となる拡散層、その拡散層間のチャネル領域上にゲート
酸化膜を介して設けられたゲート電極からなるトランス
ファゲート用のMOSトランジスタと、 このMOSトランジスタ上に、前記拡散層の一方の上部を
除いて設けられた層間絶縁膜と、 この層間絶縁膜上を含む、前記基板の上部に、積層型キ
ャパシタの平面パターンにほぼ対応して設けられた、第
１の絶縁膜および第２の絶縁膜を積層してなり、かつ、
その第1,第２の絶縁膜の外周部を前記第１の絶縁膜によ
って囲ってなる積層膜と、 この積層膜の一部を除去し、前記拡散層の一方につなが
るようにして設けられた開口部と、 この開口部の壁面に露出する前記第２の絶縁膜を除去し
て、前記第１の絶縁膜を露出させるようにして形成され
た溝部と、 この溝部に沿って設けられ、前記第１の絶縁膜の表面お
よび前記開口部の底部に露出する前記拡散層上に形成さ
れた下部電極と、 この下部電極上にゲート絶縁膜を介して設けられた上部
電極と を具備したことを特徴とする半導体記憶装置。 - 【請求項４】半導体基板の表面に選択的に素子分離用酸
化膜を形成する工程と、前記酸化膜の形成部を除く、前
記基板の上部にゲート酸化膜を介してトランスファゲー
ト用のMOSトランジスタのゲート電極を形成する工程
と、 前記基板の表面領域に、前記MOSトランジスタのソース
／ドレイン領域となる拡散層を形成する工程と、 前記MOSトランジスタ上に層間絶縁膜を形成する工程
と、 前記層間絶縁膜の、前記拡散層の一方の上部を除去する
工程と、 前記層間絶縁膜が部分的に除去された前記拡散層の一方
の上部を含む、前記基板の上部に第１の絶縁膜および第
２の絶縁膜を積層してなる積層膜を形成する工程と、 前記積層膜を積層型キャパシタの平面パターンにほぼ対
応してパターニングする工程と、 パターニングされた前記積層膜の、前記第１の絶縁膜の
外周部および最下層の第１の絶縁膜に連なり、かつ、前
記第２の絶縁膜の外周部を囲むようにして第１の絶縁膜
を形成する工程と、 前記積層膜の一部を除去し、前記拡散層の一方につなが
る開口部を形成する工程と、 前記開口部の壁面から前記第２の絶縁膜を除去して溝部
を形成し、前記第１の絶縁膜を露出させる工程と、 前記溝部に沿う前記第１の絶縁膜の表面および前記開口
部の底部に露出する前記拡散層の上部に下部電極を形成
する工程と、 前記下部電極上にゲート絶縁膜を介して上部電極を形成
する工程と からなることを特徴とする半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130051A JP2504606B2 (ja) | 1990-05-18 | 1990-05-18 | 半導体記憶装置およびその製造方法 |
| US07/701,884 US5142639A (en) | 1990-05-18 | 1991-05-17 | Semiconductor memory device having a stacked capacitor cell structure |
| KR1019910008100A KR950006473B1 (ko) | 1990-05-18 | 1991-05-18 | 반도체 기억장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130051A JP2504606B2 (ja) | 1990-05-18 | 1990-05-18 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0425169A JPH0425169A (ja) | 1992-01-28 |
| JP2504606B2 true JP2504606B2 (ja) | 1996-06-05 |
Family
ID=15024887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130051A Expired - Lifetime JP2504606B2 (ja) | 1990-05-18 | 1990-05-18 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5142639A (ja) |
| JP (1) | JP2504606B2 (ja) |
| KR (1) | KR950006473B1 (ja) |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5240871A (en) * | 1991-09-06 | 1993-08-31 | Micron Technology, Inc. | Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor |
| KR960003498B1 (ko) * | 1992-06-18 | 1996-03-14 | 금성일렉트론주식회사 | 반도체장치의 캐패시터 제조방법 |
| US5364814A (en) * | 1992-07-09 | 1994-11-15 | Micron Technology, Inc. | Germanium implanted stacked capacitor cell |
| US5330928A (en) * | 1992-09-28 | 1994-07-19 | Industrial Technology Research Institute | Method for fabricating stacked capacitors with increased capacitance in a DRAM cell |
| KR940022841A (ko) * | 1993-03-22 | 1994-10-21 | 김광호 | 반도체장치의 커패시터 및 그 제조방법 |
| US5449635A (en) * | 1993-12-28 | 1995-09-12 | Goldstar Electron Co., Ltd. | Method of fabricating a semiconductor memory |
| KR100317309B1 (ko) * | 1994-04-19 | 2002-02-19 | 김영환 | 반도체 메모리장치 제조방법 |
| US5436186A (en) * | 1994-04-22 | 1995-07-25 | United Microelectronics Corporation | Process for fabricating a stacked capacitor |
| US5460999A (en) * | 1994-06-06 | 1995-10-24 | United Microelectronics Corporation | Method for making fin-shaped stack capacitors on DRAM chips |
| US5583359A (en) * | 1995-03-03 | 1996-12-10 | Northern Telecom Limited | Capacitor structure for an integrated circuit |
| JP2785766B2 (ja) * | 1995-09-29 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2809185B2 (ja) * | 1996-03-29 | 1998-10-08 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5825609A (en) * | 1996-04-23 | 1998-10-20 | International Business Machines Corporation | Compound electrode stack capacitor |
| JPH1084095A (ja) * | 1996-05-31 | 1998-03-31 | Texas Instr Inc <Ti> | 高密度メモリ応用の波形頂部コンデンサ構造 |
| JPH1022457A (ja) * | 1996-07-03 | 1998-01-23 | Mitsubishi Electric Corp | 容量装置及び半導体装置並びにそれらの製造方法 |
| TW312831B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(3) |
| US5744833A (en) * | 1996-08-16 | 1998-04-28 | United Microelectronics Corporation | Semiconductor memory device having tree-type capacitor |
| TW351846B (en) * | 1996-08-16 | 1999-02-01 | United Microelectronics Corp | Method for fabricating memory cell for DRAM |
| US5759890A (en) * | 1996-08-16 | 1998-06-02 | United Microelectronics Corporation | Method for fabricating a tree-type capacitor structure for a semiconductor memory device |
| TW308729B (en) * | 1996-08-16 | 1997-06-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (3) |
| TW312828B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(5) |
| TW304288B (en) * | 1996-08-16 | 1997-05-01 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor |
| TW302524B (en) * | 1996-08-16 | 1997-04-11 | United Microelectronics Corp | Memory cell structure of dynamic random access memory and manufacturing method thereof |
| US5739060A (en) * | 1996-08-16 | 1998-04-14 | United Microelecrtronics Corporation | Method of fabricating a capacitor structure for a semiconductor memory device |
| US5811848A (en) * | 1996-08-16 | 1998-09-22 | United Microelectronics Corporation | Capacitor structure for a semiconductor memory device |
| TW312829B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Semiconductor memory device with capacitor(6) |
| US5796138A (en) * | 1996-08-16 | 1998-08-18 | United Microelectronics Corporation | Semiconductor memory device having a tree type capacitor |
| GB2321771A (en) * | 1996-08-16 | 1998-08-05 | United Microelectronics Corp | Stacked capacitor |
| TW297948B (en) * | 1996-08-16 | 1997-02-11 | United Microelectronics Corp | Memory cell structure of DRAM |
| TW306064B (en) * | 1996-08-16 | 1997-05-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (part 6) |
| TW308727B (en) * | 1996-08-16 | 1997-06-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (4) |
| TW304290B (en) * | 1996-08-16 | 1997-05-01 | United Microelectronics Corp | The manufacturing method for semiconductor memory device with capacitor |
| TW366592B (en) * | 1996-08-16 | 1999-08-11 | United Microelectronics Corp | DRAM memory and the manufacturing method for the memory cells |
| TW427012B (en) * | 1996-08-16 | 2001-03-21 | United Microelectronics Corp | The manufacturing method of double-combined capacitor DRAM cells |
| TW306036B (en) * | 1996-08-16 | 1997-05-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (part 2) |
| SG86315A1 (en) * | 1996-08-21 | 2002-02-19 | Texas Instruments Inc | Stack cell memory device and method of forming the same |
| DE19643904C1 (de) * | 1996-10-30 | 1998-05-14 | Mosel Vitelic Inc | Kondensatoranordnung in einer dynamischen Speichereinrichtung und Herstellverfahren |
| DE19643905C1 (de) * | 1996-10-30 | 1998-04-09 | Mosel Vitelic Inc | Kondensatoranordnung in einer dynamischen Speichereinrichtung und Herstellungsverfahren |
| US6249019B1 (en) * | 1997-06-27 | 2001-06-19 | Micron Technology, Inc. | Container capacitor with increased surface area and method for making same |
| US6074913A (en) * | 1998-07-01 | 2000-06-13 | Worldwide Semiconductor Manufacturing Corporation | Method for forming a DRAM capacitor |
| US6344392B1 (en) * | 1998-11-16 | 2002-02-05 | Vanguard International Semiconductor Corporation | Methods of manufacture of crown or stack capacitor with a monolithic fin structure made with a different oxide etching rate in hydrogen fluoride vapor |
| KR100323832B1 (ko) * | 1999-08-25 | 2002-02-07 | 윤종용 | 고용량을 갖는 캐패시터의 제조방법 및 이를 이용한 반도체 소자의 제조방법 |
| JP2001291844A (ja) * | 2000-04-06 | 2001-10-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6737698B1 (en) | 2002-03-11 | 2004-05-18 | Silicon Laboratories, Inc. | Shielded capacitor structure |
| US20030179521A1 (en) * | 2002-03-20 | 2003-09-25 | Lionel Girardie | Electronic microcomponent incorporating a capacitive structure and fabrication process |
| US6737699B2 (en) * | 2002-06-27 | 2004-05-18 | Intel Corporation | Enhanced on-chip decoupling capacitors and method of making same |
| TW200933822A (en) * | 2008-01-25 | 2009-08-01 | Ind Tech Res Inst | Method for forming capacitor in dynamic random access memory |
| US7956438B2 (en) * | 2008-11-21 | 2011-06-07 | Xilinx, Inc. | Integrated capacitor with interlinked lateral fins |
| US8207592B2 (en) * | 2008-11-21 | 2012-06-26 | Xilinx, Inc. | Integrated capacitor with array of crosses |
| US8362589B2 (en) * | 2008-11-21 | 2013-01-29 | Xilinx, Inc. | Integrated capacitor with cabled plates |
| US7994609B2 (en) * | 2008-11-21 | 2011-08-09 | Xilinx, Inc. | Shielding for integrated capacitors |
| US7994610B1 (en) | 2008-11-21 | 2011-08-09 | Xilinx, Inc. | Integrated capacitor with tartan cross section |
| US7944732B2 (en) * | 2008-11-21 | 2011-05-17 | Xilinx, Inc. | Integrated capacitor with alternating layered segments |
| US8860107B2 (en) * | 2010-06-03 | 2014-10-14 | International Business Machines Corporation | FinFET-compatible metal-insulator-metal capacitor |
| JP2011082543A (ja) * | 2010-11-22 | 2011-04-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| US8653844B2 (en) | 2011-03-07 | 2014-02-18 | Xilinx, Inc. | Calibrating device performance within an integrated circuit |
| US8941974B2 (en) | 2011-09-09 | 2015-01-27 | Xilinx, Inc. | Interdigitated capacitor having digits of varying width |
| US9270247B2 (en) | 2013-11-27 | 2016-02-23 | Xilinx, Inc. | High quality factor inductive and capacitive circuit structure |
| US9524964B2 (en) | 2014-08-14 | 2016-12-20 | Xilinx, Inc. | Capacitor structure in an integrated circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750347B1 (en) * | 1987-06-17 | 2002-05-08 | Fujitsu Limited | Dynamic random access memory device and method of producing the same |
| KR910009805B1 (ko) * | 1987-11-25 | 1991-11-30 | 후지쓰 가부시끼가이샤 | 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 |
| JP2737984B2 (ja) * | 1988-02-17 | 1998-04-08 | 富士通株式会社 | 半導体装置 |
| JPH0276258A (ja) * | 1988-09-13 | 1990-03-15 | Fujitsu Ltd | 半導体記憶装置 |
| JP3020257B2 (ja) * | 1989-09-13 | 2000-03-15 | 沖電気工業株式会社 | 半導体記憶装置の製造方法 |
| JP2523981B2 (ja) * | 1989-11-01 | 1996-08-14 | 松下電器産業株式会社 | 半導体装置の製造方法 |
-
1990
- 1990-05-18 JP JP2130051A patent/JP2504606B2/ja not_active Expired - Lifetime
-
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