JPH08236721A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08236721A JPH08236721A JP7064904A JP6490495A JPH08236721A JP H08236721 A JPH08236721 A JP H08236721A JP 7064904 A JP7064904 A JP 7064904A JP 6490495 A JP6490495 A JP 6490495A JP H08236721 A JPH08236721 A JP H08236721A
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- JP
- Japan
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- peripheral circuit
- capacitor
- layer
- wiring
- conductive layer
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Abstract
(57)【要約】
【構成】 キャパシタを有するメモリセルアレイ部ＭＡ
と周辺回路部ＰＣとからなり、前記キャパシタの上部電
極54と周辺回路部ＰＣの配線層55とが、共通のフォト工
程及びエッチング工程で形成された導電層を少なくとも
一部分に有しているダイナミックＲＡＭ等の半導体装
置。 【効果】 メモリセルのプレート電極と周辺回路の配線
層とを少ない工程数で、コンタクト良好に形成可能であ
り、チップサイズを小さくし、動作特性に優れたダイナ
ミックＲＡＭ等の半導体装置と、その製造方法を提供す
ることができる。
と周辺回路部ＰＣとからなり、前記キャパシタの上部電
極54と周辺回路部ＰＣの配線層55とが、共通のフォト工
程及びエッチング工程で形成された導電層を少なくとも
一部分に有しているダイナミックＲＡＭ等の半導体装
置。 【効果】 メモリセルのプレート電極と周辺回路の配線
層とを少ない工程数で、コンタクト良好に形成可能であ
り、チップサイズを小さくし、動作特性に優れたダイナ
ミックＲＡＭ等の半導体装置と、その製造方法を提供す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置（例えば、
メモリセルアレイ部と周辺回路部とからなるダイナミッ
クＲＡＭ：Random access memory）及びその製造方法に
関するものである。
メモリセルアレイ部と周辺回路部とからなるダイナミッ
クＲＡＭ：Random access memory）及びその製造方法に
関するものである。
【０００２】
【従来の技術】従来、ダイナミックＲＡＭとして、例え
ば容量を増大させるためにスタックセルキャパシタを有
するダイナミックＲＡＭは、図31に示す如き構造のメモ
リセルを有している。
ば容量を増大させるためにスタックセルキャパシタを有
するダイナミックＲＡＭは、図31に示す如き構造のメモ
リセルを有している。
【０００３】このメモリセル構造によれば、Ｐ- 型シリ
コン基板１上のフィールドＳｉＯ2膜２によって形成さ
れた素子領域にゲート酸化膜５が形成され、この上に、
サイドウォール60を設けたポリシリコンワードラインＷ
Ｌ及びＳｉＯ2 絶縁層６が形成され、このワードライン
ＷＬをマスクにしたセルフアライン方式でＮ+ 型半導体
領域３（ソース領域）及び４（ドレイン領域）が形成さ
れている。
コン基板１上のフィールドＳｉＯ2膜２によって形成さ
れた素子領域にゲート酸化膜５が形成され、この上に、
サイドウォール60を設けたポリシリコンワードラインＷ
Ｌ及びＳｉＯ2 絶縁層６が形成され、このワードライン
ＷＬをマスクにしたセルフアライン方式でＮ+ 型半導体
領域３（ソース領域）及び４（ドレイン領域）が形成さ
れている。
【０００４】そして、絶縁層６にＮ+ 型ドレイン領域４
に達するコンタクトホール49が開けられ、ビットライン
ＢＬが被着形成される。ソース領域３上の絶縁層６の一
部分にコンタクトホール10が形成され、このコンタクト
ホール10を含みかつソース領域３に接続されるようにポ
リシリコンのキャパシタ電極11（ストレージノード）が
形成され、このポリシリコン層11の表面に誘電体膜、例
えばＳｉ3 Ｎ4 膜15が堆積され、このＳｉ3 Ｎ4 膜上に
ポリシリコン層16からなる上部キャパシタ電極（プレー
ト電極ＰＬＡＴＥ）が形成され、ＣＯＢ（Ｃell Ｏver
Ｂitline）構造のダイナミックＲＡＭのメモリセルＭ−
ＣＥＬ’が構成される。
に達するコンタクトホール49が開けられ、ビットライン
ＢＬが被着形成される。ソース領域３上の絶縁層６の一
部分にコンタクトホール10が形成され、このコンタクト
ホール10を含みかつソース領域３に接続されるようにポ
リシリコンのキャパシタ電極11（ストレージノード）が
形成され、このポリシリコン層11の表面に誘電体膜、例
えばＳｉ3 Ｎ4 膜15が堆積され、このＳｉ3 Ｎ4 膜上に
ポリシリコン層16からなる上部キャパシタ電極（プレー
ト電極ＰＬＡＴＥ）が形成され、ＣＯＢ（Ｃell Ｏver
Ｂitline）構造のダイナミックＲＡＭのメモリセルＭ−
ＣＥＬ’が構成される。
【０００５】なお、ビットラインＢＬ上にはＳｉＯ2 層
61、その側面にはサイドウォール62が形成されている。
また、上部電極16上にはＣＶＤ法によって層間絶縁膜、
例えばボロン及びリンをドープしたシリケートガラス層
（ＢＰＳＧ層）７が積層されている。
61、その側面にはサイドウォール62が形成されている。
また、上部電極16上にはＣＶＤ法によって層間絶縁膜、
例えばボロン及びリンをドープしたシリケートガラス層
（ＢＰＳＧ層）７が積層されている。
【０００６】こうしたダイナミックＲＡＭは、一般に
は、多数のメモリセルＭ−ＣＥＬ’を有するメモリセル
アレイ部ＭＡ’と周辺回路部ＰＣ’からなっている。周
辺回路部ＰＣ’においては、トランジスタ等の素子領域
における配線Ｍ１が絶縁膜７及び６に形成したコンタク
トホールＣＴを介して被着形成されている（８はＮ+ 型
拡散領域、50はトランジスタのゲート電極、51はサイド
ウォールを示す）。
は、多数のメモリセルＭ−ＣＥＬ’を有するメモリセル
アレイ部ＭＡ’と周辺回路部ＰＣ’からなっている。周
辺回路部ＰＣ’においては、トランジスタ等の素子領域
における配線Ｍ１が絶縁膜７及び６に形成したコンタク
トホールＣＴを介して被着形成されている（８はＮ+ 型
拡散領域、50はトランジスタのゲート電極、51はサイド
ウォールを示す）。
【０００７】このようなダイナミックＲＡＭにおいて
は、メモリセルのプレート層16と周辺回路ＰＣ’の配線
層Ｍ１とは独立に作成されていた。この代表的な作成方
法は以下のような工程からなっている。 １．ストレージノード（以下、ＳＮと称することがあ
る。）作成工程 ２．セル容量用絶縁膜（以下、ＧＮＩＴと称することが
ある。）作成工程 ３．メモリセルプレート層（以下、ＰＬＡＴＥと称する
ことがある。）材料のデポジション工程 ４．ＰＬＡＴＥフォト工程 ５．ＰＬＡＴＥエッチング工程 ６．ＰＬＡＴＥと周辺回路の配線層（Ｍ１）とを分離す
るための層間絶縁膜の形成 ７．Ｍ１を基板と接続するためのコンタクト（以下、Ｃ
Ｔと称することがある。）フォト工程 ８．ＣＴエッチング工程 ９．Ｍ１材料のデポジション工程 10．Ｍ１フォト工程 11．Ｍ１エッチング工程
は、メモリセルのプレート層16と周辺回路ＰＣ’の配線
層Ｍ１とは独立に作成されていた。この代表的な作成方
法は以下のような工程からなっている。 １．ストレージノード（以下、ＳＮと称することがあ
る。）作成工程 ２．セル容量用絶縁膜（以下、ＧＮＩＴと称することが
ある。）作成工程 ３．メモリセルプレート層（以下、ＰＬＡＴＥと称する
ことがある。）材料のデポジション工程 ４．ＰＬＡＴＥフォト工程 ５．ＰＬＡＴＥエッチング工程 ６．ＰＬＡＴＥと周辺回路の配線層（Ｍ１）とを分離す
るための層間絶縁膜の形成 ７．Ｍ１を基板と接続するためのコンタクト（以下、Ｃ
Ｔと称することがある。）フォト工程 ８．ＣＴエッチング工程 ９．Ｍ１材料のデポジション工程 10．Ｍ１フォト工程 11．Ｍ１エッチング工程
【０００８】この作成方法を図20〜図30及び図31につい
て具体的に説明する。
て具体的に説明する。
【０００９】まず、図20に示すように、公知のプロセス
に基づいて、Ｐ- 型シリコン基板１の一主面に公知のＬ
ＯＣＯＳ法によってフィールドＳｉＯ2 膜２を選択的に
形成した後、ゲート酸化膜５を熱酸化法で形成し、一層
目のポリシリコンをＣＶＤ法で堆積させ、これをフォト
エッチング法でパターニングしてポリシリコンワードラ
インＷＬを形成し、更にワードラインＷＬをマスクにし
てＮ型不純物（例えば砒素又はリン）をイオン注入法で
シリコン基板１に打ち込み、セルフアライン方式でＮ+
型半導体領域３及び４をそれぞれ形成し、これによっ
て、トランスファゲートＴＲを構成する。
に基づいて、Ｐ- 型シリコン基板１の一主面に公知のＬ
ＯＣＯＳ法によってフィールドＳｉＯ2 膜２を選択的に
形成した後、ゲート酸化膜５を熱酸化法で形成し、一層
目のポリシリコンをＣＶＤ法で堆積させ、これをフォト
エッチング法でパターニングしてポリシリコンワードラ
インＷＬを形成し、更にワードラインＷＬをマスクにし
てＮ型不純物（例えば砒素又はリン）をイオン注入法で
シリコン基板１に打ち込み、セルフアライン方式でＮ+
型半導体領域３及び４をそれぞれ形成し、これによっ
て、トランスファゲートＴＲを構成する。
【００１０】なお、公知のサイドウォール技術によっ
て、全面にＣＶＤ法で堆積させた絶縁層（例えばＳｉＯ
2 層）をエッチバックし、ワードラインＷＬの側面にＳ
ｉＯ2サイドウォール60を選択的に形成する。このサイ
ドウォール形成後に、ワードラインＷＬ及びサイドウォ
ール60をマスクにしてＮ型不純物（例えば砒素又はリ
ン）をイオン注入法で予め低濃度に形成したＮ型半導体
領域に重ねて比較的深く打ち込み、セルフアライン方式
でＮ+ 型ドレイン領域４及びＮ+ 型ソース領域３（スト
レージノード）を形成し、これによって、トランスファ
ゲートＴＲを構成してもよい。
て、全面にＣＶＤ法で堆積させた絶縁層（例えばＳｉＯ
2 層）をエッチバックし、ワードラインＷＬの側面にＳ
ｉＯ2サイドウォール60を選択的に形成する。このサイ
ドウォール形成後に、ワードラインＷＬ及びサイドウォ
ール60をマスクにしてＮ型不純物（例えば砒素又はリ
ン）をイオン注入法で予め低濃度に形成したＮ型半導体
領域に重ねて比較的深く打ち込み、セルフアライン方式
でＮ+ 型ドレイン領域４及びＮ+ 型ソース領域３（スト
レージノード）を形成し、これによって、トランスファ
ゲートＴＲを構成してもよい。
【００１１】次いで、上記したように、ワードラインＷ
Ｌを形成した後、ＳｉＯ2 層等を積層して層間絶縁膜６
を形成する。
Ｌを形成した後、ＳｉＯ2 層等を積層して層間絶縁膜６
を形成する。
【００１２】そして、図20に示すように、この層間絶縁
膜６にビットラインＢＬ用のコンタクトホール49を形成
し、ビットライン材料及びＳｉＯ2 を順次全面に被着し
てパターニングし、ビットラインＢＬ及び絶縁層61を形
成する。そして、側面にサイドウォール62を形成する。
更に、絶縁膜６にストレージノードＳＮ用のコンタクト
ホール10を形成し、しかる後にＣＶＤ（化学的気相成長
法）によって全面に付着したストレージノード材料（ポ
リシリコン）をフォトリソグラフィによってパターニン
グし、ストレージノードＳＮ（11）を形成する。
膜６にビットラインＢＬ用のコンタクトホール49を形成
し、ビットライン材料及びＳｉＯ2 を順次全面に被着し
てパターニングし、ビットラインＢＬ及び絶縁層61を形
成する。そして、側面にサイドウォール62を形成する。
更に、絶縁膜６にストレージノードＳＮ用のコンタクト
ホール10を形成し、しかる後にＣＶＤ（化学的気相成長
法）によって全面に付着したストレージノード材料（ポ
リシリコン）をフォトリソグラフィによってパターニン
グし、ストレージノードＳＮ（11）を形成する。
【００１３】次いで、図21に示すように、ナイトライド
等の高誘電率材料を成長させ、セル容量用の絶縁膜ＧＮ
ＩＴ（15）をストレージノードＳＮの表面上に形成す
る。
等の高誘電率材料を成長させ、セル容量用の絶縁膜ＧＮ
ＩＴ（15）をストレージノードＳＮの表面上に形成す
る。
【００１４】次いで、図22に示すように、全面にポリシ
リコンからなるセルプレート層材料ＰＬＡＴＥをＣＶＤ
によって成長させ、この上に図23に示すように、フォト
レジストからなるマスク20を所定パターンに形成する。
リコンからなるセルプレート層材料ＰＬＡＴＥをＣＶＤ
によって成長させ、この上に図23に示すように、フォト
レジストからなるマスク20を所定パターンに形成する。
【００１５】次いで、図24に示すように、マスク20を用
いてＰＬＡＴＥ材料をエッチングし、上記の絶縁膜ＧＮ
ＩＴ（15）の全面を覆うプレート電極ＰＬＡＴＥ（16）
を形成する。
いてＰＬＡＴＥ材料をエッチングし、上記の絶縁膜ＧＮ
ＩＴ（15）の全面を覆うプレート電極ＰＬＡＴＥ（16）
を形成する。
【００１６】次いで、図25に示すように、プレート電極
ＰＬＡＴＥ（16）と周辺回路の配線層を分離するために
ＳｉＯ2 等の層間絶縁膜７をＣＶＤによって形成する。
ＰＬＡＴＥ（16）と周辺回路の配線層を分離するために
ＳｉＯ2 等の層間絶縁膜７をＣＶＤによって形成する。
【００１７】次いで、図26に示すように、層間絶縁膜７
上に、配線用コンタクトのための開口21ａを有するフォ
トレジストからなるマスク21を形成する。
上に、配線用コンタクトのための開口21ａを有するフォ
トレジストからなるマスク21を形成する。
【００１８】次いで、このマスク21を用いて層間絶縁膜
７及び絶縁膜６をエッチングし、図27に示すように、層
間絶縁膜７及び絶縁膜６にコンタクトホールＣＴを基板
１に達するように形成する。
７及び絶縁膜６をエッチングし、図27に示すように、層
間絶縁膜７及び絶縁膜６にコンタクトホールＣＴを基板
１に達するように形成する。
【００１９】次いで、図28に示すように、全面に配線材
料であるアルミニウム等の導電性材料22をスパッタリン
グ等によって堆積させる。
料であるアルミニウム等の導電性材料22をスパッタリン
グ等によって堆積させる。
【００２０】次いで、図29に示すように、コンタクトホ
ールＣＴ上及びその周囲を覆うマスク23を形成し、これ
を用いて導電性材料22をエッチングし、図30に示すよう
な配線層Ｍ１を周辺回路に形成する。
ールＣＴ上及びその周囲を覆うマスク23を形成し、これ
を用いて導電性材料22をエッチングし、図30に示すよう
な配線層Ｍ１を周辺回路に形成する。
【００２１】こうして、メモリセルアレイ部ＭＡ’と周
辺回路部ＰＣ’とからなる図31に示した如きデバイスを
完成する。
辺回路部ＰＣ’とからなる図31に示した如きデバイスを
完成する。
【００２２】しかしながら、図20〜図31に示したデバイ
スの製造プロセスにおいて、特にそのキャパシタプレー
ト電極ＰＬＡＴＥ（16）及び周辺回路の配線層Ｍ１の作
成方法に関し、次のような問題点がある。
スの製造プロセスにおいて、特にそのキャパシタプレー
ト電極ＰＬＡＴＥ（16）及び周辺回路の配線層Ｍ１の作
成方法に関し、次のような問題点がある。
【００２３】（１）ＰＬＡＴＥ及びＭ１を作成するため
には、その各々に対し、材料デポジション工程（図22、
図28）、フォト工程（図23、図29）、エッチング工程
（図24、図30）が必要であるため、工程数が多い。
には、その各々に対し、材料デポジション工程（図22、
図28）、フォト工程（図23、図29）、エッチング工程
（図24、図30）が必要であるため、工程数が多い。
【００２４】（２）ＰＬＡＴＥ及びＭ１間に、それらを
分離するための層間絶縁膜７があるため、その厚さ分に
対応してＭ１のＣＴの深さが増し、コンタクト不良が発
生し易くなる。
分離するための層間絶縁膜７があるため、その厚さ分に
対応してＭ１のＣＴの深さが増し、コンタクト不良が発
生し易くなる。
【００２５】（３）直流電極であるＰＬＡＴＥの抵抗が
高い場合、他電極への容量結合により、ＰＬＡＴＥ電位
が交流的に変動するノイズが発生し、動作不良を起こす
場合がある。これを回避するため、抵抗の低い層（例え
ば金属配線層）に、ＰＬＡＴＥの多数の箇所でコンタク
トをとる必要があり、チップを縮小化する際の障害とな
っている。
高い場合、他電極への容量結合により、ＰＬＡＴＥ電位
が交流的に変動するノイズが発生し、動作不良を起こす
場合がある。これを回避するため、抵抗の低い層（例え
ば金属配線層）に、ＰＬＡＴＥの多数の箇所でコンタク
トをとる必要があり、チップを縮小化する際の障害とな
っている。
【００２６】
【発明が解決しようとする課題】本発明の目的は、上述
した如きメモリセルのプレート電極と周辺回路の配線層
とを少ない工程数で、コンタクト良好に形成可能であ
り、チップサイズを小さくし、動作特性に優れたダイナ
ミックＲＡＭ等の半導体装置と、その製造方法を提供す
ることにある。
した如きメモリセルのプレート電極と周辺回路の配線層
とを少ない工程数で、コンタクト良好に形成可能であ
り、チップサイズを小さくし、動作特性に優れたダイナ
ミックＲＡＭ等の半導体装置と、その製造方法を提供す
ることにある。
【００２７】
【課題を解決するための手段】即ち、本発明は、キャパ
シタを有するメモリセルアレイ部と周辺回路部とを有
し、前記キャパシタの上部電極と前記周辺回路部の配線
層とが、共通の工程により形成された導電層を少なくと
も一部分に有している半導体装置に係るものである。
シタを有するメモリセルアレイ部と周辺回路部とを有
し、前記キャパシタの上部電極と前記周辺回路部の配線
層とが、共通の工程により形成された導電層を少なくと
も一部分に有している半導体装置に係るものである。
【００２８】本発明の半導体装置においては、キャパシ
タの上部電極と周辺回路部の配線層とが共に、共通の工
程で形成された下層導電層と共通の工程で形成された上
層導電層との積層構造からなっていてよい。具体的に
は、下層導電層はキャパシタの本来のプレート電極材料
からなり、上層導電層は周辺回路部の本来の配線材料か
らなっている。
タの上部電極と周辺回路部の配線層とが共に、共通の工
程で形成された下層導電層と共通の工程で形成された上
層導電層との積層構造からなっていてよい。具体的に
は、下層導電層はキャパシタの本来のプレート電極材料
からなり、上層導電層は周辺回路部の本来の配線材料か
らなっている。
【００２９】或いは、キャパシタの上部電極と周辺回路
部の配線層とが共に、共通の工程で形成された単一の導
電層からなっていてよい。具体的には、単一の導電層は
周辺回路部の本来の配線材料からなっている。
部の配線層とが共に、共通の工程で形成された単一の導
電層からなっていてよい。具体的には、単一の導電層は
周辺回路部の本来の配線材料からなっている。
【００３０】本発明はまた、上記の本発明の半導体装置
を製造する方法として、メモリセルアレイ部にキャパシ
タの下部電極及びこの下部電極表面の誘電体膜を形成す
る工程と；周辺回路部の所定箇所にコンタクトホールを
形成する工程と；このコンタクトホールを含めて前記周
辺回路部及びメモリセルアレイ部に導電層を被着する工
程と；前記導電層をパターニングして前記キャパシタの
上部電極の少なくとも一部分と前記周辺回路部の配線層
の少なくとも一部分とをそれぞれ形成する工程と；を有
する、半導体装置の製造方法も提供するものである。
を製造する方法として、メモリセルアレイ部にキャパシ
タの下部電極及びこの下部電極表面の誘電体膜を形成す
る工程と；周辺回路部の所定箇所にコンタクトホールを
形成する工程と；このコンタクトホールを含めて前記周
辺回路部及びメモリセルアレイ部に導電層を被着する工
程と；前記導電層をパターニングして前記キャパシタの
上部電極の少なくとも一部分と前記周辺回路部の配線層
の少なくとも一部分とをそれぞれ形成する工程と；を有
する、半導体装置の製造方法も提供するものである。
【００３１】この製造方法においては、キャパシタの誘
電体膜を形成した後に全面にプレート電極材料を被着
し、周辺回路部の所定箇所において前記プレート電極材
料及びこの下部絶縁層を選択的に除去してコンタクトホ
ールを形成し、このコンタクトホールを含む全面に前記
周辺回路部の配線材料を被着し、更に、前記配線材料及
び前記プレート電極材料をパターニングしてこれら両材
料の積層体からなる前記キャパシタの上部電極及び前記
周辺回路部の配線層を形成することができる。
電体膜を形成した後に全面にプレート電極材料を被着
し、周辺回路部の所定箇所において前記プレート電極材
料及びこの下部絶縁層を選択的に除去してコンタクトホ
ールを形成し、このコンタクトホールを含む全面に前記
周辺回路部の配線材料を被着し、更に、前記配線材料及
び前記プレート電極材料をパターニングしてこれら両材
料の積層体からなる前記キャパシタの上部電極及び前記
周辺回路部の配線層を形成することができる。
【００３２】或いは、キャパシタの誘電体膜を形成した
後に周辺回路部の所定箇所において絶縁層を選択的に除
去してコンタクトホールを形成し、このコンタクトホー
ルを含む全面に前記周辺回路部の配線材料を被着し、更
に、前記配線材料をパターニングしてこの配線材料から
なる前記キャパシタの上部電極及び前記周辺回路部の配
線層を形成することができる。
後に周辺回路部の所定箇所において絶縁層を選択的に除
去してコンタクトホールを形成し、このコンタクトホー
ルを含む全面に前記周辺回路部の配線材料を被着し、更
に、前記配線材料をパターニングしてこの配線材料から
なる前記キャパシタの上部電極及び前記周辺回路部の配
線層を形成することができる。
【００３３】
【実施例】以下、本発明の実施例を説明する。
【００３４】図１〜図10は、本発明をダイナミックＲＡ
Ｍに適用した第１の実施例を示すものである。
Ｍに適用した第１の実施例を示すものである。
【００３５】本発明によるダイナミックＲＡＭをその作
製プロセスと共に説明すると、まず図１、図２、図３に
示すように、既述したと同様に、シリコン基板１に各拡
散領域３、４、８、ワードラインＷＬ等を形成し、絶縁
層６に設けたコンタクトホール49にビットラインＢＬを
形成し、絶縁層６に設けたコンタクトホール10にストレ
ージノードＳＮ（11）を形成し、更に、誘電体膜として
の絶縁膜ＧＮＩＴ（15）、プレート電極材料ＰＬＡＴＥ
をそれぞれ被着する。
製プロセスと共に説明すると、まず図１、図２、図３に
示すように、既述したと同様に、シリコン基板１に各拡
散領域３、４、８、ワードラインＷＬ等を形成し、絶縁
層６に設けたコンタクトホール49にビットラインＢＬを
形成し、絶縁層６に設けたコンタクトホール10にストレ
ージノードＳＮ（11）を形成し、更に、誘電体膜として
の絶縁膜ＧＮＩＴ（15）、プレート電極材料ＰＬＡＴＥ
をそれぞれ被着する。
【００３６】次いで、図４に示すように、プレート電極
材料ＰＬＡＴＥ上に、周辺回路部の配線用コンタクトの
ための開口51ａを有するフォトレジストからなるマスク
51を形成する。
材料ＰＬＡＴＥ上に、周辺回路部の配線用コンタクトの
ための開口51ａを有するフォトレジストからなるマスク
51を形成する。
【００３７】次いで、このマスク51を用いてエッチング
し、図５に示すように、プレート電極材料ＰＬＡＴＥ及
び絶縁膜６にコンタクトホールＣＴを基板１に達するよ
うに形成する。
し、図５に示すように、プレート電極材料ＰＬＡＴＥ及
び絶縁膜６にコンタクトホールＣＴを基板１に達するよ
うに形成する。
【００３８】次いで、図６に示すように、コンタクトホ
ールＣＴを含む全面に周辺回路部の配線材料であるアル
ミニウム等の導電性材料52（Ｍ１）をスパッタリング等
によって堆積させる。
ールＣＴを含む全面に周辺回路部の配線材料であるアル
ミニウム等の導電性材料52（Ｍ１）をスパッタリング等
によって堆積させる。
【００３９】次いで、図７に示すように、キャパシタの
ストレージノードＳＮ及びその周囲と、コンタクトホー
ルＣＴ上及びその周囲とをそれぞれ選択的に覆うマスク
53を形成し、これを用いて導電性材料52及びプレート電
極材料ＰＬＡＴＥをエッチングし、図８に示すような上
部電極54をメモリセルアレイ部に、配線層55を周辺回路
部にそれぞれ形成する。
ストレージノードＳＮ及びその周囲と、コンタクトホー
ルＣＴ上及びその周囲とをそれぞれ選択的に覆うマスク
53を形成し、これを用いて導電性材料52及びプレート電
極材料ＰＬＡＴＥをエッチングし、図８に示すような上
部電極54をメモリセルアレイ部に、配線層55を周辺回路
部にそれぞれ形成する。
【００４０】こうして作製されたデバイスによれば、図
９に示すように、メモリセルＭ−ＣＥＬからなるメモリ
セルアレイ部ＭＡに形成されたキャパシタの上部電極54
は、下層にプレート電極材料層ＰＬＡＴＥ、上層に配線
材料層Ｍ１を有する積層構造Ｍ１／ＰＬＡＴＥからなっ
ている。また、周辺回路部ＰＣの配線層55も、下層にプ
レート電極材料層ＰＬＡＴＥ、上層に配線材料層Ｍ１を
有する積層構造Ｍ１／ＰＬＡＴＥからなっている。
９に示すように、メモリセルＭ−ＣＥＬからなるメモリ
セルアレイ部ＭＡに形成されたキャパシタの上部電極54
は、下層にプレート電極材料層ＰＬＡＴＥ、上層に配線
材料層Ｍ１を有する積層構造Ｍ１／ＰＬＡＴＥからなっ
ている。また、周辺回路部ＰＣの配線層55も、下層にプ
レート電極材料層ＰＬＡＴＥ、上層に配線材料層Ｍ１を
有する積層構造Ｍ１／ＰＬＡＴＥからなっている。
【００４１】図10は、メモリセルアレイ部ＭＡと、これ
に隣接した周辺回路部ＰＣとの概略の平面図である。こ
こでは、周辺回路部ＰＣにおいて、各種の回路、例えば
センスアンプ等を構成する各トランジスタＴＲ（50はゲ
ート電極、56及び57はＮ+ 型拡散領域である。）とその
配線層55を示している。
に隣接した周辺回路部ＰＣとの概略の平面図である。こ
こでは、周辺回路部ＰＣにおいて、各種の回路、例えば
センスアンプ等を構成する各トランジスタＴＲ（50はゲ
ート電極、56及び57はＮ+ 型拡散領域である。）とその
配線層55を示している。
【００４２】以上に説明したように、本実施例によるダ
イナミックＲＡＭとその製造プロセスは、主として次の
３点を特徴としている。
イナミックＲＡＭとその製造プロセスは、主として次の
３点を特徴としている。
【００４３】１．メモリセルＭ−ＣＥＬのＰＬＡＴＥ電
極層54と、周辺回路部ＰＣの配線層55とが同一層に形成
される。 ２．ＰＬＡＴＥ材料をデポジションした後に直ちにＣＴ
を開口し、その後、直ちにＭ１材料をデポジションす
る。 ３．ＰＬＡＴＥとＭ１のパターニングにおいて、ＰＬＡ
ＴＥのパターンとＭ１のパターンとを共通のマスクによ
り形成する。
極層54と、周辺回路部ＰＣの配線層55とが同一層に形成
される。 ２．ＰＬＡＴＥ材料をデポジションした後に直ちにＣＴ
を開口し、その後、直ちにＭ１材料をデポジションす
る。 ３．ＰＬＡＴＥとＭ１のパターニングにおいて、ＰＬＡ
ＴＥのパターンとＭ１のパターンとを共通のマスクによ
り形成する。
【００４４】従って、次に示す如き顕著な効果を得るこ
とができる。 （１）ＰＬＡＴＥ、Ｍ１を作成するためのフォト工程
（図７）、エッチング工程（図８）は共通化されている
ため、工程数が少ない。
とができる。 （１）ＰＬＡＴＥ、Ｍ１を作成するためのフォト工程
（図７）、エッチング工程（図８）は共通化されている
ため、工程数が少ない。
【００４５】（２）ＰＬＡＴＥとＭ１間に、それらを分
離するための層間絶縁膜を形成する必要がない（層間絶
縁膜が不要となる）ため、その厚さ分だけＭ１のＣＴの
深さが従来法に比べて浅くなり、このため、コンタクト
不良が発生しにくい。
離するための層間絶縁膜を形成する必要がない（層間絶
縁膜が不要となる）ため、その厚さ分だけＭ１のＣＴの
深さが従来法に比べて浅くなり、このため、コンタクト
不良が発生しにくい。
【００４６】（３）直流電極であるＰＬＡＴＥ電極に
は、周辺回路の配線層材料であるＭ１層が全面に存在す
るため、ＰＬＡＴＥの抵抗を十分低くすることができ
る。このため、従来、ＰＬＡＴＥに他電極への容量結合
があった場合にＰＬＡＴＥ電位が交流的に変動するノイ
ズが発生し、動作不良を起こすことを回避するために設
けていた、抵抗の低い層（例えば金属配線層）にＰＬＡ
ＴＥの多数の箇所でコンタクトをとる必要がなくなり、
チップを縮小化する際に、レイアウト上有利となる。し
かも、ＰＬＡＴＥ電極の低抵抗化によって、交流的に変
動するノイズの影響を受け難く、動作特性が良好であ
る。
は、周辺回路の配線層材料であるＭ１層が全面に存在す
るため、ＰＬＡＴＥの抵抗を十分低くすることができ
る。このため、従来、ＰＬＡＴＥに他電極への容量結合
があった場合にＰＬＡＴＥ電位が交流的に変動するノイ
ズが発生し、動作不良を起こすことを回避するために設
けていた、抵抗の低い層（例えば金属配線層）にＰＬＡ
ＴＥの多数の箇所でコンタクトをとる必要がなくなり、
チップを縮小化する際に、レイアウト上有利となる。し
かも、ＰＬＡＴＥ電極の低抵抗化によって、交流的に変
動するノイズの影響を受け難く、動作特性が良好であ
る。
【００４７】図11〜図18は、本発明をダイナミックＲＡ
Ｍに適用した第２の実施例を示すものである。
Ｍに適用した第２の実施例を示すものである。
【００４８】本実施例によるダイナミックＲＡＭをその
作製プロセスと共に説明すると、まず、図11及び図12の
工程は、上述の第１の実施例における図１及び図２の工
程と同様であるが、図13に示すように、誘電体膜ＧＮＩ
Ｔ（15）の形成後に全面に、周辺回路部の配線用コンタ
クトのための開口51ａを有するフォトレジストからなる
マスク51を形成する。
作製プロセスと共に説明すると、まず、図11及び図12の
工程は、上述の第１の実施例における図１及び図２の工
程と同様であるが、図13に示すように、誘電体膜ＧＮＩ
Ｔ（15）の形成後に全面に、周辺回路部の配線用コンタ
クトのための開口51ａを有するフォトレジストからなる
マスク51を形成する。
【００４９】次いで、このマスク51を用いてエッチング
し、図14に示すように、絶縁膜６にコンタクトホールＣ
Ｔを基板１に達するように形成する。
し、図14に示すように、絶縁膜６にコンタクトホールＣ
Ｔを基板１に達するように形成する。
【００５０】次いで、図15に示すように、コンタクトホ
ールＣＴを含む全面に周辺回路部の配線材料であるアル
ミニウム等の導電性材料52（ＰＬＡＴＥ・Ｍ１兼用材
料）をスパッタリング等によって堆積させる。
ールＣＴを含む全面に周辺回路部の配線材料であるアル
ミニウム等の導電性材料52（ＰＬＡＴＥ・Ｍ１兼用材
料）をスパッタリング等によって堆積させる。
【００５１】次いで、図16に示すように、キャパシタの
ストレージノードＳＮ及びその周囲と、コンタクトホー
ルＣＴ上及びその周囲とをそれぞれ選択的に覆うマスク
53を形成し、これを用いて導電性材料52をエッチング
し、図17に示すような上部電極54をメモリセルアレイ部
に、配線層55を周辺回路部にそれぞれ形成する。
ストレージノードＳＮ及びその周囲と、コンタクトホー
ルＣＴ上及びその周囲とをそれぞれ選択的に覆うマスク
53を形成し、これを用いて導電性材料52をエッチング
し、図17に示すような上部電極54をメモリセルアレイ部
に、配線層55を周辺回路部にそれぞれ形成する。
【００５２】こうして、図18に示すように、メモリセル
アレイ部ＭＡに形成されたキャパシタの上部電極54と周
辺回路部ＰＣの配線層55とは、周辺回路部の配線材料の
単一層からなっている。図18は、これらを形成したデバ
イスの要部を示している。
アレイ部ＭＡに形成されたキャパシタの上部電極54と周
辺回路部ＰＣの配線層55とは、周辺回路部の配線材料の
単一層からなっている。図18は、これらを形成したデバ
イスの要部を示している。
【００５３】この実施例においても、上述した第１の実
施例と同様に、上部電極54と配線層55とを共通のフォト
工程（図16）とエッチング工程（図17）で形成し、また
メモリセルのキャパシタのプレート電極54と周辺回路部
の配線55とを絶縁分離するための層間絶縁膜も存在しな
いため、工程数の減少、コンタクトの向上といった効果
が得られる。しかも、キャパシタの上部電極54と周辺回
路部ＰＣの配線層が共通の工程で同時に形成される点
で、更に工程数が少なくなる。
施例と同様に、上部電極54と配線層55とを共通のフォト
工程（図16）とエッチング工程（図17）で形成し、また
メモリセルのキャパシタのプレート電極54と周辺回路部
の配線55とを絶縁分離するための層間絶縁膜も存在しな
いため、工程数の減少、コンタクトの向上といった効果
が得られる。しかも、キャパシタの上部電極54と周辺回
路部ＰＣの配線層が共通の工程で同時に形成される点
で、更に工程数が少なくなる。
【００５４】また、キャパシタの上部電極53は、周辺回
路部の配線材料、例えばアルミニウム等の金属で形成さ
れるために抵抗が十分低く、ノイズの影響をなくし、チ
ップサイズの縮小にとって有利である。
路部の配線材料、例えばアルミニウム等の金属で形成さ
れるために抵抗が十分低く、ノイズの影響をなくし、チ
ップサイズの縮小にとって有利である。
【００５５】図19は、本発明をダイナミックＲＡＭに適
用した第３の実施例を示すものである。
用した第３の実施例を示すものである。
【００５６】本実施例は、上述したＣＯＢ構造ではなく
ＣＵＢ（Ｃell Ｕnder Ｂitline）構造のメモリセルを
有するダイナミックＲＡＭに係るものであり、メモリセ
ルのキャパシタの構造以外は上述した実施例と同様の構
成を有する。
ＣＵＢ（Ｃell Ｕnder Ｂitline）構造のメモリセルを
有するダイナミックＲＡＭに係るものであり、メモリセ
ルのキャパシタの構造以外は上述した実施例と同様の構
成を有する。
【００５７】本実施例では、上述したと同様に、シリコ
ン基板１にゲート酸化膜５、ワードラインＷＬ、各拡散
領域３、４、８、絶縁層６等を形成した後、絶縁層６に
設けたコンタクトホール10にストレージノードＳＮ（1
1）を形成し、更に誘電体膜としての絶縁膜ＧＮＩＴ（1
5）、プレート電極材料ＰＬＡＴＥ（16）をそれぞれ被
着する。
ン基板１にゲート酸化膜５、ワードラインＷＬ、各拡散
領域３、４、８、絶縁層６等を形成した後、絶縁層６に
設けたコンタクトホール10にストレージノードＳＮ（1
1）を形成し、更に誘電体膜としての絶縁膜ＧＮＩＴ（1
5）、プレート電極材料ＰＬＡＴＥ（16）をそれぞれ被
着する。
【００５８】次に、上述したと同様に、周辺回路部の配
線用コンタクトＣＴを形成した後、周辺回路部の配線材
料であるアルミニウム等の導電性材料52をスパッタリン
グ等によって堆積させる。そして、周辺回路部の配線の
パターニング、エッチングを行った後、図示していない
が、層間絶縁層の形成、ビットライン用コンタクトホー
ルの形成を経て、ストレージノードＳＮ（11）の上方に
ビットラインを形成し、ＣＵＢ（Ｃell Ｕnder Ｂitli
ne）構造のメモリセルを作製する。
線用コンタクトＣＴを形成した後、周辺回路部の配線材
料であるアルミニウム等の導電性材料52をスパッタリン
グ等によって堆積させる。そして、周辺回路部の配線の
パターニング、エッチングを行った後、図示していない
が、層間絶縁層の形成、ビットライン用コンタクトホー
ルの形成を経て、ストレージノードＳＮ（11）の上方に
ビットラインを形成し、ＣＵＢ（Ｃell Ｕnder Ｂitli
ne）構造のメモリセルを作製する。
【００５９】本実施例においても、上述した第１の実施
例と同様の効果が得られることは容易に推察できるであ
ろう。
例と同様の効果が得られることは容易に推察できるであ
ろう。
【００６０】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
【００６１】例えば、上述した工程の順序や組み合わせ
は種々に変化させてよく、また、使用する材質やパター
ン等も変更することができる。特に、キャパシタの上部
電極及び周辺回路部の配線層の材質や層構成は、フォト
工程及びエッチング工程を上述したように共通化する限
り、種々に変化させてよく、上述した例に限定されるも
のではない。
は種々に変化させてよく、また、使用する材質やパター
ン等も変更することができる。特に、キャパシタの上部
電極及び周辺回路部の配線層の材質や層構成は、フォト
工程及びエッチング工程を上述したように共通化する限
り、種々に変化させてよく、上述した例に限定されるも
のではない。
【００６２】なお、上述した実施例においては、拡散領
域８におけるコンタクトホールＣＴに直接にアルミニウ
ム等の導電材料を充填するか、或いはキャパシタのプレ
ート電極上に直接にアルミニウム等の周辺回路部の配線
材料を被着するように記述しているが、拡散領域又はポ
リシリコン層にアルミニウム等の金属を接続する場合に
は、上記拡散領域又はポリシリコン層上にチタンナイト
ライド（Ｔｉ／ＴｉＮ）等のバリヤメタル又はチタンシ
リサイド（ＴｉＳｉ2 ）等を被着した後に上記金属を充
填又は被着することは当業者には明らかであろう。ま
た、異なる金属の接続においても、上述のようなバリヤ
メタルを介在させることも当業者には明らかであろう。
域８におけるコンタクトホールＣＴに直接にアルミニウ
ム等の導電材料を充填するか、或いはキャパシタのプレ
ート電極上に直接にアルミニウム等の周辺回路部の配線
材料を被着するように記述しているが、拡散領域又はポ
リシリコン層にアルミニウム等の金属を接続する場合に
は、上記拡散領域又はポリシリコン層上にチタンナイト
ライド（Ｔｉ／ＴｉＮ）等のバリヤメタル又はチタンシ
リサイド（ＴｉＳｉ2 ）等を被着した後に上記金属を充
填又は被着することは当業者には明らかであろう。ま
た、異なる金属の接続においても、上述のようなバリヤ
メタルを介在させることも当業者には明らかであろう。
【００６３】また、ワードラインＷＬ、ストレージノー
ドＳＮ、周辺回路部の配線等は上述した材質に限定され
るものではなく、ポリシリコン、Ｔｉ、Ｗ、Ａｌ等種々
の導電材料でよいことも当業者には明らかであろう。
ドＳＮ、周辺回路部の配線等は上述した材質に限定され
るものではなく、ポリシリコン、Ｔｉ、Ｗ、Ａｌ等種々
の導電材料でよいことも当業者には明らかであろう。
【００６４】また、本発明は上述のスタックセルキャパ
シタを有するダイナミックＲＡＭ以外にも、例えばＳｉ
Ｏ2 膜上に上述のスタックセルキャパシタを設けてこの
キャパシタの下部電極を延設して周辺回路部における配
線とする構造としてよいし、その他、上述の半導体領域
の導電型を変えたり、或いは本発明を半導体メモリの他
の箇所や他のデバイスにも適用することもできる。
シタを有するダイナミックＲＡＭ以外にも、例えばＳｉ
Ｏ2 膜上に上述のスタックセルキャパシタを設けてこの
キャパシタの下部電極を延設して周辺回路部における配
線とする構造としてよいし、その他、上述の半導体領域
の導電型を変えたり、或いは本発明を半導体メモリの他
の箇所や他のデバイスにも適用することもできる。
【００６５】
【発明の作用効果】本発明は上述した如く、キャパシタ
の上部電極と周辺回路部の配線層とが、共通の工程で形
成された導電層を少なくとも一部分に有しているので、
それらの各層を形成するのに必要な工程数を減らすこと
ができる上に、それらの間を絶縁分離するための層間絶
縁膜が不要となってコンタクトホールを形成し易く、コ
ンタクトを良好にとることができる。
の上部電極と周辺回路部の配線層とが、共通の工程で形
成された導電層を少なくとも一部分に有しているので、
それらの各層を形成するのに必要な工程数を減らすこと
ができる上に、それらの間を絶縁分離するための層間絶
縁膜が不要となってコンタクトホールを形成し易く、コ
ンタクトを良好にとることができる。
【００６６】しかも、特にキャパシタの上部電極とし
て、抵抗の小さい導電材料を使用できるために、交流的
に変化するノイズの影響を受けず、このノイズ対策とし
て別の導電層に接続する必要がなくなってチップサイズ
も縮小できる。
て、抵抗の小さい導電材料を使用できるために、交流的
に変化するノイズの影響を受けず、このノイズ対策とし
て別の導電層に接続する必要がなくなってチップサイズ
も縮小できる。
【図１】本発明の実施例によるダイナミックＲＡＭの製
造方法の一工程段階の拡大断面図（図10のＡ−Ａ線断
面：以下、同様）である。
造方法の一工程段階の拡大断面図（図10のＡ−Ａ線断
面：以下、同様）である。
【図２】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図３】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図４】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図５】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図６】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図７】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図８】同製造方法の更に他の一工程段階の拡大断面図
である。
である。
【図９】同ダイナミックＲＡＭの要部の拡大断面図（図
10のIX−IX線に沿う断面図）である。
10のIX−IX線に沿う断面図）である。
【図10】同要部を含む平面図である。
【図11】本発明の他の実施例によるダイナミックＲＡＭ
の製造方法の一工程段階の拡大断面図である。
の製造方法の一工程段階の拡大断面図である。
【図12】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図13】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図14】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図15】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図16】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図17】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図18】同製造方法の更に他の一工程段階の拡大断面図
である。
である。
【図19】本発明の更に他の実施例によるダイナミックＲ
ＡＭの製造方法の一工程段階の拡大断面図である。
ＡＭの製造方法の一工程段階の拡大断面図である。
【図20】従来例によるダイナミックＲＡＭの製造方法の
一工程段階の拡大断面図である。
一工程段階の拡大断面図である。
【図21】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図22】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図23】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図24】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図25】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図26】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図27】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図28】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図29】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図30】同製造方法の更に他の一工程段階の拡大断面図
である。
である。
【図31】同ダイナミックＲＡＭの要部の拡大断面図であ
る。
る。
１・・・シリコン基板 ３・・・Ｎ+ 型ソース領域 ４・・・Ｎ+ 型ドレイン領域 ６・・・絶縁層 ８・・・Ｎ+ 型拡散領域 10、49、ＣＴ・・・コンタクトホール 11、ＳＮ・・・ストレージノード 15・・・誘電体膜 51、53・・・マスク 51ａ・・・開口 52・・・配線材料 54・・・上部電極 55、Ｍ１・・・配線層 ＷＬ・・・ワードライン ＢＬ・・・ビットライン ＰＬＡＴＥ・・・プレート電極 ＭＡ、ＭＡ’・・・メモリセルアレイ部 Ｍ−ＣＥＬ、Ｍ−ＣＥＬ’・・・メモリセル ＰＣ・・・周辺回路部
Claims (8)
- 【請求項１】 キャパシタを有するメモリセルアレイ部
と周辺回路部とを有し、前記キャパシタの上部電極と前
記周辺回路部の配線層とが、共通の工程で形成された導
電層を少なくとも一部分に有している半導体装置。 - 【請求項２】 キャパシタの上部電極と周辺回路部の配
線層とが共に、共通の工程で形成された下層導電層と共
通の工程で形成された上層導電層との積層構造からなっ
ている、請求項１に記載した半導体装置。 - 【請求項３】 下層導電層はキャパシタの本来のプレー
ト電極材料からなり、上層導電層は周辺回路部の本来の
配線材料からなっている、請求項２に記載した半導体装
置。 - 【請求項４】 キャパシタの上部電極と周辺回路部の配
線層とが共に、共通の工程で形成された単一の導電層か
らなっている、請求項１に記載した半導体装置。 - 【請求項５】 単一の導電層は周辺回路部の本来の配線
材料からなっている、請求項４に記載した半導体装置。 - 【請求項６】 メモリセルアレイ部にキャパシタの下部
電極及びこの下部電極表面の誘電体膜を形成する工程
と；周辺回路部の所定箇所にコンタクトホールを形成す
る工程と；このコンタクトホールを含めて前記周辺回路
部及びメモリセルアレイ部に導電層を被着する工程と；
前記導電層をパターニングして前記キャパシタの上部電
極の少なくとも一部分と前記周辺回路部の配線層の少な
くとも一部分とをそれぞれ形成する工程と；を有する、
半導体装置の製造方法。 - 【請求項７】 キャパシタの誘電体膜を形成した後に全
面にプレート電極材料を被着し、周辺回路部の所定箇所
において前記プレート電極材料及びこの下部絶縁層を選
択的に除去してコンタクトホールを形成し、このコンタ
クトホールを含む全面に前記周辺回路部の配線材料を被
着し、更に、前記配線材料及び前記プレート電極材料を
パターニングしてこれら両材料の積層体からなる前記キ
ャパシタの上部電極及び前記周辺回路部の配線層を形成
する、請求項６に記載した製造方法。 - 【請求項８】 キャパシタの誘電体膜を形成した後に周
辺回路部の所定箇所において絶縁層を選択的に除去して
コンタクトホールを形成し、このコンタクトホールを含
む全面に前記周辺回路部の配線材料を被着し、更に、前
記配線材料をパターニングしてこの配線材料からなる前
記キャパシタの上部電極及び前記周辺回路部の配線層を
形成する、請求項６に記載した製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064904A JPH08236721A (ja) | 1995-02-28 | 1995-02-28 | 半導体装置及びその製造方法 |
| TW85104325A TW301788B (ja) | 1995-02-28 | 1996-04-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064904A JPH08236721A (ja) | 1995-02-28 | 1995-02-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236721A true JPH08236721A (ja) | 1996-09-13 |
Family
ID=13271524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7064904A Pending JPH08236721A (ja) | 1995-02-28 | 1995-02-28 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH08236721A (ja) |
| TW (1) | TW301788B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004976A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 소자의 콘택 홀 형성방법 |
| KR100273987B1 (ko) * | 1997-10-31 | 2001-02-01 | 윤종용 | 디램 장치 및 제조 방법 |
| KR20030033697A (ko) * | 2001-10-24 | 2003-05-01 | 주식회사 하이닉스반도체 | 반도체소자 및 그 제조방법 |
| KR100714268B1 (ko) * | 2001-06-04 | 2007-05-02 | 삼성전자주식회사 | 반도체 소자 제조방법 |
| KR100866708B1 (ko) * | 2002-07-18 | 2008-11-03 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
1995
- 1995-02-28 JP JP7064904A patent/JPH08236721A/ja active Pending
-
1996
- 1996-04-12 TW TW85104325A patent/TW301788B/zh not_active IP Right Cessation
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| KR100866708B1 (ko) * | 2002-07-18 | 2008-11-03 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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| Publication number | Publication date |
|---|---|
| TW301788B (ja) | 1997-04-01 |
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Legal Events
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021022 |