JP2990870B2 - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置及び
その製造方法に関するものである。
【０００２】
【従来の技術】図５(a)は従来の半導体集積回路装置の
ダイナミック・ランダム・アクセス・メモリ（以下ＤＲ
ＡＭと言う）のスタックト・キャパシタ・セル構造にお
けるメモリセルアレイのブロックとその周辺部分の断面
図、図５(b)は周辺部分のワード線を横切る断面図であ
る。図５(a),(b)において、１はｐ型Ｓｉ基板、２はフ
ィールド酸化膜、３はゲート絶縁膜、４はゲート電極及
びワード線、５は上部絶縁膜、６は酸化膜のサイドウォ
ール、８ａはビット線のＰｏｌｙＳｉ層、８ｂはビット
線のシリサイド層、９、１３、１８は層間絶縁膜、１０
は電荷蓄積電極、１１は容量絶縁膜、１２ａはプレート
電極、１４はＷプラグ、１５はＡｌ配線、１７はＡｌ配
線とワード線のコンタクト孔である。
【０００３】以上のように構成されたＤＲＡＭにおいて
は、近年高集積化及びチップサイズの大面積化が進むに
つれ、ワード線４が長くなり、その抵抗による遅延が無
視できなくなってきている。そのためワード線４の高抵
抗化を防ぐためにＡｌ配線１５をワード線４と並列に配
線し、コンタクト孔１７で接続することにより低抵抗化
を計っている（以下このためのＡｌ配線をワード線の裏
打ちと言う）。周辺領域Ａはワード線の裏打ちとワード
線をつなげるための領域で、メモリセルアレイを数ブロ
ックに分割し、そのブロック間に周辺回路領域Ａを設け
てある。メモリセル領域Ｂはその分割されたメモリセル
アレイのブロックの領域である。
【０００４】ここでビット線８ａ、８ｂ、電荷蓄積電極
１０、容量絶縁膜１１、プレート電極１２ａの膜は、メ
モリセルアレイのブロック領域Ｂには形成されている
が、前記ブロック領域間のワード線の裏打ちとワード線
をつなげるための周辺領域Ａには形成されていない。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、メモリセル領域Ｂにおいてはビット線８
ａ、８ｂ、電荷蓄積電極１０、容量絶縁膜１１、プレー
ト電極１２ａの膜厚分だけ周辺領域Ａに比べ厚くなって
おり、非常に高段差を有している。そのためフォトリソ
グラフィ工程での焦点余裕、Ａｌ配線１５等のドライエ
ッチング工程での段差部と平坦部でのエッチング膜厚の
違い、Ａｌ配線とワード線間のコンタクト孔１７にブラ
ンケットＷ−ＣＶＤ法によりプラグを、あるいはＣＶＤ
法によりＰｏｌｙＳｉプラグを形成する場合の高段差部
でのエッチバック残り、Ａｌ配線１５の成膜時における
段差部のステップカバレージ悪化による膜厚の減少、Ａ
ｌ配線とワード線間のコンタクト孔１７の高アスペクト
比化等、非常に多くの問題点があった。
【０００６】本発明は上記問題点に鑑み、プロセスの工
程数を増やすことなくワード線の裏打ちとワード線をつ
なげるための周辺領域Ａとメモリセルアレイのブロック
領域Ｂとの段差を軽減する構造をもった半導体集積回路
装置及びその製造方法を提供するものである。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板上に形成されたゲート電極及びワー
ド線と、ビット線と、電荷蓄積電極、容量絶縁膜、及び
プレート電極と、前記ワード線と並列に配線した配線と
を備えた半導体記憶素子が並ぶメモリセル領域と、前記
メモリセル領域の周辺に前記ワード線と前記配線とを電
気的に接続する周辺領域とを備え、前記周辺領域内に、
前記ビット線と同一層に前記ビット線形成の膜を残置さ
せて前記ビット線と同時に形成されたビット線のダミー
部を有し、前記ワード線上の第１コンタクト孔により前
記ワード線と前記ビット線のダミー部を接続し、かつ前
記ビット線のダミー部上に形成された第２コンタクト孔
により前記配線と前記ビット線のダミー部を接続した構
造を有し、前記ビット線及び前記ビット線のダミー部
は、平坦化された同一の層間絶縁膜上に形成されている
構造を有する。
【０００８】また前記周辺領域内に、前記プレート電極
と同一層に、前記プレート電極形成の膜を残置させてプ
レート電極のダミー部を形成し、かつ前記プレート電極
のダミー部は前記ワード線、前記ビット線のダミー部及
び前記配線と接触しないパターン形状を有する。
【０００９】また本発明の半導体集積回路装置の製造方
法は、半導体基板上に活性領域とゲート電極及びワード
線を形成する工程と、半導体記憶素子が並ぶメモリセル
領域の前記活性領域上に第３コンタクト孔と、前記メモ
リセル領域の周辺領域の前記ワード線上に第１コンタク
ト孔とを同時に形成し、その後前記メモリセル領域にビ
ット線と、前記周辺領域の第１コンタクト孔上にビット
線のダミー部とを平坦化した層間絶縁膜上の同一層に同
時に形成する工程と、電荷蓄積電極と容量絶縁膜を形成
し、その後前記メモリセル領域にプレート電極を形成す
る工程と、前記ビット線のダミー部上に第２コンタクト
孔を形成した後、配線を前記ワード線と並列に形成する
工程とを備えたものである。
【００１０】また前記メモリセル領域に前記プレート電
極と、前記周辺領域にプレート電極のダミー部とをそれ
ぞれ同一層に同時に形成し、かつ前記プレート電極のダ
ミー部は前記ワード線、前記ビット線のダミー部及び前
記第１配線と接触しないパターン形状で形成する。
【００１１】
【作用】本発明は上記した構成によって、ワード線の裏
打ちとワード線をつなげるための周辺領域にビット線の
ダミー部とプレート電極のダミー部を有しているので、
メモリセルアレイのブロック領域との段差がその膜厚分
軽減され、また前記ビット線のダミー部はワード線上の
第１コンタクト孔により前記ワード線と前記ビット線の
ダミー部を接続し、かつ前記ビット線のダミー部上に形
成された第２コンタクト孔によりワード線の裏打ちと前
記ビット線のダミー部を接続することにより、前記ワー
ド線の裏打ちとワード線間のコンタクト孔の深さを分割
することによりアスペクト比を小さくしている。
【００１２】また前記第１コンタクト孔はメモリセルア
レイのブロック領域内の前記ビット線と活性領域を接続
する第３コンタクト孔を、前記ビット線のダミー部は前
記ビット線を、前記プレート電極のダミー部は前記プレ
ート電極をそれぞれ同時に形成するため工程数は増加し
ない。
【００１３】
【実施例】以下本発明の一実施例の半導体集積回路装置
について、図面を参照しながら説明する。ここで本実施
例では半導体集積回路装置としてＤＲＡＭに適用した場
合を示す。図１は本発明の実施例における半導体集積回
路装置のＤＲＡＭのメモリセルアレイのブロック及びそ
の周辺部分の平面図を示すものであり、図４(a),(b)は
それぞれそのＸ−Ｘ断面図、Ｙ−Ｙ断面図である。
【００１４】図１、図４において、１はｐ型Ｓｉ基板、
２はフィールド酸化膜、３はゲート絶縁膜、４はゲート
電極及びワード線、５は上部絶縁膜、６は酸化膜のサイ
ドウォール、７ａはビット線と活性領域間のコンタクト
孔、７ｂはビット線のダミー部とワード線間のコンタク
ト孔、８ａはビット線のＰｏｌｙＳｉ層、８ｂはビット
線のシリサイド層、８ｃはビット線のダミー部のＰｏｌ
ｙＳｉ層、８ｄはビット線のダミー部のシリサイド層、
９、１３、１８は層間絶縁膜、１０は電荷蓄積電極、１
１は容量絶縁膜、１２ａはプレート電極、１２ｂはプレ
ート電極のダミー部、１４はＷプラグ、１５はＡｌ配
線、１６はＡｌ配線とビット線のダミー部間のコンタク
ト孔である。
【００１５】但し、Ａｌ配線とビット線のダミー部間の
コンタクト孔１６及びそれに対するフォトリソグラフィ
のアライメント余裕の領域以外の全面にプレート電極１
２ａ、及びプレート電極のダミー部１２ｂを一体に形成
してあるが、図１には省略している。
【００１６】次に本実施例のＤＲＡＭの製造方法につい
て述べる。本実施例は０．４μｍルールに基づいて作成
され、パターン形成にはエキシマレーザリソグラフィー
を用いている。この他電子線直描法またはｉ線位相シフ
ト法を用いてもよいことは言うまでもない。
【００１７】まずｐ型Ｓｉ基板１上にＬＯＣＯＳ法によ
りフィールド酸化膜２を形成する。その後ゲート絶縁膜
３、ＣＶＤ法によるＰｏｌｙＳｉのゲート電極及びワー
ド線４、上部絶縁膜５、及び酸化膜のサイドウォール６
を周知の方法を用いて形成する。ここでゲート電極及び
ワード線４は高融点金属またはそのシリサイドの単層
膜、あるいはそれらの膜とＰｏｌｙＳｉ膜の積層膜で形
成してもよい。また上部絶縁膜５及び前記酸化膜のサイ
ドウォール６はＣＶＤ法による酸化膜により形成してい
る。その後、イオン注入により活性領域にソース・ドレ
インを形成する。
【００１８】次に図２(a),(b)に示す様に、ＣＶＤ酸化
膜（ノンドープＳｉＯ2膜及びＢＰＳＧ膜（ＢとＰを数
％ずつ含有したＳｉＯ2膜）の積層膜）による層間絶縁
膜１８形成後、層間絶縁膜１８を熱処理またはエッチバ
ック法等を用いることにより平坦化を行い、メモリセル
アレイのブロック領域Ｂにはビット線と活性領域間のコ
ンタクト孔７ａを、メモリセルアレイのブロック領域間
のワード線裏打ちとワード線をつなげるための周辺領域
Ａにはビット線のダミー部とワード線間のコンタクト孔
７ｂを同時に形成する。その後メモリセルアレイのブロ
ック領域Ｂにはビット線８ａ、８ｂ、及びメモリセルア
レイのブロック領域間のワード線裏打ちとワード線をつ
なげるための周辺領域Ａにはビット線のダミー部８ｃ，
８ｄを同時に形成する。これらはＰｏｌｙＳｉ膜８ａ、
８ｃと高融点金属のシリサイド膜８ｂ，８ｄの積層膜に
より構成されているが、ＰｏｌｙＳｉ膜、高融点金属膜
または高融点金属のシリサイド膜の単層膜、またはそれ
らの積層膜により形成してもよい。
【００１９】ここで前記ビット線のダミー部とワード線
間のコンタクト孔７ｂは１つの周辺領域Ａにおいてそれ
ぞれのワード線１個１個に対応して形成されており、ま
たそれぞれの前記ビット線のダミー部８ｃ，８ｄは前記
ビット線のダミー部とワード線間のコンタクト孔７ｂ１
つずつに対応して前記ビット線のダミー部とワード線間
のコンタクト孔７ｂ上及びその周辺に形成され、隣接す
る他のビット線のダミー部とのスペース間隔は最小ルー
ルの０．４μｍである。
【００２０】次に、図３(a),(b)に示すように、ＣＶＤ
法酸化膜（ノンドープＳｉＯ2膜及びＢＰＳＧ膜の積層
膜）により層間絶縁膜９形成後、熱処理またはエッチバ
ック法により平坦化を行い、その後メモリセルアレイの
ブロック領域Ｂ内に電荷蓄積電極と活性領域間のコンタ
クト孔１７を形成し、Ｐ（リン）を数％含有したＰｏｌ
ｙＳｉ膜による電荷蓄積電極１０、及びＳｉＯ2／Ｓｉ3
Ｎ4／Ｓｉ０2の３層膜（ＯＮＯ膜）による容量絶縁膜１
１を形成する。ここで電荷蓄積電極１０はタングステン
等の金属膜やシリサイド等の導電体膜で形成されてもよ
い。また前記容量絶縁膜１１はＳｉＯ2またはＴａ2Ｏ5
などの誘電体膜などで形成してもよい。
【００２１】次に、Ｐ（リン）を数％含有したＰｏｌｙ
Ｓｉ膜をＣＶＤ法により堆積することによりプレート電
極１２ａ，プレート電極のダミー部１２ｂを同時に形成
する。ここで従来例ではメモリセルアレイのブロック領
域Ｂ内のみにプレート電極１２ａを形成したが、本発明
ではメモリセルアレイのブロック領域Ｂ内だけでなく、
前記Ｂ領域間のワード線の裏打ちとワード線をつなぐた
めの周辺領域Ａ内にもプレート電極のダミー部１２ｂを
形成している。また前記プレート電極のダミー部１２ｂ
において、後に形成するＡｌ配線とビット線のダミー部
間のコンタクト孔１６とそれに対するフォトリソグラフ
ィーのアライメント余裕の領域だけはプレート電極のダ
ミー部１２ｂが存在しないようパターン形成してある。
なお、前記プレート電極１２ａ、プレート電極のダミー
部１２ｂはＰ（リン）を数％含有したＰｏｌｙＳｉ膜で
形成したが、タングステン等の金属膜やシリサイド等の
導電体膜を用いてもよい。
【００２２】その後ＣＶＤ酸化膜（ノンドープＳｉＯ2
及びＢＰＳＧ膜の積層膜）により層間絶縁膜１３形成
後、熱処理、エッチバック等により平坦化を行う。ここ
で前記層間絶縁膜１３形成にＳＯＧを用いてもよい。
【００２３】次に、図４(a),(b)に示すようにＡｌ配線
とビット線のダミー部間のコンタクト孔１６を前記ビッ
ト線のダミー部８ｃ，８ｄ上に形成後、選択Ｗ−ＣＶＤ
法によりＷプラグ１４を形成し、Ａｌ配線１５を形成す
る。ここで前記Ａｌ配線とビット線のダミー部間のコン
タクト孔１６はＡｌ配線１５と他の領域とのコンタクト
孔、例えば前記ビット線８ａ、８ｂや、活性領域等とＡ
ｌ配線１５間のコンタクト孔と同時に形成している。な
おＷプラグ１４はＴｉＮ／Ｔｉ等のバリアメタル形成後
ブランケットＷ−ＣＶＤ法及びエッチバック法により形
成してもよい。またＰｏｌｙＳｉ等の他の導電膜による
プラグでもよく、またプラグは形成せずにＡｌ配線１５
を形成してもよい。
【００２４】以上のように構成されたこの実施例のＤＲ
ＡＭにおいては、図４(a)からわかるように、メモリセ
ルアレイのブロックＢ領域とワード線の裏打ちとワード
線をつなげるための周辺領域Ａの段差は電荷蓄積電極１
０と容量絶縁膜１１の膜厚分だけとなり、従来例（図
５）(a)と比較してビット線８ａ、８ｂとプレート電極
１２ａの膜厚分だけ段差が軽減される。
【００２５】
【表１】
【００２６】（表１）にメモリセルアレイのブロックＢ
領域とワード線の裏打ちとワード線をつなげるための周
辺領域Ａの段差の本発明に基づく本実施例と従来例の比
較を示す。この表からわかるように、本発明では従来方
法よりも３４０nmも段差を軽減できる。また従来例での
Ａｌ配線とワード線間のコンタクト孔１７は、本実施例
ではビット線のダミー部とワード線間のコンタクト孔７
ｂとＡｌ配線とビット線のダミー部とのコンタクト孔１
６に分割することによりコンタクト孔の深さを軽減し、
アスペクト比を小さくしている。
【００２７】なお本実施例では電荷蓄積電極１０、容量
絶縁膜１１、プレート電極１２ａ、がビット線８ａ、８
ｂの上に形成されている場合を記載したが、電荷蓄積電
極１０、容量絶縁膜１１、プレート電極１２ａがビット
線８ａ、８ｂの下にある場合も同様に適用可能である。
【００２８】
【発明の効果】以上のように本発明によれば、ワード線
の裏打ちとワード線をつなげるための周辺領域にビット
線のダミー部とプレート電極のダミー部を有しているの
で、メモリセルアレイのブロック領域との段差がその膜
厚分軽減され、また前記ビット線のダミー部はワード線
上の第１コンタクト孔により前記ワード線と前記ビット
線のダミー部を接続し、かつ前記ビット線のダミー部上
に形成された第２コンタクト孔によりワード線の裏打ち
と前記ビット線のダミー部を接続することにより、前記
ワード線の裏打ちとワード線間のコンタクト孔の深さを
分割することによりアスペクト比を小さくすることがで
きる。
【００２９】また前記第１コンタクト孔とメモリセルア
レイのブロック領域内の前記ビットと活性領域間の第３
コンタクト孔を、前記ビット線のダミー部はメモリセル
アレイのブロック領域内のビット線を、前記プレート電
極のダミー部はメモリセルアレイのブロック内のプレー
ト電極をそれぞれ同時に形成できるので、工程数も増加
せず、適用は容易であり、効果も大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施例における半導体集積回路
装置のＤＲＡＭのメモリセルアレイのブロックとその周
辺部分の平面図
【図２】（ａ）は第１の工程におけるＸ−Ｘ断面図 （ｂ）は第１の工程におけるＹ−Ｙ断面図
【図３】（ａ）は第２の工程におけるＸ−Ｘ断面図 （ｂ）は第２の工程におけるＹ−Ｙ断面図
【図４】（ａ）は第３の工程におけるＸ−Ｘ断面図 （ｂ）は第３の工程におけるＹ−Ｙ断面図
【図５】（ａ）は図４(a)に対応する従来の半導体集積
回路装置のＤＲＡＭにおけるＸ−Ｘ断面図 （ｂ）は図４(b)に対応する従来の半導体集積回路装置
のＤＲＡＭにおけるＹ−Ｙ断面図
【符号の説明】
１ ｐ型Ｓｉ基板 ３ ゲート絶縁膜 ４ ゲート電極及びワード線 ７ａ ビット線と活性領域間のコンタクト孔 ７ｂ ビット線のダミー部とワード線間のコンタクト孔 ８ａ ビット線のＰｏｌｙＳｉ層 ８ｂ ビット線のシリサイド層 ８ｃ ビット線のダミー部のＰｏｌｙＳｉ層 ８ｄ ビット線のダミー部のシリサイド層 ９,１３,１８ 層間絶縁膜 １０ 電荷蓄積電極 １１ 容量絶縁膜 １２ａ プレート電極 １２ｂ プレート電極のダミー部 １４ Ｗプラグ １５ Ａｌ配線 １６ Ａｌ配線とビット線のダミー部間のコンタクト孔 Ａ ワード線裏打ちとワード線をつなげるための周辺領
域 Ｂ メモリセルアレイのブロック領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中田 義朗 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平２−208964（ＪＰ，Ａ) 特開 平２−250372（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成されたゲート電極及び
    ワード線と、ビット線と、電荷蓄積電極、容量絶縁膜、
    及びプレート電極と、前記ワード線と並列に配置した配
    線とを備えた半導体記憶素子が並ぶメモリセル領域と、 前記メモリセル領域の周辺に前記ワード線と前記配線と
    を電気的に接続する周辺領域とを備え、 前記周辺領域内に、前記ビット線と同一層に前記ビット
    線形成の膜を残置させて前記ビット線と同時に形成され
    たビット線のダミー部を有し、前記ワード線上の第１コ
    ンタクト孔により前記ワード線と前記ビット線のダミー
    部を接続し、かつ前記ビット線のダミー部上に形成され
    た第２コンタクト孔により前記配線と前記ビット線のダ
    ミー部を接続した構造を有し、 前記ビット線及び前記ビット線のダミー部は平坦化され
    た同一の第１の層間絶縁膜上に形成され、前記ビット線
    のダミー部は、前記第１コンタクト孔及び前記第２コン
    タクト孔の形成領域より広がって形成されたものである
    ことを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記ビット線及び前記ビット線のダミー
    部の上層に第２の層間絶縁膜が形成され、前記第２の層
    間絶縁膜が平坦化されていることを特徴とする請求項1
    記載の半導体集積回路装置 。
  3. 【請求項３】 請求項１記載の周辺領域内に、プレート
    電極と同一層に前記プレート電極形成の膜を残置させて
    前記プレート電極と同時に形成されたプレート電極のダ
    ミー部を有し、かつ前記プレート電極のダミー部は前記
    ワード線、前記ビット線のダミー部及び前記配線と接触
    しないパターン形状を有することを特徴とする半導体集
    積回路装置。
  4. 【請求項４】 前記プレート電極を覆うように第３の層
    間絶縁膜が形成され、前記第３の層間絶縁膜の上部には
    前記第２及び第３の層間絶縁膜に開口した第２コンタク
    ト孔を介して前記ビット線のダミー部に接続する前記配
    線が形成され、前記メモリセル領域及び前記周辺領域の
    それぞれの領域において、前記第３の層間絶縁膜は平坦
    化されていることを特徴とする請求項２に記載の半導体
    集積回路装置。
  5. 【請求項５】 半導体記憶素子が並ぶメモリセル領域
    と、前記メモリセル領域の周辺にワード線と配線とを電
    気的に接続する周辺領域を備える半導体集積回路装置の
    製造方法において 、 半導体基板上に活性領域、ゲート電極及びワード線を形
    成する工程と、前記活性領域 、 ゲート電極及びワード線の上層に第１の
    層間絶縁膜を形成する工程と 、 前記第１の層間絶縁膜を平坦化する工程と 、 前記メモリセル領域における前記活性領域上に第３コン
    タクト孔と、前記周辺領域の前記ワード線上に第１コン
    タクト孔とをそれぞれ同時に形成する工程と、ビット線
    及びビット線のダミー部を、前記第１の層間絶縁膜上に
    同時に形成する工程と、 第２の層間絶縁膜を形成する工程と、 電荷蓄積電極と容量絶縁膜を形成する工程と、 前記メモリセル領域にプレート電極を形成する工程と、第３の層間絶縁膜を形成する工程と、 前記ビット線のダミー部の上部に前記第２及び第３の層
    間絶縁膜に開口する第２コンタクト孔を形成する工程
    と、 前記 配線を前記ワード線と並列に形成する工程とを備
    え、 前記ビット線のダミー部は、前記第１コンタクト孔上に
    前記第１コンタクト孔及び前記第２コンタクト孔の形成
    領域より広くなるように形成することを特徴とする 半導
    体集積回路装置の製造方法。
  6. 【請求項６】 前記ビット線及び前記ビット線のダミー
    部の上層に第２の層間絶縁膜を形成する工程と、前記第
    ２の層間絶縁膜を平坦化する工程とを備えていることを
    特徴とする請求項５記載の半導体集積回路装置の製造方
    法 。
  7. 【請求項７】 請求項５記載のメモリセル領域にプレー
    ト電極と、前記周辺領域にプレート電極のダミー部とを
    それぞれ同一層に同時に形成し、かつ前記プレート電極
    のダミー部は前記ワード線、前記ビット線のダミー部及
    び前記配線と接触しないパターン形状で形成することを
    特徴とする半導体集積回路装置の製造方法。
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