JP3202501B2 - 半導体記憶装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置及びその
製造方法に関し、例えば、ビット線よりも上方にストレ
ージ電極を形成するようにしたＣＯＢ（Capacitor Over
Bit-line)構造のＤＲＡＭ等に適用して特に好適なもの
である。

【０００２】

【従来の技術】スタック型セル構造を有する従来のＤＲ
ＡＭでは、ビットライン間のノイズを相殺できる折り返
しビットライン方式に合致した図９に示すようなセルレ
イアウトが広く用いられている。

【０００３】この従来のＤＲＡＭにつき、図９〜図１１
を参照して説明する。なお、本例において、素子分離
は、フィールドシールド素子分離方式により行われてい
る。

【０００４】図９は、ＤＲＡＭのセルレイアウトを示す
概略平面図であり、図１０は図９のＸ−Ｘ線に沿った断
面図、図１１は図９のXI−XI線に沿った断面図である。

【０００５】図９〜図１１に示すように、Ｐ型シリコン
基板１１２上にフィールドシールド素子分離構造１０１
が形成され、このフィールドシールド素子分離構造１０
１により分離された素子領域に、ワード線を構成するメ
モリセルのゲート電極配線１０３及び周辺トランジスタ
のゲート電極１１０が夫々ゲート酸化膜１１３を介して
形成されている。そして、ゲート電極配線１０３を間に
挟むようにドレイン拡散層１０２及びソース拡散層１１
９が夫々形成され、ドレイン拡散層１０２及びソース拡
散層１１９の表面上には、夫々の拡散層の不純物の拡散
源として用いられたパッド多結晶シリコン膜１０４が形
成されている。

【０００６】図１０及び図１１に示すように、各メモリ
セルのドレイン拡散層１０２は、パッド多結晶シリコン
膜１０４及びストレージコンタクト１０５を介して、ス
トレージ電極１０６と接続され、ストレージ電極１０６
上には、容量絶縁膜１１１及びセルプレート電極１０９
が夫々形成されている。

【０００７】一方、図１０に示すように、ソース拡散層
１１９は、２つのゲート電極配線１０３、即ち、２つの
メモリセルで共有されており、パッド多結晶シリコン膜
１０４及びビットコンタクト１０７を介して、セルプレ
ート電極１０９よりも上方に形成されたビット線１０８
に接続されている。

【０００８】図９に示すように、ビットコンタクト１０
７は、ワード線１０３に沿った方向では、ビット線１０
８を１本置きにして配列され、ビット線１０８に沿った
方向では、ワード線１０３を４本置きにして配列されて
いる。

【０００９】このビットコンタクト１０７の配列に従
い、ストレージコンタクト１０５は、図９及び図１１に
示すように、ワード線１０３に沿った方向に整列するよ
うに配置される。一方、ビット線１０８に沿った方向で
は、図９及び図１０に示すように、ビットコンタクト１
０７、ストレージコンタクト１０５、フィールドシール
ド素子分離構造１０１及び隣接ストレージコンタクト１
０５がこの順序で配列される。

【００１０】この構成では、ストレージコンタクト１０
５の直上に形成されるストレージ電極１０６を平面的に
拡大して、セル容量を高めるためのスペースは、もはや
実質的に存在しない。

【００１１】そこで、最近では、セルサイズの縮小化に
応じて、充分なセル容量を確保するために、ストレージ
電極１０６の高さを大きくすることが行われている。こ
の結果、図１０に示すように、ビットコンタクト１０７
のアスペクト比が大きくなり、通常のスパッタ法によっ
てアルミニウムなどの配線を形成することが困難になっ
てきている。そこで、アルミ配線の代わりに、熱処理な
どに対してプロセス的に安定なポリサイド構造がビット
線１０８に用いられるようになってきた。

【００１２】特に、フィールドシールド素子分離方式を
用いた場合には、通常のＬＯＣＯＳ法の場合に比べて、
素子分離領域の高さが倍以上になるため、ビット線１０
８へのポリサイド構造の適用は必須となっている。

【００１３】

【発明が解決しようとする課題】上述した従来のセルレ
イアウトでは、セルサイズの縮小化に応じて、充分なセ
ル容量を確保するためには、ストレージ電極１０６の高
さを大きくするしか方法がなかった。この結果、ビット
コンタクト１０７のアスペクト比が大きくなり、接続の
信頼性を保つために、ポリサイド配線や多結晶シリコン
又はタングステンによる埋め込みプラグ技術が用いられ
てきた。

【００１４】しかしながら、一般に、ポリサイド配線に
用いられる多結晶シリコン層にはＮ型の不純物しかドー
プできないため、ポリサイド配線は、ビットコンタクト
１０７や周辺のＮ型導電層にのみ接続された配線にしか
適用できない。

【００１５】また、埋め込みプラグについても、多結晶
シリコンを用いる場合は、ビットコンタクト１０７や周
辺のＮ型導電層に対してしか使用されない。

【００１６】一方、両導電型導電層に接続可能なタング
ステンを用いた埋め込みプラグの場合には、バリアメタ
ルであり且つタングステンのＣＶＤ形成時の密着性を高
めるためのチタンナイトライドがスパッタ法により形成
されるため、アスペクト比の高いコンタクトに対しては
接続の信頼性が低いという問題がある。

【００１７】また、現状のプロセスにおいては、せめて
周辺部コンタクト１２０のアスペクト比を小さくするた
めに、ＢＰＳＧリフローを用いて、セルアレイ部と周辺
部との境界部分に段差を設け、周辺部の層間絶縁膜１１
５を極力薄くしている。

【００１８】しかしながら、近年のセルサイズの縮小化
の激化により、ストレージ電極１０６の高さが著しくな
り、セルアレイ部と周辺部との境界部分での段差はます
ます悪化する傾向にある。一方、セルピッチ毎に配され
るビット線１０８は、フォトリソグラフィ上、微細な寸
法を解像する程、焦点深度にマージンがなくなってく
る。この結果、セルアレイ部から周辺部へ引き出される
ビット線１０８が、それらの間の段差部において解像不
良を起こしやすくなるという問題が顕在化しつつある。

【００１９】そこで、本発明の目的は、セルアレイ部と
周辺部との間の段差がビット線に対して問題とならず、
しかも従来よりもメモリセル容量を高めることが可能な
セルレイアウトを有する半導体記憶装置及びその製造方
法を提供することである。

【００２０】

【課題を解決するための手段】上述した課題を解決する
ために、本発明では、トランジスタとキャパシタとから
なるメモリセルを有する半導体記憶装置において、ビッ
ト線方向に隣接する２つのメモリセルが夫々のトランジ
スタの一方の不純物拡散層を共有してメモリセル対を構
成しており、各メモリセル対がフィールドシールド素子
分離構造によって他のメモリセル対から素子分離されて
おり、各メモリセル対の前記一方の不純物拡散層がビッ
ト線の直下に形成されており、各メモリセル対の夫々の
トランジスタの他方の不純物拡散層が、夫々、ビット線
間の直下に位置するとともに、一対の前記他方の不純物
拡散層が、前記一方の不純物拡散層に関し、ワード線方
向の互いに反対方向に偏倚して形成されており、各メモ
リセル対が、前記一方の不純物拡散層の直上位置で第１
のパッド多結晶シリコン膜を介して前記ビット線にコン
タクトしており、各メモリセル対の前記他方の不純物拡
散層が、ビット線間の位置で、第２のパッド多結晶シリ
コン膜を介して、夫々のメモリセルのキャパシタの下部
電極にコンタクトしており、前記第１のパッド多結晶シ
リコン膜が、ワード線に沿った方向において、２個の前
記第２のパッド多結晶シリコン膜を間に置いて配列さ
れ、前記第１のパッド多結晶シリコン膜により構成され
るビットコンタクトが、ビット線に沿った方向におい
て、４本のワード線を間に置いて配列されており、前記
下部電極が実質的に前記ビット線よりも上層に形成され
ている。

【００２１】本発明の半導体記憶装置の製造方法は、ビ
ット線直下の１つの隙間部分から両側に延びる一対の隙
間部分が夫々ビット線間の直下に位置すべくワード線方
向に偏倚するようなパターンのフィールドシールド素子
分離構造を半導体基板上に形成する工程と、前記フィー
ルドシールド素子分離構造によって分離された素子領域
の前記半導体基板上であって、前記１つの隙間部分と前
記一対の隙間部分の夫々との間の領域に、ゲート絶縁膜
を介して、ワード線であるゲート電極配線を形成する工
程と、前記ゲート電極配線をキャップ絶縁膜及びサイド
ウォール絶縁膜で覆うとともに、前記サイドウォール絶
縁膜と前記フィールドシールド素子分離構造との間の部
分の前記半導体基板を露出させる工程と、全面に多結晶
シリコン膜を形成する工程と、前記多結晶シリコン膜
に、前記半導体基板とは反対導電型の不純物を導入する
工程と、前記多結晶シリコン膜をパターニングして、前
記１つの隙間部分において前記半導体基板に接触する第
１のパッド多結晶シリコン膜及び前記一対の隙間部分に
おいて夫々前記半導体基板に接触する一対の第２のパッ
ド多結晶シリコン膜を夫々形成する工程と、全面に層間
絶縁膜を形成する工程と、前記第１及び第２の多結晶シ
リコン膜の部分から前記半導体基板内に前記不純物を拡
散させる工程と、前記第１の多結晶シリコン膜の上の部
分の前記層間絶縁膜に第１の開孔を形成する工程と、前
記第１の開孔を通じて前記第１の多結晶シリコン膜に接
続するビット配線を前記第１の絶縁膜上にパターン形成
する工程と、前記ビット配線をキャップ絶縁膜及びサイ
ドウォール絶縁膜で覆う工程と、前記ビット配線と隣接
ビット配線との間の位置で且つ前記第２の多結晶シリコ
ン膜の上の部分の前記層間絶縁膜に第２の開孔を形成す
る工程と、前記第２の開孔を通じて前記第２の多結晶シ
リコン膜に接続するキャパシタ下部電極をパターン形成
する工程と、前記キャパシタ下部電極の上に容量絶縁膜
を形成する工程と、前記容量絶縁膜を介して前記キャパ
シタ下部電極に対向するキャパシタ上部電極を形成する
工程とを有する。

【００２２】本発明の一態様では、前記第２の開孔を形
成する際、前記ビット配線の前記サイドウォール絶縁膜
をエッチングマスクの少なくとも一部として用いる。

【００２３】発明の半導体記憶装置は、トランジスタと
キャパシタとからなるメモリセルを有する半導体記憶装
置において、ビット線方向に隣接する２つのメモリセル
が夫々のトランジスタの一方の不純物拡散層を共有して
メモリセル対を構成しており、各メモリセル対がフィー
ルドシールド素子分離構造によって他のメモリセル対か
ら素子分離されており、各メモリセル対の前記一方の不
純物拡散層がビット線の直下に形成されており、各メモ
リセル対の夫々のトランジスタの他方の不純物拡散層
が、夫々、ビット線間の直下に位置するとともに、一対
の前記他方の不純物拡散層が、前記一方の不純物拡散層
に関し、ワード線方向の互いに反対方向に偏倚して形成
されており、各メモリセル対が、前記一方の不純物拡散
層の直上位置で第１のパッド多結晶シリコン膜を介して
前記ビット線にコンタクトしており、各メモリセル対の
前記他方の不純物拡散層が、ビット線間の位置で、第２
のパッド多結晶シリコン膜を介して、夫々のメモリセル
のキャパシタの下部電極にコンタクトしており、前記第
１のパッド多結晶シリコン膜が、ワード線に沿った方向
において、２個の前記第２のパッド多結晶シリコン膜を
間に置いて配列され、前記第１のパッド多結晶シリコン
膜により構成されるビットコンタクトが、ビット線に沿
った方向において、４本のワード線を間に置いて配列さ
れており、前記第２のパッド多結晶シリコン膜が前記第
１のパッド多結晶シリコン膜よりも大きく形成されると
ともに、前記下部電極が実質的に前記ビット線よりも上
層に形成されている。

【００２４】

【作用】本発明においては、ビット線の直下にあってそ
のビット線に接続される各メモリセルの一方の不純物拡
散層（例えば、ソース）に対し、他方の不純物拡散層
（例えば、ドレイン）をワード線方向に偏倚させてビッ
ト線間の直下に形成することにより、ストレージコンタ
クトをビット線間でとるようにし、キャパシタ下部電極
であるストレージ電極よりも下にビット線を形成してい
る。従って、ビット線に対しては、セルアレイ部と周辺
部との間の段差が生じず、ビット線の解像不良等の問題
が生じない。また、ビット線がストレージ電極よりも下
に形成されるので、ビットコンタクトに邪魔されずに従
来よりもストレージ電極の平面積拡大が可能となる。更
に、ビット線の段差の問題に煩わされることなく、スト
レージ電極高さを高くして、セル容量を増やすことが可
能となり、更に、キャパシタ構造としてフィン型等の立
体構造を採ることも可能となる。

【００２５】

【実施例】以下、本発明を実施例につき図１〜図８を参
照して説明する。

【００２６】図１は、本発明の一実施例によるＤＲＡＭ
のレイアウトを示す概略平面図であり、図２は図１のII
−II線に沿った概略断面図、図３は図１のIII −III 線
に沿った概略断面図、図４は図１に対応してパッドシリ
コン膜のレイアウトを示す概略平面図、図５は図１に対
応してメモリセルのレイアウトを示す概略平面図であ
る。

【００２７】図２に示すように、Ｐ型シリコン基板１２
上にフィールドシールド素子分離構造１が形成され、こ
のフィールドシールド素子分離構造１により分離された
素子領域に、ワード線３を構成するメモリセルのゲート
電極配線及び周辺トランジスタのゲート電極１０が夫々
ゲート酸化膜１３を介して形成されている。そして、各
メモリセルの領域においてワード線３を間に挟むように
Ｎ型のドレイン拡散層２及びソース拡散層１７が夫々形
成され、メモリセルのアクセストランジスタを構成して
いる。また、周辺トランジスタの領域では、ゲート電極
１０を間に挟むように周辺トランジスタのＮ型のソース
／ドレイン拡散層２０が夫々形成されている。

【００２８】図２〜図４に示すように、各メモリセルの
ドレイン拡散層２及びソース拡散層１７並びに周辺トラ
ンジスタのソース／ドレイン拡散層２０の表面上には、
夫々パッド多結晶シリコン膜１８、４、１９が形成され
ている。これらの多結晶シリコン膜１８、４、１９は、
各拡散層２、１７、２０の不純物の拡散源として用いら
れたものであり、フィールドシールド素子分離構造１の
ＡＣサイドウォール２４とワード線３のサイドウォール
２７とで規定された開口を通してＰ型シリコン基板１２
に直接接触している。

【００２９】図２に示すように、各ソース拡散層１７
は、ビット線８に沿った方向に配列された２つのアクセ
ストランジスタのゲート電極によって共有されており、
パッド多結晶シリコン膜４及びビットコンタクト７を介
して、ビット線８に接続されている。即ち、各ソース拡
散層１７は、ビット線８に沿った方向に配列された２つ
のメモリセルで共有され、それらのメモリセルで、ビッ
トコンタクト７を共有するメモリセル対が構成されてい
る（図５参照）。

【００３０】図１及び図２に示すように、ビット線８
は、セルアレイ領域外へ引き出され、コラムデコーダな
どを構成する周辺トランジスタのソース／ドレイン拡散
層２０にパッド多結晶シリコン膜１９を介して接続され
ている。この時、図２に示すように、ビット線８が各メ
モリセルのストレージ電極６よりも下層に形成されてい
るので、セルアレイ部のビットコンタクト７を周辺部の
ビットコンタクト７と同じに浅く形成できるとともに、
セルアレイ部と周辺部とでビット線８に段差が存在しな
いので、ビット線８を形成する時に、ビット線８の解像
不良が発生することを防止できる。

【００３１】図２及び図３に示すように、各メモリセル
のドレイン拡散層２は、パッド多結晶シリコン膜１８及
びストレージコンタクト５を介して、ビット線８よりも
上に形成されたストレージ電極６と接続され、ストレー
ジ電極６上には、シリコン酸化膜／シリコン窒化膜／シ
リコン酸化膜の３層構造からなるＯＮＯ容量絶縁膜１１
を介して多結晶シリコン膜からなるセルプレート電極９
が形成されている。

【００３２】図５に示すように、各メモリセル対のソー
ス拡散層１７は、その直上のビットコンタクト７を介し
てビット線８（図４参照）に接続されるように、ビット
線８の直下位置に形成されている。一方、各ドレイン拡
散層２は、その直上のストレージコンタクト５がビット
線８の間の位置にくるように、ワード線３に沿った方向
に偏倚して形成されている。即ち、図示の例では、各メ
モリセル対のソース拡散層１７に対し、左側のドレイン
拡散層２は図でやゝ下方に、右側のドレイン拡散層２は
図でやゝ上方に夫々偏倚している。そして、ワード線３
の直下のドレイン拡散層２とソース拡散層１７との最短
距離部分がチャネルとなる。この時、必ずしも必要な構
成ではないが、ワード線３と直交するチャネルを形成す
るために、ソース拡散層１７とドレイン拡散層２とを完
全にはずらして形成せず、横方向（ビット線方向）で多
少オーバーラップ部分を有するようにするのが好まし
い。また、ドレイン拡散層２を偏倚させる方向は、左右
とも上又は左右とも下でもよいが、図示のように互いに
反対方向に偏倚させると、図１に示すストレージ電極６
の配置の関係から、メモリセル対を最も密に配置するこ
とができる。

【００３３】図４及び図５に示すように、パッド多結晶
シリコン膜４は、ワード線３に沿った方向において、２
個のパッド多結晶シリコン膜１８を間に置いて配列され
ており、ビット線８に沿った方向において、４本のワー
ド線３を間に置いて配列されている。そして、この結
果、図１及び図４に示すように、セルアレイ部における
ビットコンタクト７は、ビット線８に沿った方向では、
４本のワード線を間に挟み、ワード線３に沿った方向で
は、３本のビット線８を間に挟むようにして配置され
る。なお、パッド多結晶シリコン膜４とパッド多結晶シ
リコン膜１８とは、互いに同一形状でも、異なる形状で
もよい。後者の場合、各メモリセルのドレイン拡散層２
に接触するパッド多結晶シリコン膜１８を、ワード線３
に沿った方向に多少大きめに形成して、図３に示すフィ
ールドシールド素子分離構造１の上に比較的大きく延ば
し、これにより、ストレージコンタクト５との合わせず
れを防止するのが好ましい。

【００３４】本実施例の構成では、各メモリセルのスト
レージ電極６をビット線８よりも上の層に形成すること
ができて、いわゆるＣＯＢ構造とすることができるの
で、ビット線８やビットコンタクト７に邪魔されること
なく、ストレージ電極６の平面積を拡大することができ
る。このことは、逆に言うと、メモリセル容量を減少さ
せることなく、ビット線８の間隔を狭めることが可能だ
ということであり、これにより、メモリセルアレイの微
小化及び高集積化が達成される。

【００３５】また、本実施例の構成によれば、セルアレ
イ部においてビットコンタクト７のアスペクト比が大き
くなったり、セルアレイ部と周辺部との境界部分でビッ
ト線８の段差が大きくなったりするという問題を招くこ
となく、ストレージ電極６の立体化を図ることができ
る。即ち、ストレージ電極６を厚膜、円筒、フィン、凹
凸等の立体構造として、キャパシタの実効面積を増大さ
せることができる。

【００３６】更に、各ビット線８をセルプレート電極９
が覆うような構造となるため、ビット線間の干渉ノイズ
を排除できるという利点も有する。

【００３７】次に、図１〜図５で説明した構造の製造方
法を図２及び図６〜図８を参照して説明する。なお、図
６〜図８は、夫々、図３に対応した概略断面図である。

【００３８】まず、図６（ａ）に示すように、Ｐ型シリ
コン基板１２上の全面に、熱酸化法により、厚さが４０
〜６０ｎｍのパッド酸化膜２１を形成する。次に、この
パッド酸化膜２１の上に、ＬＰＣＶＤ法などにより、リ
ンがドープされた厚さ１５０〜２００ｎｍの多結晶シリ
コン膜２２及び厚さ２５０〜３００ｎｍのキャップ酸化
膜２３を夫々形成する。次に、フォトリソグラフィー及
び異方性ドライエッチング技術により、素子分離領域と
なる部分にのみ多結晶シリコン膜２２及びキャップ酸化
膜２３を残して、素子領域と素子分離領域とを形成す
る。この時の素子分離領域のパターニングにより、図５
に示すメモリセル対の形状が決定される。即ち、後にビ
ット線８直下のソース拡散層１７の部分となる中央の隙
間部分と、これに連続して、後にビット線８間のドレイ
ン拡散層２の部分となるワード線３方向に偏倚した両側
の隙間部分とが素子領域として形成される。

【００３９】次に、図６（ｂ）に示すように、ＬＰＣＶ
Ｄ法などにより、厚さが２５０〜３００ｎｍのシリコン
酸化膜を全面に堆積した後、異方性ドライエッチング技
術を用いてこれをエッチバックすることにより、多結晶
シリコン膜２２及びキャップ酸化膜２３の側壁にＡＣサ
イドウォール２４を形成し、シリコン基板１２上にフィ
ールドシールド素子分離構造を形成する。

【００４０】次に、図２に示すように、熱酸化法によ
り、素子領域のシリコン基板１２上にゲート酸化膜１３
を形成した後、ＣＶＤ法などにより、多結晶シリコン膜
と、シリコン酸化膜からなるキャップ絶縁膜とを全面に
形成し、フォトリソグラフィー及び異方性ドライエッチ
ング技術によりこれらをパターニングして、ワード線３
及びそのキャップ絶縁膜を形成する。次に、このワード
線３のパターン及びフィールドシールド素子分離構造を
マスクとして、シリコン基板１２内にヒ素等のＮ型不純
物を低濃度にイオン注入し、ＬＤＤ構造のＮ− 不純
物拡散層を形成する。次に、ＬＰＣＶＤ法などにより、
全面にシリコン酸化膜を堆積し、異方性ドライエッチン
グ技術を用いてこれをエッチバックすることにより、ワ
ード線３の側壁にサイドウォール２７を形成する。この
時、フィールドシールド素子分離構造のＡＣサイドウォ
ール２４間及びＡＣサイドウォール２４とワード線３の
サイドウォール２７との間のゲート酸化膜１３が除去さ
れ、その部分のシリコン基板１２が露出する。

【００４１】次に、図６（ｃ）に示すように、ＣＶＤ法
などにより、ノンドープの多結晶シリコン膜を全面に形
成する。次に、イオン注入法などにより、リン等のＮ型
不純物をこの多結晶シリコン膜に導入する。なお、多結
晶シリコン膜の堆積時に同時にＮ型不純物を導入しても
良い。この後、この多結晶シリコン膜を、図４に示すよ
うな形状にパターニングすることにより、パッド多結晶
シリコン膜４、１８を夫々形成する。

【００４２】この時、パッド多結晶シリコン膜４、１８
は、図２及び図６（ｃ）に示すように、フィールドシー
ルド素子分離構造のＡＣサイドウォール２４間及びＡＣ
サイドウォール２４とワード線３のサイドウォール２７
との間に自己整合的に形成された開口を通じてシリコン
基板１２に直接接触した状態で形成される。

【００４３】次に、図７（ａ）に示すように、常圧ＣＶ
Ｄ法などにより、第１層間絶縁膜１４としてのＢＰＳＧ
膜を全面に形成する。次に、８５０〜９００℃の熱処理
を施すことによって、ＢＰＳＧ膜の表面を平坦化すると
同時に、パッド多結晶シリコン膜４、１８に含まれるＮ
型不純物を、接触部分を通じてシリコン基板１２内に拡
散させ、ＬＤＤ構造のＮ＋ 不純物拡散層であると同
時にコンタクトインプラでもある高濃度のＮ型不純物拡
散層を形成する。本実施例では、ＬＤＤ構造のＮ−
不純物拡散層とＮ＋ 不純物拡散層とでメモリセルの
ドレイン拡散層２及びソース拡散層１７並びに周辺トラ
ンジスタのソース／ドレイン拡散層２０が夫々形成され
ている（図２参照）。なお、メモリセル及び周辺トラン
ジスタのソース／ドレインをＬＤＤ構造としない場合に
は、シリコン基板１２への低濃度のＮ型不純物のイオン
注入を行わず、パッド多結晶シリコン膜４、１８からの
不純物の拡散のみによって、夫々のソース／ドレイン拡
散層を形成することも可能である。その場合、チャネル
長は、不純物の横方向拡散を制御することによって制御
可能である。

【００４４】次に、パッド多結晶シリコン膜４に対応す
る部分の第１層間絶縁膜１４を、フォトリソグラフィー
及び異方性ドライエッチング技術により開孔し、ビット
コンタクト７を形成する。

【００４５】次に、ＣＶＤ法などにより、不純物がドー
プされた多結晶シリコン膜を全面に形成した後、スパッ
タ法又はＣＶＤ法などにより、タングステンシリサイド
を全面に形成し、次に、ＣＶＤ法などにより、キャップ
シリコン窒化膜１５を全面に形成する。しかる後、フォ
トリソグラフィー及び異方性ドライエッチング技術を用
いてこれらをパターニングすることにより、ポリサイド
構造のビット線８を形成する。

【００４６】次に、図７（ｂ）に示すように、ＣＶＤ法
などにより、シリコン窒化膜を全面に堆積し、これをエ
ッチバックすることによって、ビット線８の側壁にサイ
ドウォール２５を形成する。

【００４７】次に、図７（ｃ）に示すように、ビットコ
ンタクト７を含む領域のみをフォトレジスト２６で被覆
し、ウェット又はドライエッチングを行って、第１層間
絶縁膜１４を開孔し、ストレージコンタクト５を形成す
る。この時、シリコン窒化膜であるビット線８のサイド
ウォール２５がエッチングマスクとして作用し、これに
対してストレージコンタクト５が自己整合的に形成され
る。

【００４８】次に、図８（ａ）に示すように、フォトレ
ジスト２７を除去した後、ＣＶＤ法などにより、不純物
がドープされた多結晶シリコン膜を全面に堆積し、フォ
トリソグラフィー及び異方性ドライエッチング技術によ
り、これをパターニングし、ストレージ電極６を形成す
る。

【００４９】次に、図８（ｂ）に示すように、ＯＮＯ容
量絶縁膜１１及びセルプレート電極９をセルアレイ部全
面に形成する。

【００５０】しかる後、図２及び図３に示すように、第
２層間絶縁膜１６であるＢＰＳＧ膜を全面に形成する。

【００５１】

【発明の効果】本発明によれば、各メモリセルのストレ
ージ電極やセルプレート電極よりも下層にビット線を形
成するので、ストレージ電極の高さを高くしたり、スト
レージ電極を立体化したりして、セル容量を増やして
も、セルアレイ部におけるビットコンタクトのアスペク
ト比が大きくならず、また、セルアレイ部と周辺部とで
ビット線に段差が生じないので、ビット線の解像不良が
発生しない。

【００５２】また、各メモリセルのストレージコンタク
トをビット線間の位置に持ってくる手段として、各メモ
リセルの拡散層をワード線方向に互いに偏倚した位置に
形成しているので、例えば基板への不純物の拡散源であ
るパッド多結晶シリコン膜以外の特別の構成要素又は部
材を用いる必要がない。

【図面の簡単な説明】

【図１】本発明の一実施例によるＤＲＡＭのレイアウト
を示す概略平面図である。

【図２】図１のII−II線概略断面図である。

【図３】図１のIII −III 線概略断面図である。

【図４】パッド多結晶シリコン膜の部分における図１に
対応した概略平面図である。

【図５】メモリセルのレイアウトを示す図１に対応した
概略平面図である。

【図６】本発明の一実施例によるＤＲＡＭの製造方法を
工程順に示す図３に対応した概略断面図である。

【図７】本発明の一実施例によるＤＲＡＭの製造方法を
工程順に示す図３に対応した概略断面図である。

【図８】本発明の一実施例によるＤＲＡＭの製造方法を
工程順に示す図３に対応した概略断面図である。

【図９】従来のＤＲＡＭのセルレイアウトを示す概略平
面図である。

【図１０】図９のＸ−Ｘ線概略断面図である。

【図１１】図９のXI−XI線概略断面図である。

【符号の説明】

１ フィールドシールド素子分離構造 ２ ドレイン拡散層（Ｎ型拡散層） ３ ワード線（ゲート電極配線） ４、１８ パッド多結晶シリコン膜 ５ ストレージコンタクト ６ ストレージ電極 ７ ビットコンタクト ８ ビット線（ポリサイド配線） ９ セルプレート電極 １０ 周辺トランジスタゲート電極 １１ ＯＮＯ容量絶縁膜 １２ Ｐ型シリコン基板 １３ ゲート酸化膜 １４ 第１層間絶縁膜（ＢＰＳＧ） １５ キャップ窒化膜 １６ 第２層間絶縁膜（ＢＰＳＧ） １７ ソース拡散層（Ｎ型拡散層） ２０ 周辺トランジスタソース／ドレイン拡散層 ２１ パッド酸化膜 ２２ 多結晶シリコン膜 ２３ キャップ酸化膜 ２４ ＡＣサイドウォール ２５ ビット線のサイドウォール（シリコン窒化膜） ２７ ワード線のサイドウォール

フロントページの続き (56)参考文献 特開 平６−5811（ＪＰ，Ａ) 特開 平２−153565（ＪＰ，Ａ) 特開 平６−37279（ＪＰ，Ａ) 特開 平３−155665（ＪＰ，Ａ) 特開 昭64−756（ＪＰ，Ａ) 特開 平６−85086（ＪＰ，Ａ) 特開 平６−216331（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/8242

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 トランジスタとキャパシタとからなるメ
   モリセルを有する半導体記憶装置において、 ビット線方向に隣接する２つのメモリセルが夫々のトラ
   ンジスタの一方の不純物拡散層を共有してメモリセル対
   を構成しており、 各メモリセル対がフィールドシールド素子分離構造によ
   って他のメモリセル対から素子分離されており、 各メモリセル対の前記一方の不純物拡散層がビット線の
   直下に形成されており、 各メモリセル対の夫々のトランジスタの他方の不純物拡
   散層が、夫々、ビット線間の直下に位置するとともに、
   一対の前記他方の不純物拡散層が、前記一方の不純物拡
   散層に関し、ワード線方向の互いに反対方向に偏倚して
   形成されており、 各メモリセル対が、前記一方の不純物拡散層の直上位置
   で第１のパッド多結晶シリコン膜を介して前記ビット線
   にコンタクトしており、 各メモリセル対の前記他方の不純物拡散層が、ビット線
   間の位置で、第２のパッド多結晶シリコン膜を介して、
   夫々のメモリセルのキャパシタの下部電極にコンタクト
   しており、 前記第１のパッド多結晶シリコン膜が、ワード線に沿っ
   た方向において、２個の前記第２のパッド多結晶シリコ
   ン膜を間に置いて配列され、前記第１のパッド多結晶シ
   リコン膜により構成されるビットコンタクトが、ビット
   線に沿った方向において、４本のワード線を間に置いて
   配列されており、 前記第２のパッド多結晶シリコン膜が前記第１のパッド
   多結晶シリコン膜よりも大きく形成されるとともに、前
   記下部電極が実質的に前記ビット線よりも上層に形成さ
   れていることを特徴とする半導体記憶装置。
2. 【請求項２】 ビット線直下の１つの隙間部分から両側
   に延びる一対の隙間部分が夫々ビット線間の直下に位置
   すべくワード線方向に偏倚するようなパターンのフィー
   ルドシールド素子分離構造を半導体基板上に形成する工
   程と、 前記フィールドシールド素子分離構造によって分離され
   た素子領域の前記半導体基板上であって、前記１つの隙
   間部分と前記一対の隙間部分の夫々との間の領域に、ゲ
   ート絶縁膜を介して、ワード線であるゲート電極配線を
   形成する工程と、 前記ゲート電極配線をキャップ絶縁膜及びサイドウォー
   ル絶縁膜で覆うとともに、前記サイドウォール絶縁膜と
   前記フィールドシールド素子分離構造との間の部分の前
   記半導体基板を露出させる工程と、 全面に多結晶シリコン膜を形成する工程と、 前記多結晶シリコン膜に、前記半導体基板とは反対導電
   型の不純物を導入する工程と、 前記多結晶シリコン膜をパターニングして、前記１つの
   隙間部分において前記半導体基板に接触する第１のパッ
   ド多結晶シリコン膜及び前記一対の隙間部分において夫
   々前記半導体基板に接触する一対の第２のパッド多結晶
   シリコン膜を夫々形成する工程と、 全面に層間絶縁膜を形成する工程と、 前記第１及び第２の多結晶シリコン膜の部分から前記半
   導体基板内に前記不純物を拡散させる工程と、 前記第１の多結晶シリコン膜の上の部分の前記層間絶縁
   膜に第１の開孔を形成する工程と、 前記第１の開孔を通じて前記第１の多結晶シリコン膜に
   接続するビット配線を前記第１の絶縁膜上にパターン形
   成する工程と、 前記ビット配線をキャップ絶縁膜及びサイドウォール絶
   縁膜で覆う工程と、 前記ビット配線と隣接ビット配線との間の位置で且つ前
   記第２の多結晶シリコン膜の上の部分の前記層間絶縁膜
   に第２の開孔を形成する工程と、 前記第２の開孔を通じて前記第２の多結晶シリコン膜に
   接続するキャパシタ下部電極をパターン形成する工程
   と、 前記キャパシタ下部電極の上に容量絶縁膜を形成する工
   程と、 前記容量絶縁膜を介して前記キャパシタ下部電極に対向
   するキャパシタ上部電極を形成する工程とを有すること
   を特徴とする半導体記憶装置の製造方法。
3. 【請求項３】 前記第２の開孔を形成する際、前記ビッ
   ト配線の前記サイドウォール絶縁膜をエッチングマスク
   の少なくとも一部として用いることを特徴とする請求項
   ２に記載の半導体記憶装置の製造方法。
4. 【請求項４】 トランジスタとキャパシタとからなるメ
   モリセルを有する半導体記憶装置において、 ビット線方向に隣接する２つのメモリセルが夫々のトラ
   ンジスタの一方の不純物拡散層を共有してメモリセル対
   を構成しており、 各メモリセル対がフィールドシールド素子分離構造によ
   って他のメモリセル対から素子分離されており、 各メモリセル対の前記一方の不純物拡散層がビット線の
   直下に形成されており、 各メモリセル対の夫々のトランジスタの他方の不純物拡
   散層が、夫々、ビット線間の直下に位置するとともに、
   一対の前記他方の不純物拡散層が、前記一方の不純物拡
   散層に関し、ワード線方向の互いに反対方向に偏倚して
   形成されており、 各メモリセル対が、前記一方の不純物拡散層の直上位置
   で第１のパッド多結晶シリコン膜を介して前記ビット線
   にコンタクトしており、 各メモリセル対の前記他方の不純物拡散層が、ビット線
   間の位置で、第２のパッド多結晶シリコン膜を介して、
   夫々のメモリセルのキャパシタの下部電極にコンタクト
   しており、 前記第１のパッド多結晶シリコン膜が、ワード線に沿っ
   た方向において、２個の前記第２のパッド多結晶シリコ
   ン膜を間に置いて配列され、前記第１のパッド多結晶シ
   リコン膜により構成されるビットコンタクトが、ビット
   線に沿った方向において、４本のワード線を間に置いて
   配列されており、 前記下部電極が実質的に前記ビット線よりも上層に形成
   されていることを特徴とする半導体記憶装置。