JP2819958B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に１つのＭＯＳトランジスタと１つの情報蓄積用のト
レンチ・スタックド型キャパシタとからなるメモリセル
を有するＤＲＡＭに関する。
特に１つのＭＯＳトランジスタと１つの情報蓄積用のト
レンチ・スタックド型キャパシタとからなるメモリセル
を有するＤＲＡＭに関する。
【０００２】
【従来の技術】１つのＭＯＳトランジスタと１つの情報
蓄積用のキャパシタとからなるメモリセルを有するＤＲ
ＡＭは、当初、プレーナ型キャパシタを有していた。ト
レンチ型キャパシタを有するＤＲＡＭは、このプレーナ
型キャパシタを有するＤＲＡＭのメモリセルの占有面積
を縮小するという目的から出現した。
蓄積用のキャパシタとからなるメモリセルを有するＤＲ
ＡＭは、当初、プレーナ型キャパシタを有していた。ト
レンチ型キャパシタを有するＤＲＡＭは、このプレーナ
型キャパシタを有するＤＲＡＭのメモリセルの占有面積
を縮小するという目的から出現した。
【０００３】トレンチ型キャパシタを有するメモリセル
の一般的な構造は、以下のようになっている。ｎチャネ
ル型のＭＯＳトランジスタとトレンチ型キャパシタと
が、ｐ型シリコン基板の表面に設けられている。このＭ
ＯＳトランジスタは、ワード線を兼るゲート電極と、ゲ
ート酸化膜と、第１のｎ+ 型拡散層からなるソース領域
およびドレイン領域とから構成される。ドレイン領域
は、ビットコンタクト孔を介して、ビット線に接続され
る。このトレンチ型キャパシタは、ｐ型シリコン基板の
表面に設けられたトレンチに形成される。このトレンチ
型キャパシタは、このトレンチにより露出されたｐ型シ
リコン基板の表面に形成された第２のｎ+ 型拡散層（ス
トレージノード電極となる）と、このトレンチの表面に
形成された誘電体膜と、この誘電体膜を覆って設けられ
たセルプレート電極とから構成される。このトレンチの
上端において、ソース領域と第２のｎ+ 型拡散層とは直
接に接続している。メモリセル間の素子分離は、シリコ
ン基板の表面に設けられたｐ+型チャネルストッパー領
域（ここでチャネルストッパー領域をｐ+ 型と表現する
のは、この領域のｐ型の不純物濃度がｐ型シリコン基板
の不純物濃度より高いためである。）とフィールド酸化
膜とにより行なわれる。
の一般的な構造は、以下のようになっている。ｎチャネ
ル型のＭＯＳトランジスタとトレンチ型キャパシタと
が、ｐ型シリコン基板の表面に設けられている。このＭ
ＯＳトランジスタは、ワード線を兼るゲート電極と、ゲ
ート酸化膜と、第１のｎ+ 型拡散層からなるソース領域
およびドレイン領域とから構成される。ドレイン領域
は、ビットコンタクト孔を介して、ビット線に接続され
る。このトレンチ型キャパシタは、ｐ型シリコン基板の
表面に設けられたトレンチに形成される。このトレンチ
型キャパシタは、このトレンチにより露出されたｐ型シ
リコン基板の表面に形成された第２のｎ+ 型拡散層（ス
トレージノード電極となる）と、このトレンチの表面に
形成された誘電体膜と、この誘電体膜を覆って設けられ
たセルプレート電極とから構成される。このトレンチの
上端において、ソース領域と第２のｎ+ 型拡散層とは直
接に接続している。メモリセル間の素子分離は、シリコ
ン基板の表面に設けられたｐ+型チャネルストッパー領
域（ここでチャネルストッパー領域をｐ+ 型と表現する
のは、この領域のｐ型の不純物濃度がｐ型シリコン基板
の不純物濃度より高いためである。）とフィールド酸化
膜とにより行なわれる。
【０００４】この構造では、上記ｐ+ 型チャネルストッ
パー領域とトレンチ型キャパシタを構成する上記第２の
ｎ+ 型拡散層とは直接に接触して接合を形成する。この
接合により、接合リークによる蓄積情報の保持特性が劣
化するという問題がある。
パー領域とトレンチ型キャパシタを構成する上記第２の
ｎ+ 型拡散層とは直接に接触して接合を形成する。この
接合により、接合リークによる蓄積情報の保持特性が劣
化するという問題がある。
【０００５】この接合リークを阻止する方法としては、
ｎ- 型拡散層によりストレージノード電極を形成する方
法，もしくはｐ型シリコン基板そのものをストレージノ
ード電極として使用するという方法がある。例えば、５
Ｖの電源電圧によりメモリセルが駆動される（以後、５
Ｖ系と称する）とき、セルプレート電極は２．５Ｖに印
加されており、情報の書込みを行なうメモリセルのビッ
ト線は５Ｖに印加される。例えば、このメモリセルのＭ
ＯＳトランジスタの閾値電圧が１．０Ｖであるとする
と、この情報の書込みによりストレージノード電極は約
４Ｖに印加される。このため、これらの方法では、隣接
するトレンチ型キャパシタの間隔が０．８μｍ以上ない
と、ストレージノード電極からの空乏層の発生により、
隣接するトレンチ型キャパシタの間にパンチスルーが発
生して蓄積された情報の保持が困難になるるという別の
問題が生じる。すなわち、５Ｖ系によるトレンチ型キャ
パシタを有するＤＲＡＭでは、素子分離領域の間隔が微
細化に対する阻止要因となる。さらに別の問題点とし
て、α線によるソフトエラーが発生しやすくなるという
問題点がある。また、パンチスルーの発生を阻止するよ
うに素子分離領域の間隔が充分広くなっているとして
も、情報蓄積されたストレージノード電極からの空乏層
の発生はこのキャパシタの実効的な容量値を低減するこ
とになる。
ｎ- 型拡散層によりストレージノード電極を形成する方
法，もしくはｐ型シリコン基板そのものをストレージノ
ード電極として使用するという方法がある。例えば、５
Ｖの電源電圧によりメモリセルが駆動される（以後、５
Ｖ系と称する）とき、セルプレート電極は２．５Ｖに印
加されており、情報の書込みを行なうメモリセルのビッ
ト線は５Ｖに印加される。例えば、このメモリセルのＭ
ＯＳトランジスタの閾値電圧が１．０Ｖであるとする
と、この情報の書込みによりストレージノード電極は約
４Ｖに印加される。このため、これらの方法では、隣接
するトレンチ型キャパシタの間隔が０．８μｍ以上ない
と、ストレージノード電極からの空乏層の発生により、
隣接するトレンチ型キャパシタの間にパンチスルーが発
生して蓄積された情報の保持が困難になるるという別の
問題が生じる。すなわち、５Ｖ系によるトレンチ型キャ
パシタを有するＤＲＡＭでは、素子分離領域の間隔が微
細化に対する阻止要因となる。さらに別の問題点とし
て、α線によるソフトエラーが発生しやすくなるという
問題点がある。また、パンチスルーの発生を阻止するよ
うに素子分離領域の間隔が充分広くなっているとして
も、情報蓄積されたストレージノード電極からの空乏層
の発生はこのキャパシタの実効的な容量値を低減するこ
とになる。
【０００６】例えば特公昭５９−１９１３７３号公報に
よると、トレンチ型キャパシタを有するＤＲＡＭにおけ
る上記パンチスルー現象の発生という問題点を解決する
ものとして、トレンチ・スタックド型キャパシタを有す
るＤＲＡＭが開示されている。上記公報記載のトレンチ
・スタックド型キャパシタを有するメモリセルの構造
は、以下のようになっている。ｎチャネル型のＭＯＳト
ランジスタとトレンチ・スタックド型キャパシタとが、
ｐ型シリコン基板の表面に設けられている。このＭＯＳ
トランジスタの構成は、上記トレンチ型キャパシタを有
するＤＲＡＭのＭＯＳトランジスタと概ね同じである。
このトレンチ・スタックド型キャパシタは、その表面が
絶縁膜に覆われてｐ型シリコン基板に設けられた（Ｕ字
型の）トレンチに、埋設された姿態を有して形成され
る。このトレンチ・スタックド型キャパシタは、上記絶
縁膜を覆って設けられたストレージノード電極と、この
ストレージノード電極の表面を覆って設けられた誘電体
膜と、この誘電第膜の表面を覆って設けられたセルプレ
ート電極とから構成される。このストレージノード電極
は、ソース領域のtop faceに達するノードコンタクト孔
を介して、ソース領域に接続される。上記公報による
と、このような構造の採用により、ストレージノード電
極からの空乏層によるキャパシタ間のパンチスルーの発
生は生じず、素子分離領域の間隔に対する制約はなくな
り、微細化に適しているとしている。
よると、トレンチ型キャパシタを有するＤＲＡＭにおけ
る上記パンチスルー現象の発生という問題点を解決する
ものとして、トレンチ・スタックド型キャパシタを有す
るＤＲＡＭが開示されている。上記公報記載のトレンチ
・スタックド型キャパシタを有するメモリセルの構造
は、以下のようになっている。ｎチャネル型のＭＯＳト
ランジスタとトレンチ・スタックド型キャパシタとが、
ｐ型シリコン基板の表面に設けられている。このＭＯＳ
トランジスタの構成は、上記トレンチ型キャパシタを有
するＤＲＡＭのＭＯＳトランジスタと概ね同じである。
このトレンチ・スタックド型キャパシタは、その表面が
絶縁膜に覆われてｐ型シリコン基板に設けられた（Ｕ字
型の）トレンチに、埋設された姿態を有して形成され
る。このトレンチ・スタックド型キャパシタは、上記絶
縁膜を覆って設けられたストレージノード電極と、この
ストレージノード電極の表面を覆って設けられた誘電体
膜と、この誘電第膜の表面を覆って設けられたセルプレ
ート電極とから構成される。このストレージノード電極
は、ソース領域のtop faceに達するノードコンタクト孔
を介して、ソース領域に接続される。上記公報による
と、このような構造の採用により、ストレージノード電
極からの空乏層によるキャパシタ間のパンチスルーの発
生は生じず、素子分離領域の間隔に対する制約はなくな
り、微細化に適しているとしている。
【０００７】さらに特開昭６０−１２６８６１号公報に
よると、（Ｖ字型の）トレンチにより露出されたｐ型シ
リコン基板の表面にｐ+ 型拡散層を設けることにより、
キャパシタ間のパンチスルーの発生の抑止を確たるもの
にしている。
よると、（Ｖ字型の）トレンチにより露出されたｐ型シ
リコン基板の表面にｐ+ 型拡散層を設けることにより、
キャパシタ間のパンチスルーの発生の抑止を確たるもの
にしている。
【０００８】
【発明が解決しようとする課題】以上の議論は５Ｖ系の
ＤＲＡＭにおけるキャパシタ間のパンチスルーの抑止に
関して成立する。しかしながら以上の議論は、メモリセ
ルのＭＯＳトランジスタに関しては言及していない。素
子分離領域を構成するｐ+ 型チャネルストッパー領域と
このＭＯＳトランジスタのソース，ドレイン領域との接
合リークを低減するために、このソース，ドレイン領域
をｎ- 型拡散層で形成する方法も提案されているが、こ
の場合には隣接するＭＯＳトランジスタ間にパンチスル
ーが発生しやすくなる。
ＤＲＡＭにおけるキャパシタ間のパンチスルーの抑止に
関して成立する。しかしながら以上の議論は、メモリセ
ルのＭＯＳトランジスタに関しては言及していない。素
子分離領域を構成するｐ+ 型チャネルストッパー領域と
このＭＯＳトランジスタのソース，ドレイン領域との接
合リークを低減するために、このソース，ドレイン領域
をｎ- 型拡散層で形成する方法も提案されているが、こ
の場合には隣接するＭＯＳトランジスタ間にパンチスル
ーが発生しやすくなる。
【０００９】ＤＲＡＭの微細化に伴ない使用する電源電
圧が低くなり、例えば０．６μｍ設計ルールではメモリ
セルを駆動する電源電圧は３．３Ｖとなっている。この
場合には、セルプレート電極には１．６５Ｖが印加され
ており、情報の書込みを行なうメモリセルのビット線に
は５Ｖが印加される。例えば、このメモリセルのＭＯＳ
トランジスタの閾値電圧が１．０Ｖであるとすると、こ
の情報の書込みによりストレージノード電極には約２．
３Ｖが印加される。このため、この設計ルールでトレン
チ型キャパシタを有するＤＲＡＭを形成すると、隣接す
るトレンチ型キャパシタの間隔が０．４μｍ程度（例え
ば、素子分離領域の最小幅が０．６μｍ）あれば、スト
レージノード電極からの空乏層の発生による隣接するト
レンチ型キャパシタの間にパンチスルーが抑制できる。
ただし、情報蓄積されたストレージノード電極からの空
乏層の発生によるこのキャパシタの実効的な容量値を低
減を阻止することはできない。
圧が低くなり、例えば０．６μｍ設計ルールではメモリ
セルを駆動する電源電圧は３．３Ｖとなっている。この
場合には、セルプレート電極には１．６５Ｖが印加され
ており、情報の書込みを行なうメモリセルのビット線に
は５Ｖが印加される。例えば、このメモリセルのＭＯＳ
トランジスタの閾値電圧が１．０Ｖであるとすると、こ
の情報の書込みによりストレージノード電極には約２．
３Ｖが印加される。このため、この設計ルールでトレン
チ型キャパシタを有するＤＲＡＭを形成すると、隣接す
るトレンチ型キャパシタの間隔が０．４μｍ程度（例え
ば、素子分離領域の最小幅が０．６μｍ）あれば、スト
レージノード電極からの空乏層の発生による隣接するト
レンチ型キャパシタの間にパンチスルーが抑制できる。
ただし、情報蓄積されたストレージノード電極からの空
乏層の発生によるこのキャパシタの実効的な容量値を低
減を阻止することはできない。
【００１０】トレンチ・スタックド型キャパシタを有す
るＤＲＡＭでは、ストレージノード電極とソース領域と
を接続するためのノードコンタクト孔が必要である。Ｄ
ＲＡＭの微細化に伴ない、上記構造のトレンチ・スタッ
クド型キャパシタを有するＤＲＡＭでは、このノードコ
ンタクト孔の存在がメモリセルの占有面積の縮小の大き
く阻害することなる。
るＤＲＡＭでは、ストレージノード電極とソース領域と
を接続するためのノードコンタクト孔が必要である。Ｄ
ＲＡＭの微細化に伴ない、上記構造のトレンチ・スタッ
クド型キャパシタを有するＤＲＡＭでは、このノードコ
ンタクト孔の存在がメモリセルの占有面積の縮小の大き
く阻害することなる。
【００１１】本発明の目的は、トレンチ・スタックド型
キャパシタを有し、メモリセルを構成する素子とチャネ
ルストッパー領域との間のｐ−ｎ接合リークが起りにく
く、かつ、蓄積情報の保持特性が優れた微細化に適した
ＤＲＡＭを提供することにある。
キャパシタを有し、メモリセルを構成する素子とチャネ
ルストッパー領域との間のｐ−ｎ接合リークが起りにく
く、かつ、蓄積情報の保持特性が優れた微細化に適した
ＤＲＡＭを提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、ｐ型シリコン基板の表面に設けられた１つのＭＯＳ
トランジスタ，およびｐ型シリコン基板の表面に設けら
れたＵ字型のトレンチに埋設された姿態を有して形成さ
れた１つのトレンチ・スタックド型キャパシタから各々
が構成されたメモリセルを複数個有することと、一対の
上記メモリセルを構成する２つのＭＯＳトランジスタと
２つのトレンチ・スタックド型キャパシタとがｐ型シリ
コン基板の表面に設けられたｐ+ 型チャネルストッパー
領域，およびこのｐ+ 型チャネルストッパー領域上に自
己整合的に設けられたフィールド酸化膜からなる素子分
離領域に囲まれた素子領域に形成されることと、上記Ｍ
ＯＳトランジスタがワード線を兼るゲート電極とゲート
酸化膜と第１のｎ- 型拡散層からなるソース領域と第１
のｎ- 型拡散層およびビットコンタント孔に自己整合的
に形成された第１のｎ+ 型拡散層からなるドレイン領域
とからなり、このドレイン領域がビットコンタクト孔を
介してビット線に接続され、上記ＭＯＳトランジスタの
表面が第１の絶縁膜に覆われることと、上記Ｕ字型のト
レンチが上記第１の絶縁膜および上記ソース領域を貫通
して設けられ、このトレンチの側面において露出された
ｐ型シリコン基板の表面に第２のｎ- 型拡散層を有し、
このトレンチの側面を覆う第２の絶縁膜を有し、このト
レンチの底面において露出されたｐ型シリコン基板の表
面に第２のｎ+ 型拡散層を有することと、上記トレンチ
・スタックド型キャパシタが、上記トレンチの底面をノ
ードコンタクト孔として上記第２のｎ+ 型拡散層に接続
され，このトレンチの表面を覆って設けられたストレー
ジノード電極と、このストレージノード電極を覆って設
けられた誘電体膜と、この誘電体膜を覆って設けられた
セルプレート電極とからなることとを特徴とする。
は、ｐ型シリコン基板の表面に設けられた１つのＭＯＳ
トランジスタ，およびｐ型シリコン基板の表面に設けら
れたＵ字型のトレンチに埋設された姿態を有して形成さ
れた１つのトレンチ・スタックド型キャパシタから各々
が構成されたメモリセルを複数個有することと、一対の
上記メモリセルを構成する２つのＭＯＳトランジスタと
２つのトレンチ・スタックド型キャパシタとがｐ型シリ
コン基板の表面に設けられたｐ+ 型チャネルストッパー
領域，およびこのｐ+ 型チャネルストッパー領域上に自
己整合的に設けられたフィールド酸化膜からなる素子分
離領域に囲まれた素子領域に形成されることと、上記Ｍ
ＯＳトランジスタがワード線を兼るゲート電極とゲート
酸化膜と第１のｎ- 型拡散層からなるソース領域と第１
のｎ- 型拡散層およびビットコンタント孔に自己整合的
に形成された第１のｎ+ 型拡散層からなるドレイン領域
とからなり、このドレイン領域がビットコンタクト孔を
介してビット線に接続され、上記ＭＯＳトランジスタの
表面が第１の絶縁膜に覆われることと、上記Ｕ字型のト
レンチが上記第１の絶縁膜および上記ソース領域を貫通
して設けられ、このトレンチの側面において露出された
ｐ型シリコン基板の表面に第２のｎ- 型拡散層を有し、
このトレンチの側面を覆う第２の絶縁膜を有し、このト
レンチの底面において露出されたｐ型シリコン基板の表
面に第２のｎ+ 型拡散層を有することと、上記トレンチ
・スタックド型キャパシタが、上記トレンチの底面をノ
ードコンタクト孔として上記第２のｎ+ 型拡散層に接続
され，このトレンチの表面を覆って設けられたストレー
ジノード電極と、このストレージノード電極を覆って設
けられた誘電体膜と、この誘電体膜を覆って設けられた
セルプレート電極とからなることとを特徴とする。
【００１３】好ましくは、上記ストレージノード電極は
ｎ+ 型の多結晶シリコン膜からなる。さらに好ましく
は、上記ＭＯＳトランジスタのソース領域側のゲート電
極の側面には上記第１の絶縁膜からなるスペーサを有
し、上記トレンチがこのスペーサおよび上記フィールド
酸化膜に対して自己整合的に形成されている。
ｎ+ 型の多結晶シリコン膜からなる。さらに好ましく
は、上記ＭＯＳトランジスタのソース領域側のゲート電
極の側面には上記第１の絶縁膜からなるスペーサを有
し、上記トレンチがこのスペーサおよび上記フィールド
酸化膜に対して自己整合的に形成されている。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】ＤＲＡＭの複数のメモリセルの略平面図で
ある図１と、図１におけるＡＡ線での略断面図である図
２とを併せて参照すると、本発明の第１の実施例は、１
つのメモリセルが１つのＭＯＳトランジスタと１つのト
レンチ・スタックド型キャパシタとからなり、複数のメ
モリセルがオープン・ビット・ライン方式により配置さ
れたＤＲＡＭであり、ワード線５ａ，５ｂ，５ｃ等とビ
ット線１８，１８ｍ等との交差部分にそれぞれ素子領域
が設けられている。
ある図１と、図１におけるＡＡ線での略断面図である図
２とを併せて参照すると、本発明の第１の実施例は、１
つのメモリセルが１つのＭＯＳトランジスタと１つのト
レンチ・スタックド型キャパシタとからなり、複数のメ
モリセルがオープン・ビット・ライン方式により配置さ
れたＤＲＡＭであり、ワード線５ａ，５ｂ，５ｃ等とビ
ット線１８，１８ｍ等との交差部分にそれぞれ素子領域
が設けられている。
【００１６】このＤＲＡＭには０．６μｍ設計ルールが
採用され、最小加工寸法は０．４μｍであり、マスク目
合わせ精度は０．０５μｍである。１つのメモリセルの
ビット線，およびワード線と平行な方向の長さは、それ
ぞれ２．３５μｍ，１．３μｍである。このため、メモ
リセルの占有面積（セルサイズ）は、３．０５５μｍ2
となる。
採用され、最小加工寸法は０．４μｍであり、マスク目
合わせ精度は０．０５μｍである。１つのメモリセルの
ビット線，およびワード線と平行な方向の長さは、それ
ぞれ２．３５μｍ，１．３μｍである。このため、メモ
リセルの占有面積（セルサイズ）は、３．０５５μｍ2
となる。
【００１７】ｐ型シリコン基板１の表面に形成されたｐ
+ 型チャネルストッパー領域２とこのｐ+ 型チャネルス
トッパー領域２に自己整合的にこの上に形成されたフィ
ールド酸化膜３とから素子分離領域が形成され、この素
子分離領域に囲まれた素子領域にそれぞれ一対のメモリ
セルの２つのＭＯＳトランジスタと２つのトレンチ・ス
タックド型キャパシタとが形成される。これらのＭＯＳ
トランジスタおよびトレンチ・スタックド型キャパシタ
は、ＰＳＧ膜もしくはＢＰＳＧ膜等のリフロー性のよい
膜からなる層間絶縁膜１６により覆われている。この素
子分離領域の最小幅は０．６μｍであり、この素子領域
の最小幅は０．７μｍである。
+ 型チャネルストッパー領域２とこのｐ+ 型チャネルス
トッパー領域２に自己整合的にこの上に形成されたフィ
ールド酸化膜３とから素子分離領域が形成され、この素
子分離領域に囲まれた素子領域にそれぞれ一対のメモリ
セルの２つのＭＯＳトランジスタと２つのトレンチ・ス
タックド型キャパシタとが形成される。これらのＭＯＳ
トランジスタおよびトレンチ・スタックド型キャパシタ
は、ＰＳＧ膜もしくはＢＰＳＧ膜等のリフロー性のよい
膜からなる層間絶縁膜１６により覆われている。この素
子分離領域の最小幅は０．６μｍであり、この素子領域
の最小幅は０．７μｍである。
【００１８】ワード線５ａ，５ｂ，５ｃはそれぞれ膜厚
０．２μｍ，幅０．６μｍのｎ+ 型多結晶シリコン膜か
ら形成され、これらワード線５ａ，５ｂ，５ｃ上にはそ
れぞれ膜厚０．２μｍのシリコン酸化膜６が設けられて
いる。ワード線５ａとワード線５ｂとの間隔は１．１μ
ｍである。なお、ワード線は高融点金属膜，あるいは高
融点金属シリサイド膜で形成してもよい。層間絶縁膜１
６上に設けられたビット線１８，１８ｍは例えばアムミ
ニウム膜から形成され、ビット線１８，１８ｍの幅はそ
れぞれ０．５μｍであり、ビット線１８とビット線１８
ｍとの間隔は０．８μｍである。ビット線１８，１８ｍ
を含めて層間絶縁膜１６上には表面保護膜１９が設けら
れている。
０．２μｍ，幅０．６μｍのｎ+ 型多結晶シリコン膜か
ら形成され、これらワード線５ａ，５ｂ，５ｃ上にはそ
れぞれ膜厚０．２μｍのシリコン酸化膜６が設けられて
いる。ワード線５ａとワード線５ｂとの間隔は１．１μ
ｍである。なお、ワード線は高融点金属膜，あるいは高
融点金属シリサイド膜で形成してもよい。層間絶縁膜１
６上に設けられたビット線１８，１８ｍは例えばアムミ
ニウム膜から形成され、ビット線１８，１８ｍの幅はそ
れぞれ０．５μｍであり、ビット線１８とビット線１８
ｍとの間隔は０．８μｍである。ビット線１８，１８ｍ
を含めて層間絶縁膜１６上には表面保護膜１９が設けら
れている。
【００１９】それぞれのＭＯＳトランジスタは、それぞ
れワード線５ａ，５ｂ，５ｃからなるゲート電極と、膜
厚１０〜１５ｎｍのゲート酸化膜４と、第１のｎ- 型拡
散層７ａからなるソース領域と、第１のｎ- 型拡散層７
ｂおよび第１のｎ+ 型拡散層１３ｂからなるドレイン領
域とから形成されている。これら第１のｎ- 型拡散層７
ａ，７ｂの接合の深さは、それぞれ約０．２μｍであ
る。上記のシリコン酸化膜６を含めてそれぞれのＭＯＳ
トランジスタは、第１の絶縁膜であるところの膜厚２０
０ｎｍのシリコン酸化膜８ａにより覆われている。層間
絶縁膜１６，およびシリコン酸化膜８ａを貫通してそれ
ぞれのＭＯＳトランジスタのドレイン領域に達するビッ
トコンタクト孔１７，１７ａｂｍ等が設けられ、これら
のビットコンタクト孔１７，１７ａｂｍを介してビット
線１８，１８ｍがそれぞれのドレイン領域に接続され
る。これらのビットコンタクト孔１７，１７ａｂｍの大
きさはそれぞれ０．４μｍ□であるが、層間絶縁膜１６
を貫通する部分ではこれより広めになっている。ドレイ
ン領域を構成する上記第１のｎ+ 型拡散層１３ｂはそれ
ぞれビットコンタクト孔１７，１７ａｂｍに自己整合的
に形成されている。第１のｎ- 型拡散層７ａ，７ｂは上
記ｐ+ 型チャネルストッパー領域２と直接に接触する
が、第１のｎ+ 型拡散層１３ｂはｐ+ 型チャネルストッ
パー領域２と直接に接触しない。
れワード線５ａ，５ｂ，５ｃからなるゲート電極と、膜
厚１０〜１５ｎｍのゲート酸化膜４と、第１のｎ- 型拡
散層７ａからなるソース領域と、第１のｎ- 型拡散層７
ｂおよび第１のｎ+ 型拡散層１３ｂからなるドレイン領
域とから形成されている。これら第１のｎ- 型拡散層７
ａ，７ｂの接合の深さは、それぞれ約０．２μｍであ
る。上記のシリコン酸化膜６を含めてそれぞれのＭＯＳ
トランジスタは、第１の絶縁膜であるところの膜厚２０
０ｎｍのシリコン酸化膜８ａにより覆われている。層間
絶縁膜１６，およびシリコン酸化膜８ａを貫通してそれ
ぞれのＭＯＳトランジスタのドレイン領域に達するビッ
トコンタクト孔１７，１７ａｂｍ等が設けられ、これら
のビットコンタクト孔１７，１７ａｂｍを介してビット
線１８，１８ｍがそれぞれのドレイン領域に接続され
る。これらのビットコンタクト孔１７，１７ａｂｍの大
きさはそれぞれ０．４μｍ□であるが、層間絶縁膜１６
を貫通する部分ではこれより広めになっている。ドレイ
ン領域を構成する上記第１のｎ+ 型拡散層１３ｂはそれ
ぞれビットコンタクト孔１７，１７ａｂｍに自己整合的
に形成されている。第１のｎ- 型拡散層７ａ，７ｂは上
記ｐ+ 型チャネルストッパー領域２と直接に接触する
が、第１のｎ+ 型拡散層１３ｂはｐ+ 型チャネルストッ
パー領域２と直接に接触しない。
【００２０】シリコン酸化膜８ａおよびそれぞれのソー
ス領域の第１のｎ- 型拡散層７ａを貫通して、ｐ型シリ
コン基板１の表面には深さ約３μｍ，広さ０．６μｍ□
のＵ字型のトレンチ１０がそれぞれ設けられている。こ
れらトレンチ１０とワード線との間隔は０．２５μｍで
あり、フィールド酸化膜３との間隔は０．０５μｍ（こ
の値はマスク目合わせ精度と等しい）である。これらト
レンチ１０の側面により露出されたｐ型シリコン基板１
の表面にはそれぞれ第２のｎ- 型拡散層７ｃが形成さ
れ、これらトレンチ１０の側面は第２の絶縁膜である膜
厚２０〜５０ｎｍのシリコン酸化膜８ｂａにより覆われ
ている。これら第２のｎ- 型拡散層７ｃの接合の深さ
は、高々０．１μｍである。これらシリコン酸化膜８ｂ
ａはこれらトレンチ１０のスペーサとして機能し、これ
らシリコン酸化膜８ｂａに自己整合的にそれぞれのトレ
ンチ１０の底面にノードコンタクト孔１１，１１ｂｍ，
１１ｃｍ等が形成される。さらにこれらノードコンタク
ト孔１１，１１ｂｍ，１１ｃｍに自己整合的に、それぞ
れのトレンチ１０の底面により露出されたｐ型シリコン
基板１の表面には、それぞれ第２のｎ+ 型拡散層１３ａ
が形成されている。これら第２のｎ+ 型拡散層１３ａ
は、第２のｎ- 型拡散層７ｃを介して、それぞれ第１の
ｎ- 型拡散層７ａに電気的に接続される。
ス領域の第１のｎ- 型拡散層７ａを貫通して、ｐ型シリ
コン基板１の表面には深さ約３μｍ，広さ０．６μｍ□
のＵ字型のトレンチ１０がそれぞれ設けられている。こ
れらトレンチ１０とワード線との間隔は０．２５μｍで
あり、フィールド酸化膜３との間隔は０．０５μｍ（こ
の値はマスク目合わせ精度と等しい）である。これらト
レンチ１０の側面により露出されたｐ型シリコン基板１
の表面にはそれぞれ第２のｎ- 型拡散層７ｃが形成さ
れ、これらトレンチ１０の側面は第２の絶縁膜である膜
厚２０〜５０ｎｍのシリコン酸化膜８ｂａにより覆われ
ている。これら第２のｎ- 型拡散層７ｃの接合の深さ
は、高々０．１μｍである。これらシリコン酸化膜８ｂ
ａはこれらトレンチ１０のスペーサとして機能し、これ
らシリコン酸化膜８ｂａに自己整合的にそれぞれのトレ
ンチ１０の底面にノードコンタクト孔１１，１１ｂｍ，
１１ｃｍ等が形成される。さらにこれらノードコンタク
ト孔１１，１１ｂｍ，１１ｃｍに自己整合的に、それぞ
れのトレンチ１０の底面により露出されたｐ型シリコン
基板１の表面には、それぞれ第２のｎ+ 型拡散層１３ａ
が形成されている。これら第２のｎ+ 型拡散層１３ａ
は、第２のｎ- 型拡散層７ｃを介して、それぞれ第１の
ｎ- 型拡散層７ａに電気的に接続される。
【００２１】上記トレンチ・スタックド型キャパシタは
それぞれトレンチ１０に埋設された姿態を有して形成さ
れる。これらトレンチ・スタックド型キャパシタは、膜
厚１００ｎｍのｎ+ 型多結晶シリコン膜からなるストレ
ージノード電極１２，１２ａｍ，１２ｂｍ，１２ｃｍ等
と、それぞれシリコン酸化膜に換算して１．５〜２．０
ｎｍの膜厚を有する誘電体膜１４と、膜厚２００ｎｍの
ｎ+ 型多結晶シリコン膜からなるセルプレート電極１５
とから構成される。ストレージノード電極１２等は、シ
リコン酸化膜８ｂａを介してトレンチ１０の側面を覆
い、トレンチ１０の底面において（ノードコンタクト孔
１１等を介して）第２のｎ+ 型拡散層１３ａに接続さ
れ、シリコン酸化膜８ａを介してフィールド酸化膜２お
よびワード線上に延在する。これらストレージノード電
極１２の間隔は、最小加工寸法である０．４μｍであ
る。
それぞれトレンチ１０に埋設された姿態を有して形成さ
れる。これらトレンチ・スタックド型キャパシタは、膜
厚１００ｎｍのｎ+ 型多結晶シリコン膜からなるストレ
ージノード電極１２，１２ａｍ，１２ｂｍ，１２ｃｍ等
と、それぞれシリコン酸化膜に換算して１．５〜２．０
ｎｍの膜厚を有する誘電体膜１４と、膜厚２００ｎｍの
ｎ+ 型多結晶シリコン膜からなるセルプレート電極１５
とから構成される。ストレージノード電極１２等は、シ
リコン酸化膜８ｂａを介してトレンチ１０の側面を覆
い、トレンチ１０の底面において（ノードコンタクト孔
１１等を介して）第２のｎ+ 型拡散層１３ａに接続さ
れ、シリコン酸化膜８ａを介してフィールド酸化膜２お
よびワード線上に延在する。これらストレージノード電
極１２の間隔は、最小加工寸法である０．４μｍであ
る。
【００２２】上述したよに、それぞれのＭＯＳトランジ
スタのソース領域とトレンチ・スタックド型キャパシタ
のストレージノード電極１２等とを接続するノードコン
タクト孔１１等がそれぞれトレンチ１０の底面に設けら
れているため、トレンチ・スタックド型キャパシタを有
する上記第１の実施例のメモリセルの占有面積は従来の
トレンチ・スタックド型キャパシタを有するＤＲＡＭの
メモリセルの占有面積より少なくともこのノードコンタ
クト孔１１の面積（０．６μｍ□）の分だけ小さくな
る。また、第２のｎ+ 拡散層１３ａ（および第１のｎ+
拡散層１３ｂ）がｐ+ 型チャネルストッパー領域２と直
接に接触しないため、接合リークによる蓄積情報の保持
特性の劣化は低減される。また、メモリセルの駆動電源
電圧が３．３Ｖである場合、素子分離領域の最小幅が上
記のような値（０．６μｍ）であるならば、第２のｎ-
型拡散層７ｃの間隔は少なくとも０．５μｍあるので、
それぞれのトレンチ１０に形成された第２のｎ- 型拡散
層７ｃの間のパンチスルーの発生は抑止される。さら
に、キャパシタの情報が蓄積されたときには第２のｎ-
型拡散層７ｃからの空乏層の伸びが生ずるが、第２の絶
縁膜であるシリコン酸化膜８ｂａが存在することと、キ
ャパシタを構成するストレージノード電極１２等がｎ+
型多結晶シリコン膜で形成されているためにこれらのス
トレージノード電極１２からの空乏層の伸びが小さいこ
ととから、このときのこのキャパシタの容量値の実効的
な低下は起らない。すなわち、この第２のｎ- 型拡散層
７ｃからの空乏層の伸びはこのキャパシタの容量値に直
接に影響をおよぼさない。
スタのソース領域とトレンチ・スタックド型キャパシタ
のストレージノード電極１２等とを接続するノードコン
タクト孔１１等がそれぞれトレンチ１０の底面に設けら
れているため、トレンチ・スタックド型キャパシタを有
する上記第１の実施例のメモリセルの占有面積は従来の
トレンチ・スタックド型キャパシタを有するＤＲＡＭの
メモリセルの占有面積より少なくともこのノードコンタ
クト孔１１の面積（０．６μｍ□）の分だけ小さくな
る。また、第２のｎ+ 拡散層１３ａ（および第１のｎ+
拡散層１３ｂ）がｐ+ 型チャネルストッパー領域２と直
接に接触しないため、接合リークによる蓄積情報の保持
特性の劣化は低減される。また、メモリセルの駆動電源
電圧が３．３Ｖである場合、素子分離領域の最小幅が上
記のような値（０．６μｍ）であるならば、第２のｎ-
型拡散層７ｃの間隔は少なくとも０．５μｍあるので、
それぞれのトレンチ１０に形成された第２のｎ- 型拡散
層７ｃの間のパンチスルーの発生は抑止される。さら
に、キャパシタの情報が蓄積されたときには第２のｎ-
型拡散層７ｃからの空乏層の伸びが生ずるが、第２の絶
縁膜であるシリコン酸化膜８ｂａが存在することと、キ
ャパシタを構成するストレージノード電極１２等がｎ+
型多結晶シリコン膜で形成されているためにこれらのス
トレージノード電極１２からの空乏層の伸びが小さいこ
ととから、このときのこのキャパシタの容量値の実効的
な低下は起らない。すなわち、この第２のｎ- 型拡散層
７ｃからの空乏層の伸びはこのキャパシタの容量値に直
接に影響をおよぼさない。
【００２３】この第１の実施例のＤＲＡＭの製造工程を
説明するための図２と同様の略断面図である図３，図４
を併せて参照すると、このＤＲＡＭのメモリセルは以下
のように製造される。（なお、ＣＭＯＳトランジスタで
構成される周辺回路もメモリセルの形成にあわせて形成
されるが、この周辺回路にかかわる製造方法については
言及しない。）まず、不純物濃度が１×１０16〜１×１
０17ｃｍ-3のｐ型シリコン基板１の表面にｐ+ 型チャネ
ルストッパー領域２およびＬＯＣＯＳ型のフィールド酸
化膜３からなる素子分離領域を形成し、この素子分離領
域に囲まれた素子領域に膜厚１０〜１５ｎｍのゲート酸
化膜４を形成する。全面に膜厚０．２μｍのｎ+ 型多結
晶シリコン膜と膜厚０．２μｍのシリコン酸化膜６を形
成し、公知のフォトリソグラフィ技術によりこれらのシ
リコン酸化膜６とｎ+ 型多結晶シリコン膜とを順次エッ
チングして、ワード線５ａ，５ｂ，５ｃ等を形成する。
このとき、ワード線５ａ，５ｂ，５ｃ上には上記シリコ
ン酸化膜６が残っている。次に、これらシリコン酸化膜
６とワード線５ａ，５ｂ，５ｃ等とをマスクにした５×
１０13ｃｍ-2の燐のイオン注入を行ない、第１のｎ- 型
拡散層７ａ，７ｂを形成する。これら第１のｎ- 型拡散
層７ａ，７ｂの接合の深さは、最終的にそれぞれ約０．
２μｍとなる。次に、全面に第１の絶縁膜である膜厚２
００ｎｍのシリコン酸化膜８ａを堆積する。続いて、ト
レンチが形成される領域に開口部を有するフォトレジス
ト膜９ａを形成し、このフォトレジスト膜９ａをマスク
にして上記シリコン酸化膜８ａをエッチング除去する
〔図３（ａ）〕。
説明するための図２と同様の略断面図である図３，図４
を併せて参照すると、このＤＲＡＭのメモリセルは以下
のように製造される。（なお、ＣＭＯＳトランジスタで
構成される周辺回路もメモリセルの形成にあわせて形成
されるが、この周辺回路にかかわる製造方法については
言及しない。）まず、不純物濃度が１×１０16〜１×１
０17ｃｍ-3のｐ型シリコン基板１の表面にｐ+ 型チャネ
ルストッパー領域２およびＬＯＣＯＳ型のフィールド酸
化膜３からなる素子分離領域を形成し、この素子分離領
域に囲まれた素子領域に膜厚１０〜１５ｎｍのゲート酸
化膜４を形成する。全面に膜厚０．２μｍのｎ+ 型多結
晶シリコン膜と膜厚０．２μｍのシリコン酸化膜６を形
成し、公知のフォトリソグラフィ技術によりこれらのシ
リコン酸化膜６とｎ+ 型多結晶シリコン膜とを順次エッ
チングして、ワード線５ａ，５ｂ，５ｃ等を形成する。
このとき、ワード線５ａ，５ｂ，５ｃ上には上記シリコ
ン酸化膜６が残っている。次に、これらシリコン酸化膜
６とワード線５ａ，５ｂ，５ｃ等とをマスクにした５×
１０13ｃｍ-2の燐のイオン注入を行ない、第１のｎ- 型
拡散層７ａ，７ｂを形成する。これら第１のｎ- 型拡散
層７ａ，７ｂの接合の深さは、最終的にそれぞれ約０．
２μｍとなる。次に、全面に第１の絶縁膜である膜厚２
００ｎｍのシリコン酸化膜８ａを堆積する。続いて、ト
レンチが形成される領域に開口部を有するフォトレジス
ト膜９ａを形成し、このフォトレジスト膜９ａをマスク
にして上記シリコン酸化膜８ａをエッチング除去する
〔図３（ａ）〕。
【００２４】次に、フォトレジスト膜９ａを除去した
後、シリコン酸化膜８ａをマスクにした公知のＲＩＥ法
によりｐ型シリコン基板１をエンチングし、深さ３μ
ｍ，広さ０．６μｍ□のトレンチ１０を形成する。続い
て、５×１０14ｃｍ-2の砒素の回転傾斜イオン注入を行
ない、これらトレンチ１０の表面に第２のｎ- 型拡散層
７ｃを形成する。これら第２のｎ- 型拡散層７ｃの最終
的な接合の深さは、高々０．１μｍである〔図１，図３
（ｂ）〕。
後、シリコン酸化膜８ａをマスクにした公知のＲＩＥ法
によりｐ型シリコン基板１をエンチングし、深さ３μ
ｍ，広さ０．６μｍ□のトレンチ１０を形成する。続い
て、５×１０14ｃｍ-2の砒素の回転傾斜イオン注入を行
ない、これらトレンチ１０の表面に第２のｎ- 型拡散層
７ｃを形成する。これら第２のｎ- 型拡散層７ｃの最終
的な接合の深さは、高々０．１μｍである〔図１，図３
（ｂ）〕。
【００２５】次に、全面に第２の絶縁膜である膜厚２０
〜５０ｎｍのシリコン酸化膜８ｂを形成する〔図３
（ｃ）〕。次に、異方性ドライエッチングによりシリコ
ン酸化膜８ｂのエッチバックを行ない、トレンチ１０の
側面にスペーサとなるシリコン酸化膜８ｂａを残留形成
する。このエッチングにより、それぞれのトレンチ１０
の底面にはそれぞれノードコンタクト孔１１，１１ｂ
ｍ，１１ｃｍ等が形成される。なおこのとき、第１のｎ
- 型拡散層７ｂ（ドレイン領域）直上のシリコン酸化膜
８ａの側面にもシリコン酸化膜８ｂｂが残留形成される
〔図１，図４（ａ）〕。
〜５０ｎｍのシリコン酸化膜８ｂを形成する〔図３
（ｃ）〕。次に、異方性ドライエッチングによりシリコ
ン酸化膜８ｂのエッチバックを行ない、トレンチ１０の
側面にスペーサとなるシリコン酸化膜８ｂａを残留形成
する。このエッチングにより、それぞれのトレンチ１０
の底面にはそれぞれノードコンタクト孔１１，１１ｂ
ｍ，１１ｃｍ等が形成される。なおこのとき、第１のｎ
- 型拡散層７ｂ（ドレイン領域）直上のシリコン酸化膜
８ａの側面にもシリコン酸化膜８ｂｂが残留形成される
〔図１，図４（ａ）〕。
【００２６】次に、全面に膜厚１００ｎｍのｎ+ 型多結
晶シリコン膜を形成し、このｎ+ 型多結晶シリコン膜を
公知のフォトリソグラフィ技術でパターニングし、スト
レージノード電極１２，１２ａｍ，１２ｂｍ，１２ｃｍ
等を形成する。このとき、シリコン酸化膜８ｂｂは除去
される。次に、熱処理によりストレージノード電極１
２，１２ａｍ，１２ｂｍ，１２ｃｍ等からｎ型不純物の
拡散を行ない、それぞれのトレンチ１０の底面に第２の
ｎ+ 型拡散層１３ａを形成する〔図１，図４（ｂ）〕。
なお、タングステン膜，あるいはタングステンシリサイ
ド膜によりストレージノード電極を形成した後、５×１
０15ｃｍ-2程度の砒素のイオン注入，熱処理により第２
のｎ+ 拡散層を形成してもよい。
晶シリコン膜を形成し、このｎ+ 型多結晶シリコン膜を
公知のフォトリソグラフィ技術でパターニングし、スト
レージノード電極１２，１２ａｍ，１２ｂｍ，１２ｃｍ
等を形成する。このとき、シリコン酸化膜８ｂｂは除去
される。次に、熱処理によりストレージノード電極１
２，１２ａｍ，１２ｂｍ，１２ｃｍ等からｎ型不純物の
拡散を行ない、それぞれのトレンチ１０の底面に第２の
ｎ+ 型拡散層１３ａを形成する〔図１，図４（ｂ）〕。
なお、タングステン膜，あるいはタングステンシリサイ
ド膜によりストレージノード電極を形成した後、５×１
０15ｃｍ-2程度の砒素のイオン注入，熱処理により第２
のｎ+ 拡散層を形成してもよい。
【００２７】次に、少なくともストレージノード電極１
２，１２ａｍ，１２ｂｍ，１２ｃｍ等の表面にシリコン
酸化膜に換算して１．５〜２．０ｎｍの膜厚を有する誘
電体膜し、膜厚２００ｎｍのｎ+ 型多結晶シリコン膜を
形成する。公知のフォトリソグラフィ技術によりこのｎ
+ 型多結晶シリコン膜と誘電体膜とをパターニングし、
誘電体膜１４とセルプレート電極１５とを形成する〔図
４（ｃ）〕。この誘電体膜は、例えばシリコン酸化膜と
シリコン窒化膜とシリコン酸化膜との積層膜である。あ
るいは、タンタルオキサイド膜でもよい。また、セルプ
レート電極はｎ+ 型多結晶シリコン膜に限定されるもの
ではなく、高融点金属膜，あるいは高融点金属合金膜等
を使用してもよい。
２，１２ａｍ，１２ｂｍ，１２ｃｍ等の表面にシリコン
酸化膜に換算して１．５〜２．０ｎｍの膜厚を有する誘
電体膜し、膜厚２００ｎｍのｎ+ 型多結晶シリコン膜を
形成する。公知のフォトリソグラフィ技術によりこのｎ
+ 型多結晶シリコン膜と誘電体膜とをパターニングし、
誘電体膜１４とセルプレート電極１５とを形成する〔図
４（ｃ）〕。この誘電体膜は、例えばシリコン酸化膜と
シリコン窒化膜とシリコン酸化膜との積層膜である。あ
るいは、タンタルオキサイド膜でもよい。また、セルプ
レート電極はｎ+ 型多結晶シリコン膜に限定されるもの
ではなく、高融点金属膜，あるいは高融点金属合金膜等
を使用してもよい。
【００２８】次に、全面に例えばＢＰＳＧ膜を堆積し、
リフロー処理を行なって層間絶縁膜１６を形成する。次
に、公知のフォトリソグラフィ技術により層間絶縁膜１
６，およびシリコン酸化膜８ａを順次エッチングして第
１のｎ- 型拡散層７ｂに達するビットコンタクト孔１
７，１７ａｂｍ等を形成する。シリコン酸化膜８ａにお
けるビットコンタクト孔１７，１７ａｂｍ等の広さは
０．４μｍ□であるが、層間絶縁膜１６におけるビット
コンタクト孔１７，１７ａｂｍ等の広さは０．４μｍ□
より広くなっている。これは、このエッチングにおける
シリコン酸化膜８ａと層間絶縁膜とのエッチング・レー
トが異なることを利用している。次に、層間絶縁膜１６
をマスクにした５×１０15〜１×１０16ｃｍ-2の燐のイ
オン注入を行ない、さらに熱処理を行ない、それぞれの
ビットコンタクト孔１７，１７ａｂｍに自己整合的な第
１のｎ+ 型拡散層１３ｂを形成する。続いて、公知の方
法により例えばアルミニウムからなるビット線１８，１
８ｍ等を形成する。最後に、全面に例えばシリコン酸化
膜，ＰＳＧ膜，シリコン窒化膜，あるいばポリイミド膜
等からなる表面保護膜１９を形成する〔図１，図２〕。
リフロー処理を行なって層間絶縁膜１６を形成する。次
に、公知のフォトリソグラフィ技術により層間絶縁膜１
６，およびシリコン酸化膜８ａを順次エッチングして第
１のｎ- 型拡散層７ｂに達するビットコンタクト孔１
７，１７ａｂｍ等を形成する。シリコン酸化膜８ａにお
けるビットコンタクト孔１７，１７ａｂｍ等の広さは
０．４μｍ□であるが、層間絶縁膜１６におけるビット
コンタクト孔１７，１７ａｂｍ等の広さは０．４μｍ□
より広くなっている。これは、このエッチングにおける
シリコン酸化膜８ａと層間絶縁膜とのエッチング・レー
トが異なることを利用している。次に、層間絶縁膜１６
をマスクにした５×１０15〜１×１０16ｃｍ-2の燐のイ
オン注入を行ない、さらに熱処理を行ない、それぞれの
ビットコンタクト孔１７，１７ａｂｍに自己整合的な第
１のｎ+ 型拡散層１３ｂを形成する。続いて、公知の方
法により例えばアルミニウムからなるビット線１８，１
８ｍ等を形成する。最後に、全面に例えばシリコン酸化
膜，ＰＳＧ膜，シリコン窒化膜，あるいばポリイミド膜
等からなる表面保護膜１９を形成する〔図１，図２〕。
【００２９】ＤＲＡＭの複数のメモリセルの略平面図で
ある図５と、図５におけるＢＢ線での略断面図である図
６とを併せて参照すると、本発明の第２の実施例は、１
つのメモリセルが１つのＭＯＳトランジスタと１つのト
レンチ・スタックド型キャパシタとからなり、複数のメ
モリセルがオープン・ビット・ライン方式により配置さ
れたＤＲＡＭであり、ワード線１０５ａ，１０５ｂ，１
０５ｃ等とビット線１１８，１１８ｍ等との交差部分に
それぞれ素子領域が設けられている。
ある図５と、図５におけるＢＢ線での略断面図である図
６とを併せて参照すると、本発明の第２の実施例は、１
つのメモリセルが１つのＭＯＳトランジスタと１つのト
レンチ・スタックド型キャパシタとからなり、複数のメ
モリセルがオープン・ビット・ライン方式により配置さ
れたＤＲＡＭであり、ワード線１０５ａ，１０５ｂ，１
０５ｃ等とビット線１１８，１１８ｍ等との交差部分に
それぞれ素子領域が設けられている。
【００３０】上記第１の実施例と同様にこのＤＲＡＭも
０．６μｍ設計ルールが採用され、最小加工寸法は０．
４μｍであり、マスク目合わせ精度は０．０５μｍであ
る。１つのメモリセルのビット線，およびワード線と平
行な方向の長さは、それぞれ２．３μｍ，１．２μｍで
ある。このため、メモリセルの占有面積（セルサイズ）
は、２．７６μｍ2 となり、上記第１の実施例のメモリ
セルの占有面積（３．０５５μｍ2 ）より小さくなる。
０．６μｍ設計ルールが採用され、最小加工寸法は０．
４μｍであり、マスク目合わせ精度は０．０５μｍであ
る。１つのメモリセルのビット線，およびワード線と平
行な方向の長さは、それぞれ２．３μｍ，１．２μｍで
ある。このため、メモリセルの占有面積（セルサイズ）
は、２．７６μｍ2 となり、上記第１の実施例のメモリ
セルの占有面積（３．０５５μｍ2 ）より小さくなる。
【００３１】ｐ+ 型チャネルストッパー領域２とフィー
ルド酸化膜３とから素子分離領域の最小幅は０．６μｍ
であり、また素子領域の最小幅は０．６μｍである。ワ
ード線１０５ａ，１０５ｂ，１０５ｃはそれぞれ膜厚
０．２μｍ，幅０．６μｍのｎ+ 型多結晶シリコン膜か
ら形成され、ワード線１０５ａとワード線１０５ｂとの
間隔は１．１μｍである。ビットコンタクト孔１１７，
１１７ｍを介して第１のｎ+ 型拡散層１３ｂに接続され
るビット線１１８，１１８ｍの幅はそれぞれ０．５μｍ
であり、ビット線１１８とビット線１１８ｍとの間隔は
０．７μｍである。ワード線１０５ａ，１０５ｂ，１０
５ｃにおける第１のｎ- 型拡散層７ａ（ソース領域）側
の側面には、第１の絶縁膜である膜厚０．２５μｍのシ
リコン酸化膜８ａａからなるスペーサが設けられてい
る。それぞれのトレンチ１０は、このシリコン酸化膜８
ａａとフィールド酸化膜３のに対して自己整合的に形成
されている。このため、上述のように本実施例ではメモ
リセルの占有面積が小さくなる。
ルド酸化膜３とから素子分離領域の最小幅は０．６μｍ
であり、また素子領域の最小幅は０．６μｍである。ワ
ード線１０５ａ，１０５ｂ，１０５ｃはそれぞれ膜厚
０．２μｍ，幅０．６μｍのｎ+ 型多結晶シリコン膜か
ら形成され、ワード線１０５ａとワード線１０５ｂとの
間隔は１．１μｍである。ビットコンタクト孔１１７，
１１７ｍを介して第１のｎ+ 型拡散層１３ｂに接続され
るビット線１１８，１１８ｍの幅はそれぞれ０．５μｍ
であり、ビット線１１８とビット線１１８ｍとの間隔は
０．７μｍである。ワード線１０５ａ，１０５ｂ，１０
５ｃにおける第１のｎ- 型拡散層７ａ（ソース領域）側
の側面には、第１の絶縁膜である膜厚０．２５μｍのシ
リコン酸化膜８ａａからなるスペーサが設けられてい
る。それぞれのトレンチ１０は、このシリコン酸化膜８
ａａとフィールド酸化膜３のに対して自己整合的に形成
されている。このため、上述のように本実施例ではメモ
リセルの占有面積が小さくなる。
【００３２】ノードコンタクト孔１１１，１１１ｂｍ，
１１１ｃｍを介して第２のｎ+ 型拡散層１３ａに接続さ
れるストレージノード電極１１２，１１２ｂｍ，１１２
ｃｍは上記第１の実施例と同様に膜厚１００ｎｍのｎ+
型多結晶シリコン膜から形成され、ストレージノード電
極の間隔は０．４μｍである。
１１１ｃｍを介して第２のｎ+ 型拡散層１３ａに接続さ
れるストレージノード電極１１２，１１２ｂｍ，１１２
ｃｍは上記第１の実施例と同様に膜厚１００ｎｍのｎ+
型多結晶シリコン膜から形成され、ストレージノード電
極の間隔は０．４μｍである。
【００３３】上記第２の実施例は、上述したようにメモ
ルセルの占有面積の縮小に関しては、上記第１の実施例
よりも有効である。本実施例においてもメモリセルの駆
動電源電圧が３．３Ｖである場合、第２のｎ- 型拡散層
７ｃの間隔は少なくとも０．４μｍあるので、上記第１
の実施例に比較して多少効果は低減されるが、それぞれ
のトレンチ１０に形成された第２のｎ- 型拡散層７ｃの
間のパンチスルーの発生は抑制される。その他の効果に
関しては、上記第２の実施例は上記第１の実施例の有し
た効果を有している。
ルセルの占有面積の縮小に関しては、上記第１の実施例
よりも有効である。本実施例においてもメモリセルの駆
動電源電圧が３．３Ｖである場合、第２のｎ- 型拡散層
７ｃの間隔は少なくとも０．４μｍあるので、上記第１
の実施例に比較して多少効果は低減されるが、それぞれ
のトレンチ１０に形成された第２のｎ- 型拡散層７ｃの
間のパンチスルーの発生は抑制される。その他の効果に
関しては、上記第２の実施例は上記第１の実施例の有し
た効果を有している。
【００３４】この第２の実施例のＤＲＡＭの製造工程を
示す図６と同様の略断面図である図７を併せて参照する
と、このＤＲＡＭのメモリセルは以下のように製造され
る。
示す図６と同様の略断面図である図７を併せて参照する
と、このＤＲＡＭのメモリセルは以下のように製造され
る。
【００３５】まず上記第１の実施例と同様の方法によ
り、ｐ型シリコン基板１の表面にｐ+型チャネルストッ
パー領域２とフィールド酸化膜３とゲート酸化膜４とを
形成し、ワード線１０５ａ，１０５ｂ，１０５ｃと膜厚
０．２μｍのシリコン酸化膜６と第１のｎ- 型拡散層７
ａ，７ｂとを形成する。次に、全面に第１の絶縁膜であ
る膜厚２５０ｎｍのシリコン酸化膜８ａを形成する。続
いて、第１のｎ- 型拡散層７ｂ上が完全に覆われるパタ
ーンを有するフォトレジスト膜９ｂを形成する。次に、
このフォトレジスト膜９ｂをマスクにしてシリコン酸化
膜８ａのエッチバックを行ない、ワード線１０５ａ，１
０５ｂ，１０５ｃにおける第１のｎ- 型拡散層７ａ（ソ
ース領域）側の側面にシリコン酸化膜８ａａからなるス
ペーサを残留形成する〔図７（ａ）〕。このとき、シリ
コン酸化膜６，フィールド酸化膜３も一部エッチングさ
れる。
り、ｐ型シリコン基板１の表面にｐ+型チャネルストッ
パー領域２とフィールド酸化膜３とゲート酸化膜４とを
形成し、ワード線１０５ａ，１０５ｂ，１０５ｃと膜厚
０．２μｍのシリコン酸化膜６と第１のｎ- 型拡散層７
ａ，７ｂとを形成する。次に、全面に第１の絶縁膜であ
る膜厚２５０ｎｍのシリコン酸化膜８ａを形成する。続
いて、第１のｎ- 型拡散層７ｂ上が完全に覆われるパタ
ーンを有するフォトレジスト膜９ｂを形成する。次に、
このフォトレジスト膜９ｂをマスクにしてシリコン酸化
膜８ａのエッチバックを行ない、ワード線１０５ａ，１
０５ｂ，１０５ｃにおける第１のｎ- 型拡散層７ａ（ソ
ース領域）側の側面にシリコン酸化膜８ａａからなるス
ペーサを残留形成する〔図７（ａ）〕。このとき、シリ
コン酸化膜６，フィールド酸化膜３も一部エッチングさ
れる。
【００３６】次に、上記フォトレジスト膜９ｂを除去し
た後、フィールド酸化膜３，シリコン酸化膜８ａａ（お
よびシリコン酸化膜８ａ，６）をマスクにしてそれぞれ
の第１のｎ- 型拡散層７ａを貫通するトレンチ１０を形
成する。次に、上記第１の実施例と同様の方法により、
それぞれのトレンチ１０の表面に第２のｎ- 型拡散層７
ｃを形成する。続いて、全面に第２の絶縁膜である膜厚
２０〜５０ｎｍのシリコン酸化膜を形成し、異方性ドラ
イエッチングによりこのシリコン酸化膜のエッチバック
を行ない、トレンチ１０の側面にスペーサとなるシリコ
ン酸化膜８ｂａを残留形成する。このエッチングによ
り、それぞれのトレンチ１０の底面にはそれぞれノード
コンタクト孔１１１，１１１ｂｍ，１１１ｃｍ等が形成
される。なおこのとき、シリコン酸化膜８ａの側面にも
シリコン酸化膜８ｂｂ，８ｂｃが残留形成される〔図
５，図７（ｂ）〕。
た後、フィールド酸化膜３，シリコン酸化膜８ａａ（お
よびシリコン酸化膜８ａ，６）をマスクにしてそれぞれ
の第１のｎ- 型拡散層７ａを貫通するトレンチ１０を形
成する。次に、上記第１の実施例と同様の方法により、
それぞれのトレンチ１０の表面に第２のｎ- 型拡散層７
ｃを形成する。続いて、全面に第２の絶縁膜である膜厚
２０〜５０ｎｍのシリコン酸化膜を形成し、異方性ドラ
イエッチングによりこのシリコン酸化膜のエッチバック
を行ない、トレンチ１０の側面にスペーサとなるシリコ
ン酸化膜８ｂａを残留形成する。このエッチングによ
り、それぞれのトレンチ１０の底面にはそれぞれノード
コンタクト孔１１１，１１１ｂｍ，１１１ｃｍ等が形成
される。なおこのとき、シリコン酸化膜８ａの側面にも
シリコン酸化膜８ｂｂ，８ｂｃが残留形成される〔図
５，図７（ｂ）〕。
【００３７】次に、上記第１の実施例と同様の方法によ
り、膜厚１００ｎｍのｎ+ 型多結晶シリコン膜からなる
ストレージノード電極１１２，１１２ａｍ，１１２ｂ
ｍ，１１２ｃｍ等を形成し、第２のｎ+ 型拡散層１３ａ
を形成し、シリコン酸化膜に換算して１．５〜２．０ｎ
ｍの膜厚を有する誘電体膜１４を形成し、膜厚２００ｎ
ｍのｎ+ 型多結晶シリコン膜からなるセルプレート電極
１５とを形成する〔図５，図７（ｃ）〕。
り、膜厚１００ｎｍのｎ+ 型多結晶シリコン膜からなる
ストレージノード電極１１２，１１２ａｍ，１１２ｂ
ｍ，１１２ｃｍ等を形成し、第２のｎ+ 型拡散層１３ａ
を形成し、シリコン酸化膜に換算して１．５〜２．０ｎ
ｍの膜厚を有する誘電体膜１４を形成し、膜厚２００ｎ
ｍのｎ+ 型多結晶シリコン膜からなるセルプレート電極
１５とを形成する〔図５，図７（ｃ）〕。
【００３８】その後、上記第１の実施例と同様の方法に
より、層間絶縁膜１６を形成し、ビットコンタクト孔１
１７，１１７ａｂｍ等を形成し、それぞれのビットコン
タクト孔１１７，１１７ａｂｍに自己整合的な第１のｎ
+ 型拡散層１３ｂを形成し、例えばアルミニウムからな
るビット線１１８，１１８ｍ等を形成し、例えばシリコ
ン酸化膜，ＰＳＧ膜，シリコン窒化膜，あるいばポリイ
ミド膜等からなる表面保護膜１９を形成する〔図５，図
６〕。
より、層間絶縁膜１６を形成し、ビットコンタクト孔１
１７，１１７ａｂｍ等を形成し、それぞれのビットコン
タクト孔１１７，１１７ａｂｍに自己整合的な第１のｎ
+ 型拡散層１３ｂを形成し、例えばアルミニウムからな
るビット線１１８，１１８ｍ等を形成し、例えばシリコ
ン酸化膜，ＰＳＧ膜，シリコン窒化膜，あるいばポリイ
ミド膜等からなる表面保護膜１９を形成する〔図５，図
６〕。
【００３９】上記第１，および第２の実施例は本発明を
複数のメモリセルがオープン・ビット・ライン方式によ
り配置されたＤＲＡＭに適用した例であるが、本発明を
複数のメモリセルがフォルディッド・ビット・ライン方
式により配置されたＤＲＡＭに適用することは可能であ
る。フォルディッド・ビット・ライン方式でのメモリセ
ルの占有面積を小さくする方法の１つが同一出願人によ
る特開平４−６５８７２号公報に開示されている。上記
公報では、２組の一対のビット線が交互に配置され、ジ
グザグした形状のワード線は概略ビット線に直交して配
置されている。素子領域およびストレージノード電極は
ビット線に対して一定の角度を持て配置することによ
り、メモリセルの占有面積を小さくしている。キャパシ
タはスタックド型キャパシタである。
複数のメモリセルがオープン・ビット・ライン方式によ
り配置されたＤＲＡＭに適用した例であるが、本発明を
複数のメモリセルがフォルディッド・ビット・ライン方
式により配置されたＤＲＡＭに適用することは可能であ
る。フォルディッド・ビット・ライン方式でのメモリセ
ルの占有面積を小さくする方法の１つが同一出願人によ
る特開平４−６５８７２号公報に開示されている。上記
公報では、２組の一対のビット線が交互に配置され、ジ
グザグした形状のワード線は概略ビット線に直交して配
置されている。素子領域およびストレージノード電極は
ビット線に対して一定の角度を持て配置することによ
り、メモリセルの占有面積を小さくしている。キャパシ
タはスタックド型キャパシタである。
【００４０】ＤＲＡＭの複数のメモリセルの略平面図で
ある図８と、図８におけるＣＣ線での略断面図である図
９とを併せて参照すると、上記公報記載のＤＲＡＭに上
記第２の実施例を適用した場合（キャパシタをトレンチ
・スタックド型キャパシタに置き換えた場合）、以下の
ようになる。
ある図８と、図８におけるＣＣ線での略断面図である図
９とを併せて参照すると、上記公報記載のＤＲＡＭに上
記第２の実施例を適用した場合（キャパシタをトレンチ
・スタックド型キャパシタに置き換えた場合）、以下の
ようになる。
【００４１】このＤＲＡＭも０．６μｍ設計ルールが採
用され、最小加工寸法は０．４μｍであり、マスク目合
わせ精度は０．０５μｍである。それぞれ構成要素の材
料，および膜厚は上記第２の実施例と同じてあるが、そ
れぞれ構成要素の幅，間隔，および形状等で上記第２の
実施例と異なるものを以下に示す。
用され、最小加工寸法は０．４μｍであり、マスク目合
わせ精度は０．０５μｍである。それぞれ構成要素の材
料，および膜厚は上記第２の実施例と同じてあるが、そ
れぞれ構成要素の幅，間隔，および形状等で上記第２の
実施例と異なるものを以下に示す。
【００４２】ｐ型シリコン基板１の表面に形成されたｐ
+ 型チャネルストッパー領域２とフィールド酸化膜３と
から素子分離領域の最小幅は０．７μｍであり、素子領
域の最小幅は０．６μｍである。ジグザグした形状を有
するワード線２０５ａ，２０５ｂ，２０５ｃ，２０５
ｄ，２０５ｅのゲート部分での幅はそれぞれ０．６μｍ
であり、最小幅はそれぞれ０．４μｍである。
+ 型チャネルストッパー領域２とフィールド酸化膜３と
から素子分離領域の最小幅は０．７μｍであり、素子領
域の最小幅は０．６μｍである。ジグザグした形状を有
するワード線２０５ａ，２０５ｂ，２０５ｃ，２０５
ｄ，２０５ｅのゲート部分での幅はそれぞれ０．６μｍ
であり、最小幅はそれぞれ０．４μｍである。
【００４３】図８に示したように、ビット線２１８ｍ，
およびビット線２１８ｎは、それぞれ一対の線からな
り、交互に配置されている。一対のビット線２１８ｍが
右側に配置されたセンスアンプ（図示せず）により折り
返されているならば、一対のビット線２１８ｎは左側に
配置されたセンスアンプ（図示せず）により折り返され
ている。それぞれ一対のビット線２１８ｍ，２１８ｎの
幅はそれぞれ０．６μｍであり、ビット線２１８ｍとビ
ット線２１８ｎとの間隔は０．４μｍである。ビット線
２１８ｍ，２１８ｎの幅が上記第２の実施例のビット線
の幅より広いのは、それぞれビット線に対して角度を持
って配置された０．４μｍ□のビットコンタクト孔２１
７ａｂｎ，２１７ｂｃｍ，２１７ｃｄｎ，２１７ｄｅｍ
等をこれらのビット線で覆うためである。また、ビット
線２１８ｍとビット線２１８ｎとの間隔は、素子分離領
域の最小幅と関連するが、この場合にはビット線２１８
ｍとビット線２１８ｎとの間隔が最小加工寸法により制
限される。
およびビット線２１８ｎは、それぞれ一対の線からな
り、交互に配置されている。一対のビット線２１８ｍが
右側に配置されたセンスアンプ（図示せず）により折り
返されているならば、一対のビット線２１８ｎは左側に
配置されたセンスアンプ（図示せず）により折り返され
ている。それぞれ一対のビット線２１８ｍ，２１８ｎの
幅はそれぞれ０．６μｍであり、ビット線２１８ｍとビ
ット線２１８ｎとの間隔は０．４μｍである。ビット線
２１８ｍ，２１８ｎの幅が上記第２の実施例のビット線
の幅より広いのは、それぞれビット線に対して角度を持
って配置された０．４μｍ□のビットコンタクト孔２１
７ａｂｎ，２１７ｂｃｍ，２１７ｃｄｎ，２１７ｄｅｍ
等をこれらのビット線で覆うためである。また、ビット
線２１８ｍとビット線２１８ｎとの間隔は、素子分離領
域の最小幅と関連するが、この場合にはビット線２１８
ｍとビット線２１８ｎとの間隔が最小加工寸法により制
限される。
【００４４】上記第２の実施例と同様に、それぞれのト
レンチ１０の底面に形成されたノードコンタクト孔２１
１ａｍ，２１１ａｎ，２１１ｂｍ，２１１ｂｎ，２１１
ｃｍ，２１１ｃｎ，２１１ｄｍ，２１１ｄｎ，２１１ｅ
ｎを介して、ストレージノード電極２１２ａｍ，２１２
ａｎ，２１２ｂｍ，２１２ｂｎ，２１２ｃｍ，２１２ｃ
ｎ，２１２ｄｍ，２１２ｄｎ，２１２ｅｎはそれぞれ第
２のｎ+ 型拡散層１３ａに接続される。これらストレー
ジノード電極の最小間隔は０．４μｍである。
レンチ１０の底面に形成されたノードコンタクト孔２１
１ａｍ，２１１ａｎ，２１１ｂｍ，２１１ｂｎ，２１１
ｃｍ，２１１ｃｎ，２１１ｄｍ，２１１ｄｎ，２１１ｅ
ｎを介して、ストレージノード電極２１２ａｍ，２１２
ａｎ，２１２ｂｍ，２１２ｂｎ，２１２ｃｍ，２１２ｃ
ｎ，２１２ｄｍ，２１２ｄｎ，２１２ｅｎはそれぞれ第
２のｎ+ 型拡散層１３ａに接続される。これらストレー
ジノード電極の最小間隔は０．４μｍである。
【００４５】上記公報記載のＤＲＡＭのキャパシタに通
常の構造のトレンチ・スタックド型キャパシタを適用し
た場合に比べて、上記適用例は上記第２の実施例の有し
た効果を有する。
常の構造のトレンチ・スタックド型キャパシタを適用し
た場合に比べて、上記適用例は上記第２の実施例の有し
た効果を有する。
【００４６】
【発明の効果】本発明のＤＲＡＭのメモリセルにおいて
は、ｐ+ 型チャネルストッパー領域と直接に接触してい
るｎ型拡散層は第１，および第２のｎ- 型拡散層である
ため、接合リークが低くなる。また、従来のｎ- 型拡散
層をストレージノード電極としたトレンチ型キャパシタ
と異なり、本発明のＤＲＡＭのメモリセルのトレンチ・
スタックド型キャパシタのストレージノード電極は例え
ばｎ+ 型の多結晶シリコン膜で構成することが可能であ
るため、情報蓄積されたときのストレージノード電極か
らの空乏層によるキャパシタの実効的な容量値の低減は
起らない。なおことのき、第２のｎ- 型拡散層では空乏
層の発生が大きいが、この空乏層は第２の絶縁膜の存在
によりキャパシタに直接には影響しない。さらに、本発
明では、メモリセルを構成するＭＯＳトランジスタ間で
のパンチスルーが抑制できるならば、キャパシタ間のパ
ンチスルーも抑制される。さらにまた、本発明では、ノ
ードコンタクト孔がトレンチの底面に設けられているこ
とから、従来のトレンチ・スタックド型キャパシタを有
するＤＲＡＭのメモリセルよりメモリセルの占有面積が
縮小される。すなわち、本発明は半導体記憶装置の微細
化に対して有効であり、特に、メモリセルの駆動電源電
圧が低いサブミクロン設計ルールによるＤＲＡＭにおい
て有効である。
は、ｐ+ 型チャネルストッパー領域と直接に接触してい
るｎ型拡散層は第１，および第２のｎ- 型拡散層である
ため、接合リークが低くなる。また、従来のｎ- 型拡散
層をストレージノード電極としたトレンチ型キャパシタ
と異なり、本発明のＤＲＡＭのメモリセルのトレンチ・
スタックド型キャパシタのストレージノード電極は例え
ばｎ+ 型の多結晶シリコン膜で構成することが可能であ
るため、情報蓄積されたときのストレージノード電極か
らの空乏層によるキャパシタの実効的な容量値の低減は
起らない。なおことのき、第２のｎ- 型拡散層では空乏
層の発生が大きいが、この空乏層は第２の絶縁膜の存在
によりキャパシタに直接には影響しない。さらに、本発
明では、メモリセルを構成するＭＯＳトランジスタ間で
のパンチスルーが抑制できるならば、キャパシタ間のパ
ンチスルーも抑制される。さらにまた、本発明では、ノ
ードコンタクト孔がトレンチの底面に設けられているこ
とから、従来のトレンチ・スタックド型キャパシタを有
するＤＲＡＭのメモリセルよりメモリセルの占有面積が
縮小される。すなわち、本発明は半導体記憶装置の微細
化に対して有効であり、特に、メモリセルの駆動電源電
圧が低いサブミクロン設計ルールによるＤＲＡＭにおい
て有効である。
【図１】本発明の第１の実施例を説明するための略平面
図である。
図である。
【図２】上記第１の実施例を説明するための図１におけ
るＡＡ線での略断面図である。
るＡＡ線での略断面図である。
【図３】上記第１の実施例の製造工程を説明するための
図２と同様の略断面図である。
図２と同様の略断面図である。
【図４】上記第１の実施例の製造工程を説明するための
図２と同様の略断面図である。
図２と同様の略断面図である。
【図５】本発明の第２の実施例を説明するための略平面
図である。
図である。
【図６】上記第２の実施例を説明するための図５におけ
るＢＢ線での略断面図である。
るＢＢ線での略断面図である。
【図７】上記第２の実施例の製造工程を説明するための
図６と同様の略断面図である。
図６と同様の略断面図である。
【図８】本発明の第３の実施例を説明するための略平面
図である。
図である。
【図９】上記第３の実施例を説明するための図８におけ
るＣＣ線での略断面図である。
るＣＣ線での略断面図である。
１ ｐ型シリコン基板 ２ ｐ+ 型チャネルストッパー領域 ３ フィールド酸化膜 ４ ゲート酸化膜 ５ａ，５ｂ，５ｃ，１０５ａ，１０５ｂ，１０５ｃ，２
０５ｂ，２０５ｃ，２０５ｄ，２０５ｅ ワード線 ６，８ａ，８ａａ，８ｂ，８ｂａ，８ｂｂ，８ｂｃ
シリコン酸化膜 ７ａ，７ｂ，７ｃ ｎ- 型拡散層 ９ａ，９ｂ フォトレジスト膜 １０ トレンチ １１，１１ｂｍ，１１ｃｍ，１１１，１１１ｂｍ，１１
１ｃｍ，２１１ａｍ，２１１ｂｍ，２１１ｂｎ，２１１
ｃｍ，２１１ｃｎ，２１１ｄｍ，２１１ｄｎ，２１１ｅ
ｎ ノードコンタクト孔 １２，１２ｂｍ，１２ｃｍ，１１２，１１２ｂｍ，１１
２ｃｍ，２１２ａｍ，２１２ｂｍ，２１２ｂｎ，２１２
ｃｍ，２１２ｃｎ，２１２ｄｍ，２１２ｄｎ，２１２ｅ
ｎ ストレージノード電極 １３ａ，１３ｂ ｎ+ 型拡散層 １４ 誘電体膜 １５ セルプレート電極 １６ 層間絶縁膜 １７，１７ａｂｍ，１１７，１１７ａｂｍ，２１７ａｂ
ｎ，２１７ｂｃｍ，２１７ｃｄｎ，２１７ｄｅｍ ビ
ットコンタクト孔 １８，１８ｍ，１１８，１１８ｍ，２１８ｍ，２１８ｎ
ビット線 １９ 表面保護膜
０５ｂ，２０５ｃ，２０５ｄ，２０５ｅ ワード線 ６，８ａ，８ａａ，８ｂ，８ｂａ，８ｂｂ，８ｂｃ
シリコン酸化膜 ７ａ，７ｂ，７ｃ ｎ- 型拡散層 ９ａ，９ｂ フォトレジスト膜 １０ トレンチ １１，１１ｂｍ，１１ｃｍ，１１１，１１１ｂｍ，１１
１ｃｍ，２１１ａｍ，２１１ｂｍ，２１１ｂｎ，２１１
ｃｍ，２１１ｃｎ，２１１ｄｍ，２１１ｄｎ，２１１ｅ
ｎ ノードコンタクト孔 １２，１２ｂｍ，１２ｃｍ，１１２，１１２ｂｍ，１１
２ｃｍ，２１２ａｍ，２１２ｂｍ，２１２ｂｎ，２１２
ｃｍ，２１２ｃｎ，２１２ｄｍ，２１２ｄｎ，２１２ｅ
ｎ ストレージノード電極 １３ａ，１３ｂ ｎ+ 型拡散層 １４ 誘電体膜 １５ セルプレート電極 １６ 層間絶縁膜 １７，１７ａｂｍ，１１７，１１７ａｂｍ，２１７ａｂ
ｎ，２１７ｂｃｍ，２１７ｃｄｎ，２１７ｄｅｍ ビ
ットコンタクト孔 １８，１８ｍ，１１８，１１８ｍ，２１８ｍ，２１８ｎ
ビット線 １９ 表面保護膜
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (3)
- 【請求項１】 ｐ型シリコン基板の表面に設けられた１
つのＭＯＳトランジスタ，および前記ｐ型シリコン基板
の表面に設けられたＵ字型のトレンチに埋設された姿態
を有して形成された１つのトレンチ・スタックド型キャ
パシタから各々が形成されるメモリセルを複数個有する
ことと、 一対の前記メモリセルを構成する２つの前記ＭＯＳトラ
ンジスタと２つのトレンチ・スタックド型キャパシタと
が、前記ｐ型シリコン基板の表面に設けられたｐ+ 型チ
ャネルストッパー領域，および前記ｐ+ 型チャネルスト
ッパー領域上に自己整合的に設けられたフィールド酸化
膜からなる素子分離領域に囲まれた素子領域に形成され
ることと、 前記ＭＯＳトランジスタがワード線を兼るゲート電極，
ゲート酸化膜，第１のｎ- 型拡散層からなるソース領
域，および前記第１のｎ- 型拡散層並びにビットコンタ
クト孔に自己整合的に形成された第１のｎ+ 型拡散層か
らなるドレイン領域とからなり、前記ドレイン領域が前
記ビットコンタント孔を介してビット線に接続され、前
記ＭＯＳトランジスタの表面が第１の絶縁膜に覆われる
ことと、 前記Ｕ字型のトレンチが前記第１の絶縁膜および前記ソ
ース領域を貫通して設けられ、前記トレンチの側面にお
いて露出された前記ｐ型シリコン基板の表面に第２のｎ
- 型拡散層を有し、前記トレンチの側面を覆う第２の絶
縁膜を有し、前記トレンチの底面において露出された前
記ｐ型シリコン基板の表面に第２のｎ+型拡散層を有す
ることと、 前記トレンチ・スタックド型キャパシタが、前記トレン
チの底面をノードコンタクト孔として前記第２のｎ+ 型
拡散層に接続され，前記トレンチの表面を覆って設けら
れたストレージノード電極と、前記ストレージノード電
極を覆って設けられた誘電体膜と、前記誘電体膜を覆っ
て設けられたセルプレート電極とからなることとを特徴
とする半導体記憶装置。 - 【請求項２】 前記ストレージノード電極がｎ+ 型の多
結晶シリコン膜からなることを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項３】 前記ＭＯＳトランジスタの前記ソース領
域側のゲート電極の側面には前記第１の絶縁膜からなる
スペーサを有し、前記トレンチが前記スペーサおよび前
記フィールド酸化膜に対して自己整合的に設けられてい
ることを併せて特徴とする請求項１記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239486A JP2819958B2 (ja) | 1991-09-13 | 1992-09-08 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-262839 | 1991-09-13 | ||
| JP26283991 | 1991-09-13 | ||
| JP4239486A JP2819958B2 (ja) | 1991-09-13 | 1992-09-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218341A JPH05218341A (ja) | 1993-08-27 |
| JP2819958B2 true JP2819958B2 (ja) | 1998-11-05 |
Family
ID=26534277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239486A Expired - Fee Related JP2819958B2 (ja) | 1991-09-13 | 1992-09-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819958B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211544B1 (en) * | 1999-03-18 | 2001-04-03 | Infineon Technologies North America Corp. | Memory cell layout for reduced interaction between storage nodes and transistors |
-
1992
- 1992-09-08 JP JP4239486A patent/JP2819958B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05218341A (ja) | 1993-08-27 |
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