JP2794721B2

JP2794721B2 - 半導体装置

Info

Publication number: JP2794721B2
Application number: JP63213025A
Authority: JP
Inventors: 研小林
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1988-08-27
Filing date: 1988-08-27
Publication date: 1998-09-10
Anticipated expiration: 2013-09-10
Also published as: JPH0262070A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、半導体装置に関し、特に、溝内に形成され
た、DRAMセルのキャパシタを具備した半導体装置に関す
る。

［従来の技術］従来のこの種キャパシタを有するメモリセルの代表的
構造を、第５図を用いて説明する。同図において、ｐ型
シリコン基板31上には、フィールド絶縁層32が形成され
ており、該フィールド絶縁層に囲まれた領域内に、キャ
パシタとMOSトランジスタが形成されている。ｐ型シリ
コン基板31の溝内壁には、n⁺層35が形成され、そして、
溝内および基板表面には、順に、二酸化シリコン33、多
結晶シリコン34、二酸化シリコン36が形成され、更に、
溝内部は、多結晶シリコン37で埋められている。一方、
ゲート電極となる多結晶シリコン43は、二酸化シリコン
38に囲まれて形成されており、その両側のシリコン基板
内には、ソース・ドレイン領域となるn^-層41およびn⁺層
42が形成されている。そして、シリコン基板上はBPSG膜
39で覆われ、MOSトランジスタのソース・ドレイン領域
の一方の領域は、BPSG膜39に形成されたスルーホールを
介してアルミニウム配線40と接続され、また、ソース・
ドレイン領域の他方の領域は、溝部分に形成されたキャ
パシタの一方の電極であるn⁺層35に接続されている。し
かして、キャパシタのソース・ドレイン領域に接続され
た方の電極（n⁺層35）は、個々のセル毎に分離して形成
された電極（以下、ストレージ電極という）であり、キ
ャパシタの他方の電極は、多結晶シリコン34によって形
成されており、この電極（以下、セルプレートという）
は、全セルのものが共通に接続され、そして、一定電位
に固定されている。

［発明が解決しようとする問題点］上述した従来のキャパシタの電極構造は、セルプレー
トを全セルに共通に接続する必要上、セルプレート用の
多結晶シリコンをセルアレイ全面に被着し、セルトラン
ジスタ形成領域を窓あけする構造となっているので、以
下のような問題点を有する。

第１に、後工程（例えば、ワード線、ビット線の形成
工程、ビット線と基板とのコンタクトホール形成工程
等）のパターンとセルプレートのパターンとの目合わせ
余裕をとる必要があるため、セルサイズを縮小する際の
障害となる。第２に、セルアレイ全面にセルプレートの
段差があるため、ワード線のパターニングの際にフォト
レジストに対するオーバー露光及びワード線材料のエッ
チングにおけるオーバーエッチングを大きくする必要が
あり、加工精度が低下する。第３に、ワード線を１ビッ
ト毎にセルプレートの段差を乗り越えるように配線する
ため、ワード線の抵抗が平坦部に同一パターンで形成し
た場合と比較して、数十％も増加しアクセスタイムの長
期化を引き起こす。

一方、ストレージ電極はソース・ドレイン領域に接続
された領域であるため、基板と逆導電型の領域で構成す
る必要があり、そして、各セル毎にストレージ電極は分
離しなければならないので、キャパシタ間あるいはキャ
パシタと他のセルのトランジスタ等との間にはフィール
ド絶縁膜あるいはチャネルストップを形成する必要があ
る。そのため、チャネルストップ等に一定の面積をとら
れ、このことが、高集積化の障害となっていた。

［問題点を解決するための手段］本発明の半導体装置においては、一導電型の半導体基
板と、該半導体基板に形成された複数の素子分離溝と、
該素子分離用溝により分離された能動素子領域と、該能
動素子領域に形成された逆導電型の領域と、前記半導体
基板内に前記素子分離用溝と直交し、かつ、これにより
分断されて形成された長尺のキャパシタ用溝と、該キャ
パシタ用溝内に、該溝の底面と電気的に接続されて形成
され、その外壁と前記キャパシタ用溝の内壁との間に狭
い溝を形成する第１の導体層と、前記狭い溝の内壁表面
を覆う誘導体膜と、前記狭い溝内に前記誘電体膜によっ
てその側面と底面が覆われて形成された第２の導体層
と、該第２の導体層と前記逆導型領域とを電気的に接続
する第３の導体層とを具備することを特徴としている。

［実施例］次に、本発明の実施例について、図面を参照して説明
する。

第１図は、本発明の一実施例の平面図であり、第２図
Ｆ、第３図Ｆおよび第４図Ｆは、それぞれ第１図のＡ−
Ａ′線、Ｂ−Ｂ′線およびＣ−Ｃ′線断面図である。ま
た、第２図Ａ〜Ｅ、第３図Ａ〜Ｅおよび第４図Ａ〜Ｅ
は、それぞれ、第１図のＡ−Ａ′線、Ｂ−Ｂ′線および
Ｃ−Ｃ′線の断面図における製造工程図である。

この実施例においては、第１図に示されるように、横
方向に複数にキャパシタ溝１が形成されており、この溝
の両側にワード線となる多結晶シリコン24が形成されて
いる。また、縦方向には、素子分離用溝２とビット線と
なるアルミニウム配線28とが交互に形成されている。そ
して、多結晶シリコン24とアルミニウム配線28とが交差
する位置がセルトランジスタ形成領域３となっており、
この領域とキャパシタ用溝の半分を含む図中点線で囲ま
れた領域が１ビット分のメモリセル形成領域４となって
いる。

第２図Ｆは、メモリセル部分の断面図であって、ｐ型
シリコン基板５内には、MOSトランジスタのソース・ド
レイン領域となるn^-層29とn⁺層30が形成され、また、基
板上には、二酸化シリコン25に囲まれてワード線として
機能する多結晶シリコン24が形成されている。一方、基
板５内に形成されたキャパシタ用溝部分においては、溝
内壁および底面部分において、チャネルストップとなる
p⁺層50とn⁺層９、９′が形成されており、また溝の内部
中央には、n⁺層９′上に多結晶シリコン13が形成されて
いる。この溝内で多結晶シリコン13と基板５の溝内壁と
の間で構成されている狭い溝は、二酸化シリコン12で覆
われた上で多結晶シリコン11で埋められている。そし
て、トランジスタのソース・ドレイン領域と多結晶シリ
コン11とは多結晶シリコン26によって接続されている。
また、基板表面上は、BPSG膜27で被覆されており、その
上にアルミニウム配線28が配置されている。このセル構
造では、キャパシタのストレージ電極は、多結晶シリコ
ン11で構成されており、そして、ストレージ電極に対向
するセルプレートは、n⁺層９、９′と多結晶シリコン13
とで構成されている。次に本実施例の素子分離用溝２に
ついて、第３図Ｆを参照して説明する。同図において、
溝２の底部分にはn⁺層９、９′（第２図Ｆ参照）と連結
したn⁺層19が形成され、また、溝内壁は二酸化シリコン
20で被覆され、その中は多結晶シリコン21で埋められて
いる。多結晶シリコン21の上面は、二酸化シリコン22で
被覆され、また溝上部の半導体基板内にはチャネルスト
ップとしてp⁺層17が形成されており、そして、p⁺層17の
内側には、二酸化シリコン18が形成されている。半導体
基板５上には、薄い二酸化シリコン23を介して、多結晶
シリコン24が、更に、その上にはBPSG膜27とアルミニウ
ム配線28が形成されている。

次に、この実施例の半導体装置の製造方法について、
第２図Ａ〜Ｆ、第３図Ａ〜Ｆ、第４図Ａ〜Ｆを参照して
説明する。

まず、第２図Ａに示すように、ｐ型シリコン基板５の
表面に、熱酸化法により厚さ400Åの二酸化シリコン６
を形成し、その上層にLPCVD（低圧CVD）法により厚さ15
00Åの窒化シリコン７を堆積した。フォトレジスト８を
第１図に示す溝１のパターンの逆パターン状にパターニ
ングし、このフォトレジストを用いて窒化シリコン７お
よび二酸化シリコン６をパターニングし、次いで異方性
ドライエッチングにより、ｐ型シリコン基板５の表面に
深さ４μｍのキャパシタ用溝１を形成した。この際、サ
イドエッチ量が0.2μｍ〜0.3μｍになるようにエッチン
グ条件を設定する。次にウエハースを回転させつつ、斜
めイオン注入を行い（以下、回転イオン注入という）溝
１内の側壁にエネルギー100keVで１×10¹⁴個/cm²のヒ素
を注入し、また、溝１の底面に通常のイオン注入により
エネルギー70keVで１×10¹⁴個/cm²のリンを注入した。
回転イオン注入の注入角度はキャパシタ用溝の幅と深さ
およびサイドエッチ量により異なるが、少なくともシリ
コン基板表面から深さ１μｍ程度までの溝内側壁には、
ヒ素が注入されていない角度とする。しかし、溝１内側
壁と同時に底面にヒ素が注入されても問題はない。さら
に、ヒ素が注入されない側壁に、チャネルストップ領域
を形成するため、回転イオン注入により100keVで１×10
¹³個/cm²のボロンを注入しp⁺層50を形成した。フォトレ
ジスト８を剥離し、950℃、N₂中で10分間アニールし、n
⁺層９、９′およびp⁺層50を形成した（第２図Ｂ）。次
に熱酸化法により、キャパシタ用溝１内部のシリコン基
板表面に厚さ100Åの二酸化シリコン10を形成し、LPCVD
法により厚さ3000Åの多結晶シリコン11を堆積した。気
相拡散法により、多結晶シリコンにリンを拡散しシート
抵抗を20Ω／□とし、異方性ドライエッチングにより、
多結晶シリコン11を薄板状に形成した（第２図Ｃ）。さ
らに、熱酸化法により、多結晶シリコン11の表面に厚さ
400Åの二酸化シリコン12を形成し、異方性ドライエッ
チングにより、溝内底面の二酸化シリコンを除去した
後、LPCVD法により、多結晶シリコン13を堆積し、異方
性ドライエッチングにより、多結晶シリコン13をエッチ
バックした（第２図Ｄ）。多結晶シリコン13を堆積する
厚さは、第２図Ｄにおいて、二酸化シリコン12を形成し
た後の溝幅の２分の１以上である必要がある。熱酸化法
により、多結晶シリコン13の表面の厚さ2000Åの二酸化
シリコン14を形成し、リン酸により窒化シリコン７を、
緩衝弗酸溶液により、二酸化シリコン６を除去した（第
２図Ｅ）。第２図Ｅにおいて多結晶シリコン11がストレ
ージ電極となり、n⁺層９、９′がストレージ電極に対向
するセルプレートとなる。図示した構造で、２個のセル
キャパシタが構成されている。

次に第３図Ａおよび第４図Ａに示すように、第２図Ｅ
に図示した構造のシリコン基板表面に熱酸化法により、
厚さ400Åの二酸化シリコン46を形成し、その上にLPCVD
法を用いて厚さ1500Åの窒化シリコン15を形成した。フ
ォトレジスト16を第１図に図示した分離用溝２の逆パタ
ーン状にパターニングし、これを用いて、窒化シリコン
15および二酸化シリコン14、46をパターニングし、次い
で、異方性ドライエッチングにより深さ１μｍの溝を形
成した。

次に、回転イオン注入により、溝の側壁および底面
に、エネルギー100keVで１×10¹³個/cm²のボロンを注入
してp⁺層17を形成した。ボロンは、二酸化シリコン46
（または14）にできるだけ近いところまで注入するの
が、好ましい。フォトレジスト16を剥離した後、熱酸化
法により厚さ3000Åの二酸化シリコン18を形成した（第
３図Ｂ、第４図Ｂ）。次に、異方性ドライエッチングに
より、溝底面の二酸化シリコン18を除去し、引き続き、
シリコン基板５（第４図では多結晶シリコン13）をエッ
チングして深さ4.5μｍの分離用溝２を形成した。ここ
で分離用溝の深さは、第２図Ｅの多結晶シリコン12より
深いことが望ましく、かつ、リンを注入したn⁺層９′の
シリコン基板とのpn接合位置より浅いことが望ましい。
分離溝底面にエネルギー70keVにて１×10¹⁴個/cm²のリ
ンを注入し、950℃、N₂中で10分間アニールしてn⁺層19
を形成した（第３図Ｃ、第４図Ｃ）。続いて熱酸化法に
より、分離用溝２内に厚さ2000Åの二酸化シリコン20を
形成し、多結晶シリコン21をLPCVD法により堆積し、こ
れを異方性ドライエッチングによりエッチバックした
（第３図Ｄ、第４図Ｄ）。さらに、熱酸化法により、多
結晶シリコン21の表面に二酸化シリコン22を形成し、次
いで、窒化シリコン15を除去した（第３図Ｅ、第４図
Ｅ）。続いて、二酸化シリコン14、46を除去し、その
後、従来から一般に行われている方法で、二酸化シリコ
ン23、多結晶シリコン24、二酸化シリコン25、多結晶シ
リコン26、n^-層29、n⁺層30、BPSG膜27およびアルミニウ
ム配線28を順次形成し、第２図Ｆ、第３図Ｆ、第４図Ｆ
に示す半導体装置を形成した。

これらの図から明らかなように、溝１を形成されたキ
ャパシタのシリコン基板側の電極であるn⁺層９、９′は
キャパシタ用溝１と素子分離用溝２が交差する領域で、
素子分離用溝２の底部に形成されたn⁺層19と接続してい
る。これを平面的なレイアウトパターンで考えると、第
１図のキャパシタ用溝１と素子分離用溝２を合わせた網
状のパターンのn⁺層がシリコン基板内部に配置され、こ
れがセルプレートを形成している。一方、ストレージ電
極は、キャパシタ用溝の溝内側壁のみに形成されてお
り、基板表面には形成されていないので基板表面に段差
を生じさせない構造となっている。

なお、以上の実施例では、セルプレートを基板と逆導
電型の領域で形成していたが、これを、基板と同一導電
型の領域と替えてもよい。

［発明の効果］以上、説明したように本発明は、DRAMメモリセルのキ
ャパシタのセルプレートを基板内部に形成したものであ
るから、セルプレートと他のパターンとの目合わせ余裕
をとる必要がなくなり、セルサイズを縮小することがで
きる。そして、基板上にセルプレートによる段差がなく
なることから、加工精度が上がり、更にワード線を平坦
な平面に形成できるので、その抵抗値を下げることがで
きる。

また、本発明によれば、キャパシタのストレージ電極
が従来例のように基板内に形成されるのではなく基板上
に形成されるので、ストレージ電極を分離するためのチ
ャネルストップ等の必要がなくなりセルサイズの縮小が
可能となる。

更に、本発明によれば、同一溝内に２個のキャパシタ
を形成できるので、高集積化を達成することができる。

【図面の簡単な説明】

第１図は，本発明の一実施例の平面図、第２図Ａ〜Ｆ
は、第１図Ａ−Ａ′線の工程順の縦断面図、第３図Ａ〜
Ｆは、第１図Ｂ−Ｂ′線の工程順の縦断面図、第４図Ａ
〜Ｆは、第１図Ｃ−Ｃ′線の工程順の縦断面図、第５図
は、従来例の縦断面図である。１……キャパシタ用溝、２……素子分離用溝、３……セ
ルトランジスタ形成領域、４メモリセル形成領域、５、
31……ｐ型シリコン基板、６、10、12、14、18、20、2
2、25、33、36、38、46……二酸化シリコン、７、15…
…窒化シリコン、８、16……フォトレジスト、９、
９′、19、30、42……n⁺層、11、13、21、24、26、34、
37、43……多結晶シリコン、29、41……n^-層、27、39…
…BPSG膜、28、40……アルミニウム配線、17、50……p⁺
層、32……フィールド絶縁層（二酸化シリコン）。

Claims

(57)【特許請求の範囲】

【請求項１】一導電型の半導体基板と、該半導体基板に
形成された複数の素子分離溝と、該素子分離用溝により
分離された能動素子領域と、該能動素子領域に形成され
た逆導電型の領域と、前記半導体基板内に前記素子分離
用溝と直交し、かつ、これにより分断されて形成された
長尺のキャパシタ用溝と、該キャパシタ用溝内に、該溝
の底面と電気的に接続されて形成され、その外壁と前記
キャパシタ用溝の内壁との間に狭い溝を形成する第１の
導体層と、前記狭い溝の内壁表面を覆う誘導体膜と、前
記狭い溝内に前記誘電体膜によってその側面と底面が覆
われて形成された第２の導体層と、該第２の導体層と前
記逆導型領域とを電気的に接続する第３の導体層とを具
備することを特徴とする半導体装置。