JP3185745B2 - 半導体メモリセル - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はビット線コンタクト
を介してビット線に接続されたペアのスイッチングトラ
ンジスタを有する半導体メモリセルに関する。
を介してビット線に接続されたペアのスイッチングトラ
ンジスタを有する半導体メモリセルに関する。
【０００２】
【従来の技術】ダイナッミックＲＡＭ（以下、ＤＲＡＭ
と記す）型半導体メモリの記憶単位（以下、メモリセル
と記す）は、図５に示すように、１個のスイッチングＭ
ＯＳトランジスタ（以下、スイッチングトランジスタと
記す）４０１と、１個のキャパシタ（以下、セル容量素
子と記す）４０２とから構成されており、スイッチング
トランジスタ４０１のゲートにはワード線４０４が接続
され、ソース又はドレインにはビット線４０３が接続さ
れている。記憶情報は電荷としてセル容量素子４０２に
蓄積され、スイッチングトランジスタ４０１のオン、オ
フにより、データの蓄積又は放出が行なわれる。
と記す）型半導体メモリの記憶単位（以下、メモリセル
と記す）は、図５に示すように、１個のスイッチングＭ
ＯＳトランジスタ（以下、スイッチングトランジスタと
記す）４０１と、１個のキャパシタ（以下、セル容量素
子と記す）４０２とから構成されており、スイッチング
トランジスタ４０１のゲートにはワード線４０４が接続
され、ソース又はドレインにはビット線４０３が接続さ
れている。記憶情報は電荷としてセル容量素子４０２に
蓄積され、スイッチングトランジスタ４０１のオン、オ
フにより、データの蓄積又は放出が行なわれる。
【０００３】セル容量素子４０２に蓄積又は放出される
電荷は、スイッチングトランジスタ４０１におけるセル
容量素子４０２の反対側に接続されたビット線４０３を
介して外部回路とやりとりされる。また、スイッチング
トランジスタ４０１のオン、オフを決定する信号は、ス
イッチングトランジスタのゲートに接続されるか、又
は、ゲートに一体化されたワード線４０４を介して入力
される。
電荷は、スイッチングトランジスタ４０１におけるセル
容量素子４０２の反対側に接続されたビット線４０３を
介して外部回路とやりとりされる。また、スイッチング
トランジスタ４０１のオン、オフを決定する信号は、ス
イッチングトランジスタのゲートに接続されるか、又
は、ゲートに一体化されたワード線４０４を介して入力
される。
【０００４】このようにＤＡＲＭセルは、その構成要素
が、１つのトランジスタと１つのキャパシタのみであ
り、その構成要素の少なさから、セル面積を小さくでき
るという大きな利点を有している。
が、１つのトランジスタと１つのキャパシタのみであ
り、その構成要素の少なさから、セル面積を小さくでき
るという大きな利点を有している。
【０００５】メモリセルの小型化及びメモリの大容量化
にともない、このＤＲＡＭセルは、セル容量素子を拡散
層上に２次元的に形成した平面キャパシタセルから、ワ
ード線に積層するように、セル容量素子を３次元的に形
成したスタックキャパシタセルへと発展した。しかし、
更に一層のセル面積の縮小化にともない、図６（ａ），
（ｂ）に示すように、ビット線４８５上にセル容量素子
を形成するシールドビット線型スタックセルが、アイ・
イー・ディー・エム テクニカル ダイジェスト，１９
８８年５９２〜５９５頁（ＩＥＤＭ Technical Digest
pp592-595, 1988）、及びアイ・イー・ディー・エム
テクニカル ダイジェスト，１９８８年５９６−５９９
頁（ＩＥＤＭ Technical Digest pp596-599, 1988）に
提案されている。
にともない、このＤＲＡＭセルは、セル容量素子を拡散
層上に２次元的に形成した平面キャパシタセルから、ワ
ード線に積層するように、セル容量素子を３次元的に形
成したスタックキャパシタセルへと発展した。しかし、
更に一層のセル面積の縮小化にともない、図６（ａ），
（ｂ）に示すように、ビット線４８５上にセル容量素子
を形成するシールドビット線型スタックセルが、アイ・
イー・ディー・エム テクニカル ダイジェスト，１９
８８年５９２〜５９５頁（ＩＥＤＭ Technical Digest
pp592-595, 1988）、及びアイ・イー・ディー・エム
テクニカル ダイジェスト，１９８８年５９６−５９９
頁（ＩＥＤＭ Technical Digest pp596-599, 1988）に
提案されている。
【０００６】これらの構造では、セル容量素子が最上層
に位置し、ビット線がセル容量素子とワード線との中間
に位置している。このため、容量素子の位置には、他の
素子の接続用のコンタクトなどが形成されることがない
ために、セル容量素子の占有面積を最大限確保すること
ができ、容量値の確保に有利な構造になっている。図６
（ａ），（ｂ）はこのシールドビット線型スタックセル
の従来の構造を示すものであり、アイ・イー・ディー・
エム テクニカル ダイジェスト，１９８８年５９２〜
５９５頁（ＩＥＤＭ Technical Digest pp592-595, 19
88）に提案されたセルの平面図と断面図である。
に位置し、ビット線がセル容量素子とワード線との中間
に位置している。このため、容量素子の位置には、他の
素子の接続用のコンタクトなどが形成されることがない
ために、セル容量素子の占有面積を最大限確保すること
ができ、容量値の確保に有利な構造になっている。図６
（ａ），（ｂ）はこのシールドビット線型スタックセル
の従来の構造を示すものであり、アイ・イー・ディー・
エム テクニカル ダイジェスト，１９８８年５９２〜
５９５頁（ＩＥＤＭ Technical Digest pp592-595, 19
88）に提案されたセルの平面図と断面図である。
【０００７】図７は、図６（ａ）の平面図から素子領域
のパターンのみを取り出した図である。図６（ｂ）から
明らかなように、この従来のメモリセルでは、素子領域
４８０を規定する素子分離には、ＬＯＣＯＳ系の選択酸
化を用いた分離方法を用いている。しかし、このＬＯＣ
ＯＳ系の素子分離では、バーズビークと呼ばれるくちば
し状の酸化膜のひろがりによる素子領域の減少が生じ
る。１ＧのＤＲＡＭクラスに相当する設計ルール０．１
８μｍの製造プロセスでは、このバーズビークが問題と
なり、図７に示される素子領域４８０のパターンの端の
部分は小さくなってしまう。
のパターンのみを取り出した図である。図６（ｂ）から
明らかなように、この従来のメモリセルでは、素子領域
４８０を規定する素子分離には、ＬＯＣＯＳ系の選択酸
化を用いた分離方法を用いている。しかし、このＬＯＣ
ＯＳ系の素子分離では、バーズビークと呼ばれるくちば
し状の酸化膜のひろがりによる素子領域の減少が生じ
る。１ＧのＤＲＡＭクラスに相当する設計ルール０．１
８μｍの製造プロセスでは、このバーズビークが問題と
なり、図７に示される素子領域４８０のパターンの端の
部分は小さくなってしまう。
【０００８】更に詳細に説明すると、素子領域４８０の
両端が、隣接する活性領域（素子領域４８０）と近接し
ているため、メモリセルの面積を大きくしない限りは、
素子領域４８０の実効的な面積（選択酸化後の面積）を
大きくすることができない。このため、図６（ｂ）に示
した素子領域４８０の上に設けられる容量下部電極コン
タクト４８７が、素子領域４８０上に開口されず、容量
下部電極４８８と素子領域４８０との間で導通不良が生
じることがある。
両端が、隣接する活性領域（素子領域４８０）と近接し
ているため、メモリセルの面積を大きくしない限りは、
素子領域４８０の実効的な面積（選択酸化後の面積）を
大きくすることができない。このため、図６（ｂ）に示
した素子領域４８０の上に設けられる容量下部電極コン
タクト４８７が、素子領域４８０上に開口されず、容量
下部電極４８８と素子領域４８０との間で導通不良が生
じることがある。
【０００９】また、形状の加工の問題だけでなく、ＬＯ
ＣＯＳ系の分離では、メモリセル内の素子分離は電気特
性としても、分離が十分ではなく、０．１８μｍルール
クラスでは、ＬＯＣＯＳ系の素子分離は適用できない。
ＣＯＳ系の分離では、メモリセル内の素子分離は電気特
性としても、分離が十分ではなく、０．１８μｍルール
クラスでは、ＬＯＣＯＳ系の素子分離は適用できない。
【００１０】このクラスの分離方法としては、トレンチ
分離が適当であることが知られているが、図７に示した
素子領域４８０のパターンでは、分離間隔が広い部分と
狭い部分が混在するレイアウトとなっている。
分離が適当であることが知られているが、図７に示した
素子領域４８０のパターンでは、分離間隔が広い部分と
狭い部分が混在するレイアウトとなっている。
【００１１】このようなパターンレイアウトでは、トレ
ンチ分離を形成するために、ＣＶＤで成膜した酸化膜を
シリコン基板をエッチングして形成したトレンチ内に埋
め込む際、分離の広い部分は埋め込めても、狭い部分は
埋め込めないといった問題が生じる。即ち、狭い間隔部
分には、トレンチ内に酸化膜が埋め込まれない空隙部分
が発生する。
ンチ分離を形成するために、ＣＶＤで成膜した酸化膜を
シリコン基板をエッチングして形成したトレンチ内に埋
め込む際、分離の広い部分は埋め込めても、狭い部分は
埋め込めないといった問題が生じる。即ち、狭い間隔部
分には、トレンチ内に酸化膜が埋め込まれない空隙部分
が発生する。
【００１２】また、このようなトレンチ分離を用いた場
合に、埋め込み性の問題を回避するためのメモリセルが
提案されている。以下、このトレンチ間隔をメモリセル
アレイ内で均一に設定することにより埋め込み性の問題
を回避しようと試みた従来のメモリセルのレイアウトに
ついて説明する。これは、アイ・イー・ディー・エムテ
クニカル ダイジェスト，１９９５年９０３−９０６ペ
ージ（ＩＥＤＭ Technical Digest pp903-906, 1995）
にて開示された例である。
合に、埋め込み性の問題を回避するためのメモリセルが
提案されている。以下、このトレンチ間隔をメモリセル
アレイ内で均一に設定することにより埋め込み性の問題
を回避しようと試みた従来のメモリセルのレイアウトに
ついて説明する。これは、アイ・イー・ディー・エムテ
クニカル ダイジェスト，１９９５年９０３−９０６ペ
ージ（ＩＥＤＭ Technical Digest pp903-906, 1995）
にて開示された例である。
【００１３】図８にこの例の素子領域２８０とワード線
２８４、ソース・ドレイン領域２９０ａ，２９０ｂ，２
９０ｃを中心にそのメモリセルアレイ部のレイアウトパ
ターンを示す。この素子領域２８０に注目すれば、素子
領域の間隔、即ち素子分離の間隔が一定となっている。
この観点からは、前述の分離間隔が不均一になっている
ために、トレンチ分離の埋め込み酸化膜中に空隙が発生
する問題点は回避されている。
２８４、ソース・ドレイン領域２９０ａ，２９０ｂ，２
９０ｃを中心にそのメモリセルアレイ部のレイアウトパ
ターンを示す。この素子領域２８０に注目すれば、素子
領域の間隔、即ち素子分離の間隔が一定となっている。
この観点からは、前述の分離間隔が不均一になっている
ために、トレンチ分離の埋め込み酸化膜中に空隙が発生
する問題点は回避されている。
【００１４】しかし、この図８は、素子領域２８０に対
して、ワード線２８４が位置ずれして形成された場合の
例を示しているが、この図からわかるように、このよう
なレイアウトでは別の問題点が発生する。即ち、図中
に、ソース・ドレイン領域２９０ａ，２９０ｂ，２９０
ｃのうち一部に斜線を施してあるが、ビット線コンタク
ト２８６につながるソース・ドレイン領域２９０ｂに対
し、ペアとなるスイッチングトランジスタのソース・ド
レイン領域は２９０ａと２９０ｃとなる。１つのスイッ
チングトランジスタはこのソース・ドレイン領域２９０
ｂとソース・ドレイン領域２９０ａから構成されるが、
もう一方のスイッチングトランジスタはソース・ドレイ
ン領域２９０ｂとソース・ドレイン領域２９０ｃから構
成される。この２つのペアのスイッチングトランジスタ
のチャネル幅をみると、一方はソース・ドレイン領域２
９０ｂの幅の広い部分で決定されるチャネル幅よりな
る。また、他方はソース・ドレイン領域２９０ｂのチャ
ネルの細い部分からなることが明らかとなる。従って、
ペアのスイッチングトランジスタの特性がチャネル幅の
違いによりアンバランスとなってしまう。
して、ワード線２８４が位置ずれして形成された場合の
例を示しているが、この図からわかるように、このよう
なレイアウトでは別の問題点が発生する。即ち、図中
に、ソース・ドレイン領域２９０ａ，２９０ｂ，２９０
ｃのうち一部に斜線を施してあるが、ビット線コンタク
ト２８６につながるソース・ドレイン領域２９０ｂに対
し、ペアとなるスイッチングトランジスタのソース・ド
レイン領域は２９０ａと２９０ｃとなる。１つのスイッ
チングトランジスタはこのソース・ドレイン領域２９０
ｂとソース・ドレイン領域２９０ａから構成されるが、
もう一方のスイッチングトランジスタはソース・ドレイ
ン領域２９０ｂとソース・ドレイン領域２９０ｃから構
成される。この２つのペアのスイッチングトランジスタ
のチャネル幅をみると、一方はソース・ドレイン領域２
９０ｂの幅の広い部分で決定されるチャネル幅よりな
る。また、他方はソース・ドレイン領域２９０ｂのチャ
ネルの細い部分からなることが明らかとなる。従って、
ペアのスイッチングトランジスタの特性がチャネル幅の
違いによりアンバランスとなってしまう。
【００１５】また、他にこのように、素子分離間隔を一
定にして分離用酸化膜の埋め込み性に合わせたレイアウ
トパターンとしてアイ・イー・ディー・エム テクニカ
ルダイジェスト，１９９４年２９７〜２９９頁（ＩＥＤ
Ｍ Technical Digest pp297-289, 1994）にて開示され
た例がある。
定にして分離用酸化膜の埋め込み性に合わせたレイアウ
トパターンとしてアイ・イー・ディー・エム テクニカ
ルダイジェスト，１９９４年２９７〜２９９頁（ＩＥＤ
Ｍ Technical Digest pp297-289, 1994）にて開示され
た例がある。
【００１６】図９にこの例の素子領域３８０とワード線
３８４、ソース・ドレイン領域３９０ａ，３９０ｂ，３
９０ｃを中心にそのメモリセルアレイ部のレイアウトパ
ターンを示す。この素子領域３８０では、素子分離の間
隔は一定となっている。また図９では、先の例と同じよ
うに、ペアのスイッチングトランジスタを構成するソー
ス・ドレイン領域に斜線を施しているが、やはり先の例
において新たな問題点として指摘したペアのスイッチン
グトランジスタの特性のアンバランスは回避できないレ
イアウトとなっている。
３８４、ソース・ドレイン領域３９０ａ，３９０ｂ，３
９０ｃを中心にそのメモリセルアレイ部のレイアウトパ
ターンを示す。この素子領域３８０では、素子分離の間
隔は一定となっている。また図９では、先の例と同じよ
うに、ペアのスイッチングトランジスタを構成するソー
ス・ドレイン領域に斜線を施しているが、やはり先の例
において新たな問題点として指摘したペアのスイッチン
グトランジスタの特性のアンバランスは回避できないレ
イアウトとなっている。
【００１７】また、隣接する素子領域３８０の長手部分
が対向する領域で素子分離が一直線状に長くなる部分が
あり（ワード線の長手方向に直角な方向）、実効的に素
子分離間隔が狭くなった場合と同じ効果で、酸化膜の埋
め込みが不完全となり、この方向の素子分離部分に空隙
ができてしまうといった問題点もある。
が対向する領域で素子分離が一直線状に長くなる部分が
あり（ワード線の長手方向に直角な方向）、実効的に素
子分離間隔が狭くなった場合と同じ効果で、酸化膜の埋
め込みが不完全となり、この方向の素子分離部分に空隙
ができてしまうといった問題点もある。
【００１８】即ち、これら従来の例では、素子分離間隔
は一定となるものの、ペアのスイッチングトランジスタ
の特性がアンバランスになってしまうといった問題点が
発生してしまう。
は一定となるものの、ペアのスイッチングトランジスタ
の特性がアンバランスになってしまうといった問題点が
発生してしまう。
【００１９】本発明はかかる問題点に鑑みてなされたも
のであって、トレンチ分離部分の酸化膜の埋め込み性の
問題とペアのスイッチングトランジスタの特性のアンバ
ランスを同時に解決することができ、素子領域を規定す
るトレンチ分離の分離酸化膜に空隙が発生することがな
く埋め込まれ、素子領域に対して、ワード線の形成工程
で位置ずれが発生しても、ペアのスイッチングトランジ
スタに特性のアンバランスが生じることがなく、トラン
ジスタ特性の対象性がよい半導体メモリセルを提供する
ことを目的とする。
のであって、トレンチ分離部分の酸化膜の埋め込み性の
問題とペアのスイッチングトランジスタの特性のアンバ
ランスを同時に解決することができ、素子領域を規定す
るトレンチ分離の分離酸化膜に空隙が発生することがな
く埋め込まれ、素子領域に対して、ワード線の形成工程
で位置ずれが発生しても、ペアのスイッチングトランジ
スタに特性のアンバランスが生じることがなく、トラン
ジスタ特性の対象性がよい半導体メモリセルを提供する
ことを目的とする。
【００２０】
【課題を解決するための手段】本発明に係わる半導体メ
モリセルは、ビット線コンタクトを介してビット線に接
続されたペアのスイッチングトランジスタを有する半導
体メモリセルにおいて、前記ペアのスイッチングトラン
ジスタは夫々独立した矩形の第１及び第２の素子領域を
有し、隣り合う前記第１及び第２の素子領域は、ワード
線の延在方向に前記ビット線１本を介して並んでおり、
かつ、前記ビット線の延在方向に互いにずれて設けら
れ、前記第１及び第２の素子領域は夫々第１及び第２の
ソース／ドレイン領域を有し、前記第１の素子領域の第
２のソース／ドレイン領域と前記第２の素子領域の第１
のソース／ドレイン領域とが、隣り合う前記ワード線の
間で引出電極により接続され、この引出電極が前記ビッ
ト線コンタクトを介してビット線に接続され、前記引出
電極は前記第１の素子領域の第２のソース／ドレイン領
域と前記第２の素子領域の第１のソース／ドレイン領域
との間の基板表面に形成されたトレンチ分離絶縁膜の上
方にまたがって形成されていることを特徴とする。
モリセルは、ビット線コンタクトを介してビット線に接
続されたペアのスイッチングトランジスタを有する半導
体メモリセルにおいて、前記ペアのスイッチングトラン
ジスタは夫々独立した矩形の第１及び第２の素子領域を
有し、隣り合う前記第１及び第２の素子領域は、ワード
線の延在方向に前記ビット線１本を介して並んでおり、
かつ、前記ビット線の延在方向に互いにずれて設けら
れ、前記第１及び第２の素子領域は夫々第１及び第２の
ソース／ドレイン領域を有し、前記第１の素子領域の第
２のソース／ドレイン領域と前記第２の素子領域の第１
のソース／ドレイン領域とが、隣り合う前記ワード線の
間で引出電極により接続され、この引出電極が前記ビッ
ト線コンタクトを介してビット線に接続され、前記引出
電極は前記第１の素子領域の第２のソース／ドレイン領
域と前記第２の素子領域の第１のソース／ドレイン領域
との間の基板表面に形成されたトレンチ分離絶縁膜の上
方にまたがって形成されていることを特徴とする。
【００２１】本発明においては、素子領域を規定するト
レンチ分離の分離絶縁膜が空隙などを発生することなく
埋め込まれ、素子領域に対して、ワード線の形成工程で
位置ずれが発生しても、ペアのスイッチングトランジス
タに特性のアンバランスが生じないため、トランジスタ
特性の対象性が優れている。
レンチ分離の分離絶縁膜が空隙などを発生することなく
埋め込まれ、素子領域に対して、ワード線の形成工程で
位置ずれが発生しても、ペアのスイッチングトランジス
タに特性のアンバランスが生じないため、トランジスタ
特性の対象性が優れている。
【００２２】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１（ａ）は本
発明の実施例に係る半導体メモリセルの素子領域の形状
と配置、及び引出電極の形状と配置を説明するためメモ
リセルのアレイの一部を示す平面図である。素子領域１
０２がスイッチングトランジスタのチャネル領域及びソ
ース／ドレイン領域を構成する。ペアのスイッチングト
ランジスタを構成する素子領域は引出電極１０６により
接続される。この接続は後述するワード線の形成後に開
口される引出電極コンタクト１０５を介して、多結晶シ
リコンからなる引出電極１０６をこの引出電極コンタク
ト１０５に埋め込むことによりなされる。素子領域１０
２は、図１に示すように、等間隔で配置され、素子領域
同士の重なりあう部分も極端に長い部分がないために、
局所的にトレンチ分離の埋め込み用絶縁膜が埋め込まれ
ることがなく、トレンチ分離内に空隙が発生することが
ない。
付の図面を参照して具体的に説明する。図１（ａ）は本
発明の実施例に係る半導体メモリセルの素子領域の形状
と配置、及び引出電極の形状と配置を説明するためメモ
リセルのアレイの一部を示す平面図である。素子領域１
０２がスイッチングトランジスタのチャネル領域及びソ
ース／ドレイン領域を構成する。ペアのスイッチングト
ランジスタを構成する素子領域は引出電極１０６により
接続される。この接続は後述するワード線の形成後に開
口される引出電極コンタクト１０５を介して、多結晶シ
リコンからなる引出電極１０６をこの引出電極コンタク
ト１０５に埋め込むことによりなされる。素子領域１０
２は、図１に示すように、等間隔で配置され、素子領域
同士の重なりあう部分も極端に長い部分がないために、
局所的にトレンチ分離の埋め込み用絶縁膜が埋め込まれ
ることがなく、トレンチ分離内に空隙が発生することが
ない。
【００２３】図１（ｂ）は、本発明の半導体メモリセル
の構成要素と配置を説明するためのセルアレイの平面図
である。素子領域１０２と概略直交するようにワード線
１０４が配置され、ワード線１０４に対し、これと重な
る素子領域１０２が単純な矩形となっているため、素子
領域に対し、ワード線が位置ずれして形成されてもスイ
ッチングトランジスタのワード線を挟むソース・ドレイ
ン領域の幅が一定となるため、スイッチングトランジス
タの特性が変化することはない。
の構成要素と配置を説明するためのセルアレイの平面図
である。素子領域１０２と概略直交するようにワード線
１０４が配置され、ワード線１０４に対し、これと重な
る素子領域１０２が単純な矩形となっているため、素子
領域に対し、ワード線が位置ずれして形成されてもスイ
ッチングトランジスタのワード線を挟むソース・ドレイ
ン領域の幅が一定となるため、スイッチングトランジス
タの特性が変化することはない。
【００２４】図１（ｂ）に、ソース・ドレイン領域が一
定となることを示すチャネル幅に相当する部分に斜線を
施した。但し、図面の見やすさの観点から、完全にペア
となるスイッチングトランジスタのチャネルとなる部分
を示すのではなく、その繰り返しの配列を利用して、ペ
アに相当する部分に斜線を配している。更に、この図１
（ｂ）において、容量下部電極は３つのみ示している。
定となることを示すチャネル幅に相当する部分に斜線を
施した。但し、図面の見やすさの観点から、完全にペア
となるスイッチングトランジスタのチャネルとなる部分
を示すのではなく、その繰り返しの配列を利用して、ペ
アに相当する部分に斜線を配している。更に、この図１
（ｂ）において、容量下部電極は３つのみ示している。
【００２５】また、この特性が変化しないスイッチング
トランジスタがペアのスイッチングトランジスタとして
接続されるため、素子領域に対してワード線の位置ずれ
が生じても、ペアのスイッチングトランジスタの特性が
変化することなく、一定でアンバランスのないペアのス
イッチングトランジスタを構成することができる。
トランジスタがペアのスイッチングトランジスタとして
接続されるため、素子領域に対してワード線の位置ずれ
が生じても、ペアのスイッチングトランジスタの特性が
変化することなく、一定でアンバランスのないペアのス
イッチングトランジスタを構成することができる。
【００２６】ペアのスイッチングトランジスタを接続す
るのが引出電極１０６であり、引出電極上にビット線コ
ンタクト１０７が形成される。ビット線コンタクト１０
７を通し、引出電極とビット線１１０が接続される。ビ
ット線の間隔部分にスイッチングトランジスタのソース
・ドレイン領域と容量下部電極１０９を接続するための
容量下部電極コンタクト１０８が配置されている。
るのが引出電極１０６であり、引出電極上にビット線コ
ンタクト１０７が形成される。ビット線コンタクト１０
７を通し、引出電極とビット線１１０が接続される。ビ
ット線の間隔部分にスイッチングトランジスタのソース
・ドレイン領域と容量下部電極１０９を接続するための
容量下部電極コンタクト１０８が配置されている。
【００２７】図２（ａ）、（ｂ）は夫々図１（ｂ）のＡ
−Ａ’線とＢ−Ｂ’線におけるメモリセルの断面図であ
る。この図２（ａ）、（ｂ）を参照して、本実施例の半
導体メモリセルについて更に説明する。シリコン基板１
０１に素子領域１０２を規定するトレンチ分離絶縁膜１
０３が形成されている。スイッチングトランジスタを構
成するソース・ドレイン領域１１２ａ，１１２ｂ，１１
２ｃ，１１２ｄが基板表面に形成されている。また、セ
ル容量は、基板上に形成された層間絶縁膜１１３上に形
成された容量下部電極１０９と、その上に形成された容
量絶縁膜１１４と、更にその上に形成されたセルプレー
ト１１５とから構成される。セルプレート１１５上には
層間絶縁膜６が形成されている。
−Ａ’線とＢ−Ｂ’線におけるメモリセルの断面図であ
る。この図２（ａ）、（ｂ）を参照して、本実施例の半
導体メモリセルについて更に説明する。シリコン基板１
０１に素子領域１０２を規定するトレンチ分離絶縁膜１
０３が形成されている。スイッチングトランジスタを構
成するソース・ドレイン領域１１２ａ，１１２ｂ，１１
２ｃ，１１２ｄが基板表面に形成されている。また、セ
ル容量は、基板上に形成された層間絶縁膜１１３上に形
成された容量下部電極１０９と、その上に形成された容
量絶縁膜１１４と、更にその上に形成されたセルプレー
ト１１５とから構成される。セルプレート１１５上には
層間絶縁膜６が形成されている。
【００２８】次に、本発明の主要ポイントである引出電
極部分の断面構造について、図２（ａ），（ｂ）を参照
して説明する。シリコン基板１０１にトレンチ分離絶縁
膜１０３が形成され、素子領域が規定されている。ワー
ド線１０４がゲート絶縁膜１１１を介してシリコン基板
１０１上に形成されており、このワード線１０４を囲む
絶縁膜（キャップ絶縁膜、側壁絶縁膜及び第１の層間絶
縁膜）に対して、引出電極コンタクト１０５が設けられ
ており、この引出電極コンタクト１０５によりソース／
ドレイン領域１１２ｃ、１１２ｄが引出電極１０６に接
続されている。この引出電極１０６の上に層間絶縁膜１
１３を貫通するようにビット線コンタクト１０７が設け
られており、このビット線コンタクト１０７により引出
電極１０６とビット線１１０とが接続されている。引出
電極１０６は、図２（ｂ）に示すように、ソース／ドレ
イン領域１１２ｃ、１１２ｄに接続されると共に、ソー
ス／ドレイン領域１１２ｃ、１１２ｄ間に挟まれるよう
に配置されているトレンチ分離絶縁膜１０３の上に延在
するように配置されている。
極部分の断面構造について、図２（ａ），（ｂ）を参照
して説明する。シリコン基板１０１にトレンチ分離絶縁
膜１０３が形成され、素子領域が規定されている。ワー
ド線１０４がゲート絶縁膜１１１を介してシリコン基板
１０１上に形成されており、このワード線１０４を囲む
絶縁膜（キャップ絶縁膜、側壁絶縁膜及び第１の層間絶
縁膜）に対して、引出電極コンタクト１０５が設けられ
ており、この引出電極コンタクト１０５によりソース／
ドレイン領域１１２ｃ、１１２ｄが引出電極１０６に接
続されている。この引出電極１０６の上に層間絶縁膜１
１３を貫通するようにビット線コンタクト１０７が設け
られており、このビット線コンタクト１０７により引出
電極１０６とビット線１１０とが接続されている。引出
電極１０６は、図２（ｂ）に示すように、ソース／ドレ
イン領域１１２ｃ、１１２ｄに接続されると共に、ソー
ス／ドレイン領域１１２ｃ、１１２ｄ間に挟まれるよう
に配置されているトレンチ分離絶縁膜１０３の上に延在
するように配置されている。
【００２９】次に、図３（ａ）〜図３（ｅ）を参照し
て、本発明の第１の実施例に係る半導体装置の製造方法
について説明する。 なお、設計ルート及び製造プロセ
スは０．１８ｕｍルールを想定する。図３（ａ）〜図３
（ｅ）は、図１（ｂ）のＡ−Ａ’線にて示す模式的断面
図である。先ず、図３（ａ）に示すように、Ｐ型シリコ
ン基板１０１上に、例えば既知のトレンチ分離による素
子分離絶縁膜１０３が形成される。このトレンチの深さ
は例えば２００ｎｍ程度である。埋め込み酸化膜として
は、プラズマＣＶＤ法を使用して堆積したノンドープの
酸化膜（ＮＳＧ）を用いることが好ましい。また、埋め
込み用の前記酸化膜を成長した後、ＣＭＰ（Chemical M
echanical Polishing 化学的・機械的・研磨法）を使用
して、トレンチ内へ酸化膜の埋め込みを完了する。
て、本発明の第１の実施例に係る半導体装置の製造方法
について説明する。 なお、設計ルート及び製造プロセ
スは０．１８ｕｍルールを想定する。図３（ａ）〜図３
（ｅ）は、図１（ｂ）のＡ−Ａ’線にて示す模式的断面
図である。先ず、図３（ａ）に示すように、Ｐ型シリコ
ン基板１０１上に、例えば既知のトレンチ分離による素
子分離絶縁膜１０３が形成される。このトレンチの深さ
は例えば２００ｎｍ程度である。埋め込み酸化膜として
は、プラズマＣＶＤ法を使用して堆積したノンドープの
酸化膜（ＮＳＧ）を用いることが好ましい。また、埋め
込み用の前記酸化膜を成長した後、ＣＭＰ（Chemical M
echanical Polishing 化学的・機械的・研磨法）を使用
して、トレンチ内へ酸化膜の埋め込みを完了する。
【００３０】次いで、図３（ｂ）に示すように、シリコ
ン酸化膜に換算して膜厚７ｎｍ程度のゲート酸化膜１１
１を熱酸化により形成した後、Ｎ型多結晶シリコン膜を
７０ｎｍ程度堆積する。次に、タングステンシリサイド
（ＷＳｉ）膜を１００ｎｍ程度堆積する。更に、酸化膜
を１５０ｎｍ程度堆積した後、フォトリソグラフィ工程
とエッチング工程により、前記窒化膜、ＷＳｉ膜、多結
晶シリコン膜がパターニングされ、キャップ絶縁膜１２
０と、多結晶シリコン膜及びＷＳｉ膜からなるワード線
１０４とが形成される。これらのキャップ窒化膜１２０
及びワード線１０４の幅、即ち、ゲート長は０．１８μ
ｍである。このワード線１０４の材料としては、前述の
多結晶シリコン及びＷＳｉがあるが、このＷＳｉの代わ
りに、更に抵抗値の低減が可能なチタンシリサイド（Ｔ
ｉＳｉ）又はタングステン（Ｗ）を使用しても良い。
ン酸化膜に換算して膜厚７ｎｍ程度のゲート酸化膜１１
１を熱酸化により形成した後、Ｎ型多結晶シリコン膜を
７０ｎｍ程度堆積する。次に、タングステンシリサイド
（ＷＳｉ）膜を１００ｎｍ程度堆積する。更に、酸化膜
を１５０ｎｍ程度堆積した後、フォトリソグラフィ工程
とエッチング工程により、前記窒化膜、ＷＳｉ膜、多結
晶シリコン膜がパターニングされ、キャップ絶縁膜１２
０と、多結晶シリコン膜及びＷＳｉ膜からなるワード線
１０４とが形成される。これらのキャップ窒化膜１２０
及びワード線１０４の幅、即ち、ゲート長は０．１８μ
ｍである。このワード線１０４の材料としては、前述の
多結晶シリコン及びＷＳｉがあるが、このＷＳｉの代わ
りに、更に抵抗値の低減が可能なチタンシリサイド（Ｔ
ｉＳｉ）又はタングステン（Ｗ）を使用しても良い。
【００３１】次いで、酸化膜を６０ｎｍ程度成膜、ドラ
イエッチングによりエッチバックを行い、ワード線１０
４の側壁に側壁絶縁膜１２１を形成する。ワード線１０
４及び側壁絶縁膜１２１をマスクに用いたイオン注入に
よりＮ-型拡散層が形成される。このイオン注入はワー
ド線１０４の形成後に実施してもよいし、ワード線形成
後と側壁絶縁膜形成後の両方の機会に実施してもよい。
これは、所望のトランジスタ特性を確保するために適宜
選択される。このＮ-型拡散層により、ソース／ドレイ
ン領域１１２ａ、１１２ｂ、１１２ｃ、１１２ｄが形成
される。
イエッチングによりエッチバックを行い、ワード線１０
４の側壁に側壁絶縁膜１２１を形成する。ワード線１０
４及び側壁絶縁膜１２１をマスクに用いたイオン注入に
よりＮ-型拡散層が形成される。このイオン注入はワー
ド線１０４の形成後に実施してもよいし、ワード線形成
後と側壁絶縁膜形成後の両方の機会に実施してもよい。
これは、所望のトランジスタ特性を確保するために適宜
選択される。このＮ-型拡散層により、ソース／ドレイ
ン領域１１２ａ、１１２ｂ、１１２ｃ、１１２ｄが形成
される。
【００３２】次に、図３（ｃ）に示すように、第１の層
間絶縁膜１２２となるノンドープ酸化膜（ＮＳＧ）を２
５ｎｍ程度の厚さで成膜する。この状態から、第１の層
間絶縁膜１２２に、フォトリソグラフィ工程とエッチン
グ工程により、引出電極コンタクト１０５を開口し、続
いてＮ型不純物導入がなされた多結晶シリコンを堆積
し、更にフォトリソグラフィ工程とエッチング工程によ
り引出電極１０６を形成する。
間絶縁膜１２２となるノンドープ酸化膜（ＮＳＧ）を２
５ｎｍ程度の厚さで成膜する。この状態から、第１の層
間絶縁膜１２２に、フォトリソグラフィ工程とエッチン
グ工程により、引出電極コンタクト１０５を開口し、続
いてＮ型不純物導入がなされた多結晶シリコンを堆積
し、更にフォトリソグラフィ工程とエッチング工程によ
り引出電極１０６を形成する。
【００３３】前述のように、キャップ絶縁膜１２０及び
側壁絶縁膜１２１は酸化膜よりなるが、これらのキャッ
プ絶縁膜１２０及び側壁絶縁膜１２１を窒化膜により形
成すると以下のような利点が生じ、セル形成にはより好
ましい。即ち、酸化膜からなる第１の層間絶縁膜１２２
と、窒化膜で形成したキャップ絶縁膜１２０及び窒化膜
で形成した側壁絶縁膜１２１との間にエッチングの選択
比をもたせることができ、キャップ絶縁膜１２０の膜減
りを抑制しながら、良好な引出電極コンタクト１０５の
開口ができる。
側壁絶縁膜１２１は酸化膜よりなるが、これらのキャッ
プ絶縁膜１２０及び側壁絶縁膜１２１を窒化膜により形
成すると以下のような利点が生じ、セル形成にはより好
ましい。即ち、酸化膜からなる第１の層間絶縁膜１２２
と、窒化膜で形成したキャップ絶縁膜１２０及び窒化膜
で形成した側壁絶縁膜１２１との間にエッチングの選択
比をもたせることができ、キャップ絶縁膜１２０の膜減
りを抑制しながら、良好な引出電極コンタクト１０５の
開口ができる。
【００３４】次いで、図３（ｄ）に示すように、ノンド
ープ酸化膜（ＮＳＧ）とボロン・リン・シリケートガラ
ス（ＢＰＳＧ）の積層膜、又は両者のうちの単層膜から
なる第２の層間絶縁膜１２３を形成する。その後、第２
の層間絶縁膜１２３にビット線コンタクト１０７を引出
電極１０６の上面の一部を露出させるように開口を設
け、Ｎ型多結晶シリコン膜を８０ｎｍ程度堆積する。次
に、タングステンシリサイド（ＷＳｉ）膜を１００ｎｍ
程度堆積した後、フォトリソグラフィ工程とエッチング
工程により、ＷＳｉ膜をビット線１１０の形状にパター
ン加工する。
ープ酸化膜（ＮＳＧ）とボロン・リン・シリケートガラ
ス（ＢＰＳＧ）の積層膜、又は両者のうちの単層膜から
なる第２の層間絶縁膜１２３を形成する。その後、第２
の層間絶縁膜１２３にビット線コンタクト１０７を引出
電極１０６の上面の一部を露出させるように開口を設
け、Ｎ型多結晶シリコン膜を８０ｎｍ程度堆積する。次
に、タングステンシリサイド（ＷＳｉ）膜を１００ｎｍ
程度堆積した後、フォトリソグラフィ工程とエッチング
工程により、ＷＳｉ膜をビット線１１０の形状にパター
ン加工する。
【００３５】次に、図３（ｅ）に示すように、ノンドー
プ酸化膜（ＮＳＧ）とボロン・リン・シリケートガラス
（ＢＰＳＧ）の積層膜を形成し、これを第３の層間絶縁
膜１２４とする。その後、第２の層間絶縁膜１２３及び
第３の層間絶縁膜１２４に容量下部電極コンタクト１０
８をソース／ドレイン領域１１２ａ、１１２ｂが露出す
るように開口する。次いで、Ｎ型多結晶シリコン膜を８
０ｎｍ〜１００ｎｍ程度堆積し、これをフォトリソグラ
フィー技術とエッチング技術により容量下部電極１０９
の形状に加工する。
プ酸化膜（ＮＳＧ）とボロン・リン・シリケートガラス
（ＢＰＳＧ）の積層膜を形成し、これを第３の層間絶縁
膜１２４とする。その後、第２の層間絶縁膜１２３及び
第３の層間絶縁膜１２４に容量下部電極コンタクト１０
８をソース／ドレイン領域１１２ａ、１１２ｂが露出す
るように開口する。次いで、Ｎ型多結晶シリコン膜を８
０ｎｍ〜１００ｎｍ程度堆積し、これをフォトリソグラ
フィー技術とエッチング技術により容量下部電極１０９
の形状に加工する。
【００３６】その後、例えば、酸化膜と窒化膜との積層
膜からなる容量絶縁膜１１４を、酸化膜換算膜厚にして
４．５ｎｍ〜５ｎｍ程度の厚さで成膜する。この容量絶
縁膜１１４としては、タンタル酸化膜（Ｔａ2Ｏ5）に代
表される高誘電率膜を使用することもできる。この高誘
電率膜を適用した方がセル容量の確保の面では有利であ
る。また、このような高誘電率膜を容量膜として用いた
場合には、この膜のリーク電流などの特性をよりよい方
向にすることができる。容量下部電極１０９及びセルプ
レート１１５の材料としては、容量膜として酸化膜と窒
化膜の積層膜を使用した場合には、Ｎ型多結晶シリコン
を使用することができる。また、例えば容量膜としてタ
ンタル酸化膜（Ｔａ2Ｏ5）を使用した場合には、容量下
部電極１０９にＮ型多結晶シリコン、セルプレートにＴ
ｉＮとＷＳｉの積層膜又はＴｉＮと多結晶シリコンの積
層膜等を使用することができる。セルプレート１１５を
パターニング（形状加工）した後、更にノンドープ酸化
膜（ＮＳＧ）とボロン・リン・シリケートガラス（ＢＰ
ＳＧ）との積層膜を第４の層間絶縁膜１２５として形成
する。
膜からなる容量絶縁膜１１４を、酸化膜換算膜厚にして
４．５ｎｍ〜５ｎｍ程度の厚さで成膜する。この容量絶
縁膜１１４としては、タンタル酸化膜（Ｔａ2Ｏ5）に代
表される高誘電率膜を使用することもできる。この高誘
電率膜を適用した方がセル容量の確保の面では有利であ
る。また、このような高誘電率膜を容量膜として用いた
場合には、この膜のリーク電流などの特性をよりよい方
向にすることができる。容量下部電極１０９及びセルプ
レート１１５の材料としては、容量膜として酸化膜と窒
化膜の積層膜を使用した場合には、Ｎ型多結晶シリコン
を使用することができる。また、例えば容量膜としてタ
ンタル酸化膜（Ｔａ2Ｏ5）を使用した場合には、容量下
部電極１０９にＮ型多結晶シリコン、セルプレートにＴ
ｉＮとＷＳｉの積層膜又はＴｉＮと多結晶シリコンの積
層膜等を使用することができる。セルプレート１１５を
パターニング（形状加工）した後、更にノンドープ酸化
膜（ＮＳＧ）とボロン・リン・シリケートガラス（ＢＰ
ＳＧ）との積層膜を第４の層間絶縁膜１２５として形成
する。
【００３７】更に、ＤＲＡＭのチップ全体としては、コ
ンタクト孔（図示せず）とメタル配線の形成を複数回に
亘って繰り返すことによりそのＤＲＡＭが完成する。
ンタクト孔（図示せず）とメタル配線の形成を複数回に
亘って繰り返すことによりそのＤＲＡＭが完成する。
【００３８】次に、本発明の第２実施例について説明す
る。本実施例においては、平面図は第１の実施例の説明
に使用した図１（ａ）、（ｂ）と同様であり、同一部分
（部材）には同一符号を付してある。図４（ａ）はこの
第２の実施例に係る半導体メモリセルの平面図、図４
（ｂ）、（ｃ）は断面図である。図４（ｂ）は図４
（ａ）のｃ−ｃ’線による断面図、図４（ｃ）はｄ−
ｄ’線による断面図である。
る。本実施例においては、平面図は第１の実施例の説明
に使用した図１（ａ）、（ｂ）と同様であり、同一部分
（部材）には同一符号を付してある。図４（ａ）はこの
第２の実施例に係る半導体メモリセルの平面図、図４
（ｂ）、（ｃ）は断面図である。図４（ｂ）は図４
（ａ）のｃ−ｃ’線による断面図、図４（ｃ）はｄ−
ｄ’線による断面図である。
【００３９】この第２の実施例が第１の実施例と相違す
る点は、第１の実施例では、引出電極１０６が（図１
（ａ）（ｂ）参照）ビット線コンタクト１０７の下に素
子領域を接続するためだけの目的で配置されているが、
第２の実施例では、図４（ａ）、（ｂ）、（ｃ）から明
らかなように、容量下部電極コンタクト１０８の下にも
引出電極１０６が配置されている。
る点は、第１の実施例では、引出電極１０６が（図１
（ａ）（ｂ）参照）ビット線コンタクト１０７の下に素
子領域を接続するためだけの目的で配置されているが、
第２の実施例では、図４（ａ）、（ｂ）、（ｃ）から明
らかなように、容量下部電極コンタクト１０８の下にも
引出電極１０６が配置されている。
【００４０】この構造をとることにより、第１の実施例
では容量下部電極コンタクトの深さを深くする必要があ
ったのに対し、本実施例では、この引出電極を容量下部
電極コンタクトの下にも設けることによって、このコン
タクトの深さを浅くすることができ、より一層メモリセ
ルを形成しやすいものとすることができる。
では容量下部電極コンタクトの深さを深くする必要があ
ったのに対し、本実施例では、この引出電極を容量下部
電極コンタクトの下にも設けることによって、このコン
タクトの深さを浅くすることができ、より一層メモリセ
ルを形成しやすいものとすることができる。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
従来ペアのスイッチングトランジスタを構成する素子領
域は１つのパターンで形成されていたものを、２つの単
純な矩形を多結晶シリコンからなる引出電極で接続して
構成するので、素子領域の間隔、即ち、分離間隔を一定
にすることができ、なおかつ素子領域と素子領域の重な
る部分（近接部分）をこの素子領域の長手方向の長さの
１／３程度にすることができる。従って、素子分離にト
レンチ分離絶縁膜を使用した場合の絶縁膜の埋め込みを
空隙等の発生がない良好な状態で形成できる。
従来ペアのスイッチングトランジスタを構成する素子領
域は１つのパターンで形成されていたものを、２つの単
純な矩形を多結晶シリコンからなる引出電極で接続して
構成するので、素子領域の間隔、即ち、分離間隔を一定
にすることができ、なおかつ素子領域と素子領域の重な
る部分（近接部分）をこの素子領域の長手方向の長さの
１／３程度にすることができる。従って、素子分離にト
レンチ分離絶縁膜を使用した場合の絶縁膜の埋め込みを
空隙等の発生がない良好な状態で形成できる。
【００４２】また、メモリセルの信号電圧はビット線の
容量とセル容量素子の容量値との容量比で決定されるた
め、ビット線の容量が小さい方が信号電圧を大きくとる
ことができる。このことから、本発明の素子領域と引出
電極の構成によれば、引出電極が延在されている部分に
トレンチ分離の酸化膜が設置されているため、シリコン
基板との間に寄生的につく容量が小さくなる。これは、
従来のメモリセルの構造ではビット線コンタクトの接続
部分は直接シリコン基板に形成されるソース／ドレイン
領域であるため、このソース／ドレイン領域とシリコン
基板との間に発生する大きな容量がビット線に接続され
ることになる。しかし、本発明の構造では、これをほと
んど排除できるため、メモリセルからの出力信号も従来
に比して大きくすることができる。ワード線（ゲート電
極）の上に引出電極を形成し、この上にビット線コンタ
クトを形成しているため、このコンタクト深さを浅くす
ることができ、このコンタクトの形成及びコンタクト内
への導電材料の埋め込みが容易になり、導通不良が発生
しにくく、歩留まりが高い製品の形成が可能となる。
容量とセル容量素子の容量値との容量比で決定されるた
め、ビット線の容量が小さい方が信号電圧を大きくとる
ことができる。このことから、本発明の素子領域と引出
電極の構成によれば、引出電極が延在されている部分に
トレンチ分離の酸化膜が設置されているため、シリコン
基板との間に寄生的につく容量が小さくなる。これは、
従来のメモリセルの構造ではビット線コンタクトの接続
部分は直接シリコン基板に形成されるソース／ドレイン
領域であるため、このソース／ドレイン領域とシリコン
基板との間に発生する大きな容量がビット線に接続され
ることになる。しかし、本発明の構造では、これをほと
んど排除できるため、メモリセルからの出力信号も従来
に比して大きくすることができる。ワード線（ゲート電
極）の上に引出電極を形成し、この上にビット線コンタ
クトを形成しているため、このコンタクト深さを浅くす
ることができ、このコンタクトの形成及びコンタクト内
への導電材料の埋め込みが容易になり、導通不良が発生
しにくく、歩留まりが高い製品の形成が可能となる。
【００４３】なお、本発明の第２の実施例においては、
容量下部電極コンタクトの形成も引出電極上になされる
ので、前述のビット線コンタクトの形成と同じ効果が得
られる。
容量下部電極コンタクトの形成も引出電極上になされる
ので、前述のビット線コンタクトの形成と同じ効果が得
られる。
【図１】（ａ）、（ｂ）は本発明の第１の実施例の平面
図である。
図である。
【図２】（ａ）（ｂ）は同じく第１の実施例の断面図で
ある。
ある。
【図３】（ａ）〜（ｅ）は同じく第１の実施例の半導体
メモリセルの製造方法を示す断面図である。
メモリセルの製造方法を示す断面図である。
【図４】（ａ）〜（ｃ）は夫々本発明の第２の実施例の
平面図及び断面図である。
平面図及び断面図である。
【図５】一般的なＤＲＡＭセルの構成を説明するための
模式図である。
模式図である。
【図６】（ａ）及び（ｂ）は夫々従来の半導体メモリセ
ルの平面図及び断面図である。
ルの平面図及び断面図である。
【図７】従来の半導体メモリセルの配置図である。
【図８】従来の半導体メモリセルの平面図である。
【図９】従来の半導体メモリセルの平面図である。
１０１：シリコン基板 １０２：素子領域 １０３：トレンチ分離絶縁膜 １０４：ワード線 １０５：引出電極コンタクト １０６：引出電極 １０７：ビット線コンタクト １０８：容量下部電極コンタクト １０９：容量下部電極 １１０：ビット線 １１１：ゲート酸化膜 １１２ａ、１１２ｂ、１１２ｃ、１１２ｄ：ソース・ド
レイン領域 １１４：容量絶縁膜 １１５：セルプレート １２０：キャップ窒化膜 １２１：側壁窒化膜 １２２：層間絶縁膜
レイン領域 １１４：容量絶縁膜 １１５：セルプレート １２０：キャップ窒化膜 １２１：側壁窒化膜 １２２：層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (1)
- 【請求項１】 ビット線コンタクトを介してビット線に
接続されたペアのスイッチングトランジスタを有する半
導体メモリセルにおいて、 前記ペアのスイッチングトランジスタは夫々独立した矩
形で等間隔の第１及び第２の素子領域を有し、 隣り合う前記第１及び第２の素子領域は、ワード線の延
在方向に前記ビット線１本を介して並んでおり、かつ、
前記ビット線の延在方向に互いにずれて設けられ、 前記第１及び第２の素子領域は夫々第１及び第２のソー
ス／ドレイン領域を有し、 前記第１の素子領域の第２のソース／ドレイン領域と前
記第２の素子領域の第１のソース／ドレイン領域とが、
隣り合う前記ワード線の間で引出電極により接続され、 この引出電極が前記ビット線コンタクトを介してビット
線に接続され、 前記引出電極は前記第１の素子領域の第２のソース／ド
レイン領域と前記第２の素子領域の第１のソース／ドレ
イン領域との間の基板表面に形成されたトレンチ分離絶
縁膜の上方にまたがって形成され ていることを特徴とす
る半導体メモリセル。
Priority Applications (3)
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|---|---|---|---|
| JP08892498A JP3185745B2 (ja) | 1998-04-01 | 1998-04-01 | 半導体メモリセル |
| KR1019990011086A KR100316577B1 (ko) | 1998-04-01 | 1999-03-30 | 반도체 메모리 셀 |
| US09/280,695 US6229170B1 (en) | 1998-04-01 | 1999-03-30 | Semiconductor memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08892498A JP3185745B2 (ja) | 1998-04-01 | 1998-04-01 | 半導体メモリセル |
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|---|---|
| JPH11289065A JPH11289065A (ja) | 1999-10-19 |
| JP3185745B2 true JP3185745B2 (ja) | 2001-07-11 |
Family
ID=13956472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08892498A Expired - Fee Related JP3185745B2 (ja) | 1998-04-01 | 1998-04-01 | 半導体メモリセル |
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| Country | Link |
|---|---|
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| JP (1) | JP3185745B2 (ja) |
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| JP2830496B2 (ja) | 1991-04-05 | 1998-12-02 | 日本電気株式会社 | 半導体メモリー |
| JP3150496B2 (ja) | 1993-06-30 | 2001-03-26 | 株式会社東芝 | 半導体記憶装置 |
| US5383151A (en) * | 1993-08-02 | 1995-01-17 | Sharp Kabushiki Kaisha | Dynamic random access memory |
| KR100307602B1 (ko) * | 1993-08-30 | 2001-12-15 | 가나이 쓰도무 | 반도체집적회로장치및그제조방법 |
| JPH09121036A (ja) | 1995-08-22 | 1997-05-06 | Nippon Steel Corp | 半導体記憶装置及びその製造方法 |
| KR100198624B1 (ko) | 1995-12-20 | 1999-06-15 | 구본준 | 반도체 소자의 제조방법 |
| US5748521A (en) * | 1996-11-06 | 1998-05-05 | Samsung Electronics Co., Ltd. | Metal plug capacitor structures for integrated circuit devices and related methods |
| US5691223A (en) * | 1996-12-20 | 1997-11-25 | Mosel Vitelic Inc. | Method of fabricating a capacitor over a bit line DRAM process |
-
1998
- 1998-04-01 JP JP08892498A patent/JP3185745B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-30 KR KR1019990011086A patent/KR100316577B1/ko not_active IP Right Cessation
- 1999-03-30 US US09/280,695 patent/US6229170B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| US6229170B1 (en) | 2001-05-08 |
| KR19990082793A (ko) | 1999-11-25 |
| KR100316577B1 (ko) | 2001-12-12 |
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|---|---|---|---|
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