JP3075919B2

JP3075919B2 - 半導体記憶装置及びその製造方法

Info

Publication number: JP3075919B2
Application number: JP06146650A
Authority: JP
Inventors: 毅司浜本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-10-25
Filing date: 1994-06-28
Publication date: 2000-08-14
Anticipated expiration: 2015-08-14
Also published as: JPH07176628A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にダイナミック型半導体記憶装置（ＤＲＡＭ）の
メモリセル構造に関する。

【０００２】

【従来の技術】近年、ＭＯＳトランジスタを複数個直列
に接続し、これらのＭＯＳトランジスタの各ソース（或
いはドレイン）にそれぞれ情報記憶用キャパシタを接続
したＮＡＮＤ型のメモリセル構造が提案されている。こ
のメモリセル構造を、図２３に示す。図中の１０１は基
板、１０３はフィールド酸化膜、１０６はキャパシタ電
極、１０７はゲート酸化膜、１０８はゲート電極（ワー
ド線）、１０９はソース・ドレイン領域、１１１はビッ
ト線コンタクト、１１２は層間絶縁膜、１１３はビット
線、１２１はキャパシタ絶縁膜、１２２はプレート電極
である。

【０００３】このアレイ方式は、直列接続されたメモリ
セル群の１つにつき１つのビット線コンタクトで済むた
め、ＭＯＳトランジスタを複数個直列に接続しない場合
に比べて、ビット線のコンタクト１１１が少なくなり、
セル面積が小さくなるという利点がある。

【０００４】しかしながら、この種のメモリセル構造に
あっては次のような問題があった。即ち、用いるセルが
スタック型セルであり、またセル面積が少ないため、必
要な蓄積容量を得るには、キャパシタを極めて高く形成
せざるを得ない。このため、ビット線等の上層配線を形
成する時における下地段差は、１μｍ以上と極めて大き
な段差となり、上層配線の加工が極めて困難であった。

【０００５】また、図２４にトレンチ型キャパシタを用
いたＮＡＮＤ型メモリセル構造の従来例を示す。図中の
１３３はｐ⁺ 型シリコン基板、１３４はｐ型エピタキシ
ャル層、１３５は蓄積電極、１３６，１３７はｎ型拡散
層、１３８は側壁コンタクトである。このメモリセル構
造は、トレンチ型キャパシタを用いているため、深いト
レンチを形成することにより充分な蓄積容量を容易に得
ることができる、という長所がある。

【０００６】しかしながら、この種のメモリセル構造に
おいては次のような問題があった。即ち、用いるトラン
ジスタが縦型ＭＯＳトランジスタのため、ＲＩＥ（Reac
tiveIon Etching）で形成したトレンチ側面をチャネル
領域として用いることになる。そのため、ゲート絶縁膜
の絶縁特性又はトランジスタ特性がＲＩＥ時にトレンチ
側面に形成されたダメージ層の影響を受ける可能性があ
った。

【０００７】

【発明が解決しようとする課題】このように従来、ＭＯ
Ｓトランジスタを直列接続したＮＡＮＤ型のメモリセル
構造においては、高集積化に際して十分な蓄積容量を得
るのが困難であり、しかもビット線等の上層配線を形成
する時の下地段差が極めて大きく、加工が困難であると
いう問題があった。

【０００８】また、トレンチ型セルを用いたＮＡＮＤ型
メモリセル構造では、ゲート絶縁膜特性及びトランジス
タ特性がトレンチ側面のダメージ層の影響を受ける可能
性があるという問題があった。

【０００９】本発明は、上記の問題点を解決すべくなさ
れたもので、その目的とするところは、ビット線等の上
層配線を形成する時の下地段差を大きくすることなく、
十分な蓄積容量を得ることができ、かつゲート絶縁膜特
性及びトランジスタ特性がトレンチ側面のダメージ層の
影響を受けないＮＡＮＤセル構造の半導体記憶装置を提
供することにある。

【００１０】

【課題を解決するための手段】本発明の骨子は、大きな
蓄積容量を得るために、トレンチ内にキャパシタ絶縁膜
を介してキャパシタ電極が埋め込まれたＭＯＳキャパシ
タを情報記憶用キャパシタとし、さらにＭＯＳトランジ
スタをトレンチ側面ではなくシリコン基板上面に形成す
ることにある。

【００１１】即ち、本発明（請求項１）は、半導体基板
のメモリセル領域に複数個のＭＯＳトランジスタを直列
接続して形成し、各々のトランジスタにそれぞれキャパ
シタを接続したメモリセル群を有する半導体記憶装置に
おいて、キャパシタは、メモリセル領域に形成されたト
レンチと、このトレンチ内壁に形成されＭＯＳトランジ
スタに接続された拡散層からなる電荷蓄積層と、トレン
チ内にキャパシタ絶縁膜を介して埋め込み形成され、か
つ基板表面の少なくともＭＯＳトランジスタ形成領域を
除いて形成されたキャパシタ電極とからなることを特徴
とする。

【００１２】また、本発明（請求項２）は、半導体基板
のメモリセル領域に複数個のＭＯＳトランジスタを直列
接続して形成し、各々のトランジスタにそれぞれキャパ
シタを接続したメモリセル群を有する半導体記憶装置に
おいて、キャパシタは、メモリセル領域に形成されたト
レンチと、このトレンチ内壁に形成された拡散層からな
る電荷蓄積層と、トレンチ内にキャパシタ絶縁膜を介し
て埋め込み形成され、かつ基板表面の少なくともＭＯＳ
トランジスタ形成領域を除いて形成されたキャパシタ電
極とからなり、ＭＯＳトランジスタは、トレンチ間にゲ
ート電極が形成され、トレンチ内壁に形成された拡散層
をソース・ドレインとするものであることを特徴とす
る。

【００１３】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) キャパシタ電極がフィールドプレートとなり隣接す
るメモリセル群間の素子分離を行うこと。 (2) キャパシタ電極の上部及び側部に、ＭＯＳトランジ
スタのゲート絶縁膜よりも膜厚の厚い絶縁膜が形成され
ていること。 (3) ＭＯＳトランジスタのゲート電極へのコンタクト
が、メモリセル領域以外のキャパシタ電極の上に形成さ
れていること。

【００１４】また本発明は、上記構成の半導体記憶装置
の製造方法において、半導体基板のメモリセル領域にト
レンチを形成する工程と、トレンチの壁面に拡散層及び
キャパシタ絶縁膜を形成する工程と、基板上に前記トレ
ンチを埋め込むようにキャパシタ電極を形成する工程
と、キャパシタ電極上に上部絶縁膜を形成する工程と、
キャパシタ電極及び上部絶縁膜を前記ＭＯＳトランジス
タの直列接続方向に隣接するトレンチ間が露出するよう
に網目状に加工する工程と、キャパシタ電極の側面に側
部絶縁膜を形成する工程と、露出した基板表面にゲート
絶縁膜を介してゲート電極を形成する工程とを含むこと
を特徴とする。

【００１５】

【作用】本発明によれば、トレンチ内にキャパシタ絶縁
膜を介して埋め込まれたキャパシタ電極を有するＭＯＳ
キャパシタにより、小さなセル面積で十分な蓄積容量を
得ることができる。これに加えて、キャパシタ電極を基
板表面にも形成してフィールドプレートとすることによ
り、メモリセル群間を分離するフィールド絶縁膜が不要
となり、製造工程の簡略化をはかり得る。

【００１６】また、キャパシタ電極をトレンチ内と基板
表面に形成することにより、ビット線等の上層配線を形
成する時の下地段差を大きくすることなく十分な蓄積容
量を実現できる。さらに、シリコン基板表面にＭＯＳト
ランジスタを形成するため、ＲＩＥダメージ層の影響を
受けない高信頼性のメモリセルを実現できる。

【００１７】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。（実施例１）図１は本発明の第１の実施例に係わるＤＲ
ＡＭのセルアレイ構成を示す平面図、図２は図１の矢視
Ａ−Ａ′断面図、図３（ａ）（ｂ）は図１の矢視Ｂ−
Ｂ′，Ｃ−Ｃ′断面図である。

【００１８】シリコン基板１上のメモリセル領域は、フ
ィールド酸化膜１４によりストライプ状の素子領域に区
切られている。フィールド酸化膜１４により囲まれた素
子領域内に、ＭＯＳトランジスタとトレンチキャパシタ
からなるメモリセルをビット線１０に対して複数個（本
実施例では４個）直列接続してなるメモリセル群（ＮＡ
ＮＤ型セル）が形成されている。

【００１９】トレンチキャパシタは、素子領域内に１つ
のＮＡＮＤ型セルで４個のトレンチ５を形成し、これら
のトレンチ５の内壁にｎ型拡散層２（電荷蓄積層）をそ
れぞれ形成すると共に、トレンチ５内にキャパシタ絶縁
膜３を介してキャパシタ電極６を埋め込んで形成されて
いる。なお、キャパシタ電極６は隣接するメモリセル群
の隣接するトレンチ間同士で接続されている。

【００２０】ＭＯＳトランジスタは、各々のトレンチ５
に隣接して設けられている。具体的には、基板表面にゲ
ート絶縁膜７を介してゲート電極８を形成して構成さ
れ、ソース・ドレイン領域はゲート電極８の両側にある
電荷蓄積層２とそれぞれ接続されている。ゲート電極８
は、セルアレイの一方向に連続するようにパターニング
されて、これがワード線となる。

【００２１】ＮＡＮＤ型セルの一端部にあるＭＯＳトラ
ンジスタのｎ型拡散層２の一部は、ビット線コンタクト
９を介してビット線１０に接続されている。このビット
線１０は、ゲート電極８と直交する方向にパターニング
されている。また、キャパシタ電極６はゲート電極８と
平行方向にパターニングされ、いわゆるプレート電極と
なる。なお、図中の４は層間絶縁膜である。

【００２２】このように構成された本実施例によれば、
トレンチ５内にキャパシタ電極６を埋め込んでキャパシ
タを形成しているので、十分な蓄積容量を確保すると共
に、下地段差を減らすことができる。このため、ビット
線を形成する時における上層配線の加工を容易に行うこ
とができる。（実施例２）図４は本発明の第２の実施例に係わるＤＲ
ＡＭのセルアレイ構成を示す平面図、図５は図４の矢視
Ａ−Ａ′断面図、図６（ａ）（ｂ）は図４の矢視Ｂ−
Ｂ′，Ｃ−Ｃ′断面図である。なお、図１〜図３と同一
部分には同一符号を付して、その詳しい説明は省略す
る。

【００２３】本実施例が先に説明した第１の実施例と異
なる点は、メモリセル群間の素子分離にフィールドプレ
ート分離を用いた点にある。即ち、本実施例において
は、キャパシタ電極６は絶縁膜３，７よりも膜厚の厚い
酸化膜１１を介してシリコン基板１の表面にも設けられ
ている。そして、キャパシタ電極６はＭＯＳトランジス
タ部のみ除去された網目状に加工されている。また、本
実施例では、図３に示したようなフィールド酸化膜１４
はセル領域には形成されておらず、キャパシタ電極６に
よる、いわゆるフィールドプレート分離となっている。

【００２４】このような構成であれば、第１の実施例と
同様の効果が得られるのは勿論のこと、次のような効果
が得られる。即ち、フィールド酸化膜１４を形成する工
程が不要となるため、製造コストを下げることが可能と
なる。また、キャパシタ電極６が網目状に加工されてい
ることから、キャパシタ電極６がストライプ状に分離さ
れることなく接続されているので、ワード線の電位変化
の影響を受けにくく、ノイズマージンが広がる。

【００２５】なお、本実施例においては、キャパシタ電
極６の下には酸化膜１１が存在しているが、これを形成
せず、キャパシタ絶縁膜３を形成してもよい。また、酸
化膜１１は他の材料、例えばシリコン窒化膜，Ｔａ₂ Ｏ
₅ ，Ａｌ₂ Ｏ₃ でもよい。さらに、これらの材料を積層
してもよい。

【００２６】また、本実施例のキャパシタ電極６のゲー
ト電極８方向のパターニングは、トレンチ５のパターン
と一致しているが、必らずしもそうする必要はない。即
ち、シリコン基板１の上にキャパシタ電極６が乗り出し
ていてもよいし、逆にトレンチ５内でパターニングされ
ていてもよい。（実施例３）図７は本発明の第３の実施例に係わるＤＲ
ＡＭのセルアレイ構成を示す平面図、図８は図７の矢視
Ａ−Ａ′断面図、図９（ａ）（ｂ）は図７の矢視Ｂ−
Ｂ′，Ｃ−Ｃ′断面図である。なお、図１〜図３と同一
部分には同一符号を付して、その詳しい説明は省略す
る。

【００２７】本実施例においては、キャパシタ電極６は
酸化膜１１を介してシリコン基板１の表面に接してお
り、ＭＯＳトランジスタ部のみ除去された網目状に加工
されている。これにより、第２の実施例と同様に、キャ
パシタ電極６によるフィールドプレート分離となってい
る。

【００２８】また、キャパシタ電極６の上には比較的膜
厚の厚い酸化膜１２が形成されており、さらに、側面に
も比較的膜厚の厚い酸化膜１３が形成されている。そし
て、キャパシタ電極６とゲート電極８の分離は、これら
の酸化膜１２及び酸化膜１３で行っている。

【００２９】このような構成であれば、先の第２の実施
例と同様の効果が得られるのは勿論のこと、キャパシタ
電極６とゲート電極８が酸化膜１２及び酸化膜１３で分
離されているため、絶縁特性が優れており、信頼性が高
い。また、ゲート容量が少ないため高速動作が期待でき
る。

【００３０】なお、本実施例においては、キャパシタ電
極６の側面に酸化膜１３を形成したが、これを形成せず
にゲート絶縁膜７でゲート電極８との分離を行ってもよ
い。また、酸化膜１２及び酸化膜１３は他の材料、例え
ばシリコン窒化膜，Ｔａ₂ Ｏ₅ ，Ａｌ₂ Ｏ₃ でもよい。
さらに、これらの材料を積層してもよい。また、酸化膜
１２及び酸化膜１３は同時に形成してもよいし、別々に
形成してもよい。（実施例４）図１０は本発明の第４の実施例に係わるＤ
ＲＡＭのメモリセルアレイ終端のゲート電極引き出し部
分を示す平面図、図１１は図１０の矢視Ｃ−Ｃ′断面図
である。なお、図１〜図３と同一部分には同一符号を付
して、その詳しい説明は省略する。

【００３１】セルアレイ部分の構成は、先に説明した第
３の実施例と同様である。ゲート電極８のアルミ配線１
６とのコンタクト１５は、メモリセル領域の外側に引き
出されたキャパシタ電極６の上に形成されている。キャ
パシタ電極６の上部及び側部に酸化膜１２，１３が形成
されているのは勿論である。

【００３２】キャパシタ電極６の上にゲート電極８を配
置する構成において、キャパシタ電極６をＲＩＥ（リア
クティブ・イオン・エッチング）等で垂直に加工する
と、その上部に形成されたゲート電極８をＲＩＥで加工
する時に、キャパシタ電極６のエッジ部に沿ってゲート
電極８が残る可能性がある。これは、隣接するゲート電
極８間の短絡を招く。

【００３３】これに対し本実施例では、メモリセル領域
の外側に引き出されたキャパシタ電極６の上にコンタク
ト１５を形成していることから、セルアレイ以外の部分
でゲート電極８がキャパシタ電極６のエッジと交差する
ことはない。このため、ゲート電極８が隣接するゲート
電極８又は他の配線とショートすることはない。セルア
レイ部分では、キャパシタ電極６の窓部でゲート電極８
がキャパシタ電極６のエッジと交差するが、１つの窓に
は１つのゲート電極８しか存在しないので、仮にキャパ
シタ電極６のエッジにゲート電極８の残りが生じても何
等問題ない。従って、製造歩留りを上げることができ
る。

【００３４】なお、本実施例においては、キャパシタ電
極６は酸化膜１１を介してシリコン基板１と接している
が、酸化膜１１が存在せずキャパシタ絶縁膜３で分離し
てもよい。また、酸化膜１２及び酸化膜１３の代わり
に、ゲート絶縁膜７でゲート電極８とキャパシタ電極６
の分離を行ってもよい。また、アルミ配線１６は他の材
料、例えばポリＳｉ，Ｃｕ，Ｗ，ＷＳｉ₂ ，ＭｏＳｉ
₂ ，ＴｉＳｉ₂ ，Ａｇ等でもよい。（実施例５）図１２は本発明の第５の実施例に係わるＤ
ＲＡＭのセルアレイ構成を示す平面図、図１３は図１２
の矢視Ａ−Ａ′断面図、図１４（ａ）（ｂ）は図１２の
矢視Ｂ−Ｂ′，Ｃ−Ｃ′断面図である。なお、図１〜図
３と同一部分には同一符号を付して、その詳しい説明は
省略する。

【００３５】本実施例においては、キャパシタ電極６は
酸化膜１１を介してシリコン基板１の表面に接してお
り、ＭＯＳトランジスタ部のみ除去された網目状に加工
されている。これにより、第２の実施例と同様に、キャ
パシタ電極６によるフィールドプレート分離となってい
る。

【００３６】また、ゲート電極８のパターンエッジは、
キャパシタ電極６の窓内ではなくキャパシタ電極６の上
に存在する。つまり、トレンチ５間の基板表面の全てが
ＭＯＳトランジスタのチャネル領域となる。そして、電
荷蓄積層としてのｎ型拡散層２がＭＯＳトランジスタの
ソース・ドレインをなすものとなっている。

【００３７】このような構成であれば、第３の実施例と
同様の効果が得られるのは勿論のこと、ビット線１０方
向のトレンチ５間の距離を縮めることが可能となり、メ
モリセル面積を縮少できる。（実施例６）図１５は本発明の第６の実施例に係わるＤ
ＲＡＭのセルアレイ構成を示す平面図、図１６は図１５
の矢視Ａ−Ａ′断面図である。なお、図１〜図３と同一
部分には同一符号を付して、その詳しい説明は省略す
る。

【００３８】シリコン基板１上のメモリセル領域は、フ
ィールド酸化膜によりビット線１０に平行方向にストラ
イプ状の素子領域に区切られている。この素子領域内
に、ＭＯＳトランジスタとトレンチキャパシタからなる
メモリセルをビット線１０に対して複数個（本実施例で
は４個）直列接続してなるメモリセル群（ＮＡＮＤ型セ
ル）が形成されている。なお、最も右端のＭＯＳトラン
ジスタは隣のメモリセルとの分離のためのもので、いわ
ゆるフィールドシールド分離である。

【００３９】トレンチキャパシタは、素子領域内に１つ
のＮＡＮＤ型セルで４個のトレンチ５を形成し、これら
のトレンチ５の内壁にｎ型拡散層２（電荷蓄積層）をそ
れぞれ形成すると共に、トレンチ５内にキャパシタ絶縁
膜３を介してキャパシタ電極６を埋め込んで形成されて
いる。なお、キャパシタ電極６は隣接するメモリセル群
の隣接するトレンチ間同士で接続されている。

【００４０】ＭＯＳトランジスタは、各々のトレンチ５
に隣接して設けられている。具体的には、基板表面にゲ
ート絶縁膜７を介してゲート電極８及び２８を形成して
構成され、ソース・ドレイン領域はトレンチ５の内壁の
ｎ型拡散層２で構成されている。ゲート電極は２層にな
っており、下層のゲート電極８はキャパシタ電極６の反
転パターンになっており、ＭＯＳトランジスタ領域のみ
に島状に配置されている。上層のゲート電極２８はセル
アレイの一方向に連続するようにパターニングされて、
これがワード線となる。

【００４１】ＮＡＮＤ型セルの一端部にあるＭＯＳトラ
ンジスタのｎ型拡散層２６はビット線コンタクト９を介
してビット線１０に接続されている。ビット線１０は、
ゲート電極２８と直交する方向にパターニングされてい
る。キャパシタ電極６はＭＯＳトランジスタ領域のみ除
去された網目状に加工されている。そして、キャパシタ
電極６の上部及び側部の絶縁膜１２，１３は、キャパシ
タ電極６とゲート電極８，２８を分離するものとなって
いる。

【００４２】このように構成された本実施例によれば、
トレンチ５内にキャパシタ電極６を埋め込んでキャパシ
タを形成しているので、十分な蓄積容量を確保すると共
に、下地段差を減らすことができる。このため、ビット
線を形成する時における上層配線の加工を容易に行うこ
とができる。また、シリコン基板表面にＭＯＳトランジ
スタを形成するため、ＲＩＥダメージ層の影響を受けな
い高信頼性のメモリセルを実現できる。

【００４３】また、トレンチ５の内壁に作成されたｎ型
拡散層２によって、ＭＯＳトランジスタのソース・ドレ
イン領域が形成されるため、ソース・ドレイン形成工程
が必要なく、メモリセル製造工程を短くすることが可能
となる。さらに、実効的なゲート長（実効チャネル長）
はｎ型拡散層２間の距離で決まるため、ゲート電極８と
トレンチ５の合わせずれにより実効チャネル長が変化す
ることはなく、実効チャネル長の制御が容易である。

【００４４】また、ゲート電極８とキャパシタ電極６は
絶縁膜１３を介して接した構造のため、ゲート電極の加
工はＲＩＥを全面に行うエッチバックで可能であり、リ
ソグラフィ工程は必要ない。そのため、キャパシタ電極
６とゲート電極８の合わせずれは問題とならず、加工が
容易になる。また、ゲート電極２８とキャパシタ電極６
との分離は、絶縁膜１２で行う。そのため、ゲート電極
２８とキャパシタ電極６との分離耐圧は例えば２０Ｖ以
上の高い電圧を実現可能で、高信頼性を確保できる。

【００４５】また、上層のゲート電極２８のパターニン
グはリソグラフィとＲＩＥにより行うが、下層のゲート
電極８が既に存在するため、合わせずれに対する余裕が
大きい。また、ゲート電極２８でメモリセル内が平坦化
されているため、リソグラフィとＲＩＥによる加工が容
易である。さらには、ゲート電極が２層に分かれている
ため、ポリサイドゲート電極（例えばポリＳｉ／ＷＳｉ
₂ ）又はポリメタルゲート電極（例えばポリＳｉ／Ｗ）
の適応が容易である。

【００４６】次に、本実施例装置の製造工程について、
図１７及び図１８を参照して説明する。まず、図１７
（ａ）に示すように、シリコン基板１のメモリセル領域
に例えば酸化膜２４を形成し、トレンチ形成のマスク材
を作成する。次いで、リソグラフィとＲＩＥにより酸化
膜２４を加工し、さらにシリコン基板１をエッチングし
トレンチ５を形成する。

【００４７】次いで、図１７（ｂ）に示すように、トレ
ンチ５内にｎ型拡散層２を形成し、続いてキャパシタ絶
縁膜３（例えばシリコン窒化膜／酸化膜の２層膜）を形
成する。その後、トレンチ５内を埋め込むようにプレー
ト電極６（例えばポリシリコン）を形成し、その上に絶
縁膜１２（例えばＣＶＤ酸化膜）を形成する。続いて、
絶縁膜１２及びプレート電極６をリソグラフィとＲＩＥ
により網目状に加工する。

【００４８】次いで、図１７（ｃ）に示すように、絶縁
膜１３（例えばＣＶＤ酸化膜）を全面に堆積した後、Ｒ
ＩＥを行うことにより、キャパシタ電極６の側面に残置
する。続いて、ゲート絶縁膜７（例えば酸化膜）及びゲ
ート電極８（例えばポリシリコン）及び平坦化レジスト
２５を形成する。

【００４９】次いで、図１８（ａ）に示すように、プレ
ート電極６の上に堆積した平坦化レジスト２５とゲート
電極８をＲＩＥにより除去する。この工程により、ゲー
ト電極８はＭＯＳトランジスタ領域のみに島状に配置さ
れる。次いで、図１８（ｂ）に示すように、上層のゲー
ト電極２８（例えばタングステンシリサイド）を全面に
堆積した後、リソグラフィとＲＩＥによりセルアレイの
一方向に連続するようにパターニングする。これが、ワ
ード線となる。

【００５０】次いで、図１８（ｃ）に示すように、ビッ
ト線コンタクトを形成する部分のゲート電極８を除去
し、ｎ型拡散層２６を形成する。続いて、ビット線１０
（例えばポリシリコンとタングステンシリサイド）を全
面に堆積した後、ゲート電極２８と直交する方向にパタ
ーニングする。

【００５１】本実施例においては、トレンチ形成のマス
ク材として酸化膜２４を用いたが、他の材料（例えばシ
リコン窒化膜，Ｍｏシリサイド，Ｃ，レジスト又はこれ
らの複合膜）を用いてもよい。また、キャパシタ絶縁膜
１３は熱酸化膜，ＣＶＤ酸化膜，ＣＶＤ窒化膜，熱窒化
膜，タンタルオキサイド，ハーフニウムオキサイド，強
誘電体膜，常誘電体膜の単層膜及びこれらの複合膜でも
よい。

【００５２】また、キャパシタの下部電極はｎ型拡散層
２であるが、Ｗ，Ｍｏ，Ｐｔ，Ｔｉ，Ｎｉ，Ｔａ，Ａ
ｌ，Ｃｏ，Ｃ等の金属又はこれらのシリサイド，オキサ
イド，ナイトライドでもよい。さらに、ポリシリコン，
アモルファスシリコンをｎ型化してもよい。また、キャ
パシタ電極６にはポリシリコンを用いたが、Ｗ，Ｐｔ，
Ｔｉ，Ｎｉ，Ｔａ，Ａｌ，Ｃｏ，Ｃ等の金属又はこれら
のシリサイド、オキサイド、ナイトライドでもよい。

【００５３】また、絶縁膜１２及び１３にはシリコン酸
化膜を用いたが、シリコン窒化膜等の他の材料でもよ
い。また、ゲート電極８にはポリシリコンを用いたが、
Ｗ，Ｍｏ，Ｔｉ，Ｎｉ，Ｐｔ，Ｔａ，Ｃｏ等の金属又は
これらのシリサイドでもよい。また、ゲート電極１１に
はタングステンシリサイドを用いたが、Ｗ，Ｍｏ，Ｔ
ｉ，Ｎｉ，Ｐｔ，Ｔａ，Ｃｏ等の金属又はこれらのシリ
サイドでもよい。さらに、ポリシリコン及びアモルファ
スシリコンでもよい。（実施例７）図１９は、本発明の第７の実施例に係わる
ＤＲＡＭのセルアレイ構成を示す平面図、図２０は図１
９の矢視Ａ−Ａ′断面図である。なお、図１５、１６と
同一部分には同一符号を付して、その符号の詳しい説明
は省略する。

【００５４】本実施例が先に説明した第６の実施例と異
なる点は、ゲート電極部の構成にある。即ち本実施例に
おいては、ゲート電極２８は単層膜で形成されており、
そのビット線方向のエッジはキャパシタ電極６の上部に
存在し、シリコン基板上には存在しない。

【００５５】このような構成であれば、第６の実施例の
効果のうちゲート電極を２層にした効果以外の効果が得
られるのは勿論のこと、ゲート電極２８の加工をキャパ
シタ電極６の上部で行うため、リソグラフィ及びＲＩＥ
が容易に行える。

【００５６】図２１及び図２２に本実施例の製造方法を
示す。図２１（ａ）（ｂ）に示す工程までは第６の実施
例と同じである。その後、図２１（ｃ）に示すように、
絶縁膜１３をキャパシタ電極６の側面に残置する。続い
て、ゲート絶縁膜７及びゲート電極２８を形成する。

【００５７】次いで、図２２（ａ）に示すように、ゲー
ト電極２８をリソグラフィとＲＩＥにより加工する。次
いで、図２２（ｂ）に示すように、層間絶縁膜４を堆積
した後、ビット線コンタクト９を形成する。続いて、全
面にビット線１０を堆積した後、ビット線１０をゲート
電極２８と直交する方向に加工する。

【００５８】本実施例においては、ゲート電極２８のエ
ッジはキャパシタ電極６の上部で行っているが、実効チ
ャネル長がトレンチ側壁のｎ型拡散層２間の距離で決ま
る構造ならばよい。従って、必ずしもキャパシタ電極６
の上部にある必要はなく、ｎ型拡散層２とゲート電極２
８とのオフセットができない範囲で、ゲート長は短くて
もよい。なお、本発明は上述した各実施例に限定される
ものではなく、その要旨を逸脱しない範囲で、種々変形
して実施することができる。

【００５９】

【発明の効果】以上述べたように本発明によれば、トレ
ンチ内にキャパシタ絶縁膜を介してキャパシタ電極が埋
め込まれたＭＯＳキャパシタを情報記憶用キャパシタと
することにより、十分な蓄積容量を有することを可能と
し、かつビット線等の上層配線を形成する時の下地段差
を大きくすることなく十分な蓄積容量を実現できるＮＡ
ＮＤセル構造の半導体記憶装置を実現することが可能と
なる。

【図面の簡単な説明】

【図１】第１の実施例に係わるＤＲＡＭのセルアレイ構
成を示す平面図。

【図２】図１の矢視Ａ−Ａ′断面図。

【図３】図１の矢視Ｂ−Ｂ′及びＣ−Ｃ′断面図。

【図４】第２の実施例に係わるＤＲＡＭのセルアレイ構
成を示す平面図。

【図５】図４の矢視Ａ−Ａ′断面図。

【図６】図４の矢視Ｂ−Ｂ′及びＣ−Ｃ′断面図。

【図７】第３の実施例に係わるＤＲＡＭのセルアレイ構
成を示す平面図。

【図８】図７の矢視Ａ−Ａ′断面図。

【図９】図７の矢視Ｂ−Ｂ′及びＣ−Ｃ′断面図。

【図１０】第４の実施例に係わるＤＲＡＭのセルアレイ
終端のゲート電極引き出し部分を示す平面図。

【図１１】図１０の矢視Ｃ−Ｃ′断面図。

【図１２】第５の実施例に係わるＤＲＡＭのセルアレイ
構成を示す平面図。

【図１３】図１２の矢視Ａ−Ａ′断面図。

【図１４】図１２の矢視Ｂ−Ｂ′及びＣ−Ｃ′断面図。

【図１５】第６の実施例に係わるＤＲＡＭのセルアレイ
構成を示す平面図。

【図１６】図１５の矢視Ａ−Ａ´断面図。

【図１７】第６の実施例の製造工程の前半を示す断面
図。

【図１８】第６の実施例の製造工程の後半を示す断面
図。

【図１９】第７の実施例に係わるＤＲＡＭのセルアレイ
構成を示す平面図。

【図２０】図１９の矢視Ａ−Ａ´断面図。

【図２１】第７の実施例の製造工程の前半を示す断面
図。

【図２２】第７の実施例の製造工程の後半を示す断面
図。

【図２３】従来のＤＲＡＭのセルアレイ構成を示す平面
図及び断面図。

【図２４】従来のＤＲＡＭのセルアレイ構成を示す断面
図。

【符号の説明】

１…シリコン基板２，２６…ｎ型拡散層３…キャパシタ絶縁膜４…層間絶縁膜５…トレンチ６…キャパシタ電極７…ゲート絶縁膜８，２８…ゲート電極９…ビット線コンタクト１０…ビット線１１，１２，１３，２４…酸化膜１４…フィールド酸化膜１５…コンタクト１６…アルミ配線２５…平坦化レジスト

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板のメモリセル領域に複数個のＭ
ＯＳトランジスタを直列接続して形成し、各々のトラン
ジスタにそれぞれキャパシタを接続したメモリセル群を
有する半導体記憶装置において、前記キャパシタは、前記メモリセル領域に形成されたト
レンチと、このトレンチ内壁に形成され前記ＭＯＳトラ
ンジスタに接続された拡散層からなる電荷蓄積層と、前
記トレンチ内にキャパシタ絶縁膜を介して埋め込み形成
され、かつ前記基板表面の少なくともＭＯＳトランジス
タ形成領域を除いて形成されたキャパシタ電極とからな
ることを特徴とする半導体記憶装置。
【請求項２】半導体基板のメモリセル領域に複数個のＭ
ＯＳトランジスタを直列接続して形成し、各々のトラン
ジスタにそれぞれキャパシタを接続したメモリセル群を
有する半導体記憶装置において、前記キャパシタは、前記メモリセル領域に形成されたト
レンチと、このトレンチ内壁に形成された拡散層からな
る電荷蓄積層と、前記トレンチ内にキャパシタ絶縁膜を
介して埋め込み形成され、かつ前記基板表面の少なくと
もＭＯＳトランジスタ形成領域を除いて形成されたキャ
パシタ電極とからなり、前記ＭＯＳトランジスタは、隣接するトレンチ間にゲー
ト電極が形成され、前記トレンチ内壁に形成された拡散
層をソース・ドレインとするものであることを特徴とす
る半導体記憶装置。
【請求項３】前記キャパシタ電極の上部及び側部に、前
記ＭＯＳトランジスタのゲート絶縁膜よりも膜厚の厚い
絶縁膜が形成されていることを特徴とする請求項１又は
２に記載の半導体記憶装置。
【請求項４】前記ＭＯＳトランジスタのゲート電極への
コンタクトが、前記メモリセル領域の外側に引き出され
た前記キャパシタ電極の上に形成されていることを特徴
とする請求項１又は２に記載の半導体記憶装置。
【請求項５】半導体基板のメモリセル領域に複数個のＭ
ＯＳトランジスタを直列接続し、各々のトランジスタに
それぞれキャパシタを接続したメモリセル群を有する半
導体記憶装置の製造方法において、半導体基板のメモリセル領域にトレンチを形成する工程
と、前記トレンチの壁面に拡散層及びキャパシタ絶縁膜
を形成する工程と、前記基板上に前記トレンチを埋め込
むようにキャパシタ電極を形成する工程と、前記キャパ
シタ電極上に上部絶縁膜を形成する工程と、前記キャパ
シタ電極及び上部絶縁膜を前記ＭＯＳトランジスタの直
列接続方向に隣接するトレンチ間が露出するように網目
状に加工する工程と、前記キャパシタ電極の側面に側部
絶縁膜を形成する工程と、露出した基板表面にゲート絶
縁膜を介してゲート電極を形成する工程とを含むことを
特徴とする半導体記憶装置の製造方法。