JPH077083A - 語線間に部分使い捨て誘電充填材ストリップを用いて超高密度ダイナミック・アクセス・メモリを製造する方法 - Google Patents

語線間に部分使い捨て誘電充填材ストリップを用いて超高密度ダイナミック・アクセス・メモリを製造する方法

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JPH077083A
JPH077083A JP4157270A JP15727092A JPH077083A JP H077083 A JPH077083 A JP H077083A JP 4157270 A JP4157270 A JP 4157270A JP 15727092 A JP15727092 A JP 15727092A JP H077083 A JPH077083 A JP H077083A
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Abstract

(57)【要約】 （修正有） 【目的】過剰なビット線抵抗、過剰なビット線キャパシ
タンス、最適値超過セル幅及び記憶ノード埋め込み接触
領域におけるスペーサーたい積に関する諸問題、を最小
限の追加工程で改善する。 【構成】語線間隙に誘電充填材ストリップ51を用いてマ
ルチメガビットDRAMを製造する方法。埋め込み接触領域
では充填材ストリップは使い捨てであるが、非埋め込み
接触領域では残される。この方法は、語線側面のスペー
サーを創生するタイプ-1絶縁材料の第一層に異方性エッ
チングを行う工程に始まる以下の工程を含む。高度にエ
ッチング選択性を有するタイプ-2絶縁材料31を堆積し平
坦化する；語線間隙にある31を除去する；タイプ-1絶縁
材料の異方性除去を行う；ビット線用ポリシリコン層71
を堆積しケイ化物化する；71の第二層を堆積しパターン
化してビット線を形成する；タイプ-1絶縁材料の第三層
91を堆積し異方性エッチングを行う；記憶ノードプレー
ト接触領域にある31を除去する；ポリシリコン層121を
堆積しパターン化する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体製造技術に関し、
より詳細には、積重ねセル型ダイナミック・ランダム・
アクセス・メモリにおける埋め込み接触部の創生に必要
な語線間隔を最小にする技術に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）のメモリ・セルは２つの主要部品、即
ち電界効果トランジスタとコンデンサ、からなる。通常
のプレーナコンデンサを用いているＤＲＡＭセルにおい
ては電界効果トランジスタ（ＦＥＴ）よりプレーナコン
デンサにはるかに多くのチップ表面積が当てられる。語
線（Word lines）は一般にポリシリコン−１層からエッ
チングされる。シリコン基板のドープド領域は下部（記
憶ノード）コンデンサプレートとして機能し、一方、ポ
リシリコン−２は一般に上部コンデンサプレート（セル
プレート）として機能する。プレーナコンデンサは１Ｍ
ビットレベルまでのＤＲＡＭチップに使用するのに適し
ていることがわかっているが、さらに進んだ世代のＤＲ
ＡＭには使用できないと考えられている。メモリチップ
のコンポーネント密度が増すにつれて、セルのコンデン
サ寸法の収縮は多くの問題を生じた。第一に、正常バッ
クグラウンド放射線のα粒子成分は下部コンデンサプレ
ートとして機能するシリコン基材に正孔−電子の対を発
生することがある。この現象は影響を受けたセルコンデ
ンサに蓄積された電荷を急速に散逸させ、その結果、
「ソフト」エラーを生じることになる。第二に、センス
増幅器の識別信号が減少する。これによりノイズ感度が
悪化し、適切な信号選択性を有するセンス増幅器の設計
が困難となる。第三に、セルのコンデンサ寸法が縮少さ
れるにつれて、セルの回復時間を一般に短縮しなければ
ならないので回復のために一層頻繁な中断が必要とな
る。従って、ＤＲＡＭ設計者にとっては、製品収率を低
下させないで又は生産工程中のマスキングとたい積の工
程数を著しく増すような方法に頼らないで、セル寸法が
収縮したときにセルのキャパシタンスを増大させる又は
少なくとも維持することは困難な目標である。
【０００３】４ＭビットＤＲＡＭのすべての製造者は非
プレーナコンデンサに基づくセル構造を利用している。
２種の基本的な非プレーナコンデンサ構造が現在使用さ
れている。即ち、溝型コンデンサと積重ねコンデンサで
ある。いずれの型の非プレーナコンデンサもプレーナコ
ンデンサに比べて製造にかなり多くのマスキング、たい
積及びエッチングの工程数を典型的に必要とする。
【０００４】溝型コンデンサの場合、電荷はプレーナコ
ンデンサにおける水平方向に対して主として垂直方向に
蓄積される。溝型コンデンサは基板にエッチングされる
溝に加工されるので、典型的な溝型コンデンサはプレー
ナコンデンサと同様にソフトエラーを起しやすい。その
上、溝型構造に固有の他のいくつかの問題がある。１つ
の問題は隣接する溝間の寄生トランジスタ効果により生
じる溝から溝への電荷漏洩である。いまひとつの問題は
製造工程中における溝の完全浄化の困難なことであり、
溝を完全に浄化しないと一般に欠陥セルが得られる。
【０００５】他方、積重ねコンデンサは溝型コンデンサ
に比べて信頼性が高く、製造が容易であることがわかっ
ている。典型的な積重ねコンデンサの下部プレート及び
上部プレートのいずれも個々のポリシリコン層から形成
されているので、積重ねコンデンサはプレーナ又は溝型
コンデンサに比べて、一般にソフトエラーはずっと少な
い。語線とディジット線の両方を容量層の下方に配置し
かつ下部層を埋め込み接触方式で基板と接触させること
により、一部製造者はコンデンサの垂直方向部分が全電
荷蓄積容量に有意に寄与するようにした積重ねコンデン
サ構造を創り出した。積重ねコンデンサは一般にセルの
全面積（セルのアクセスＦＥＴを含む）だけではなく、
隣接するフィールド酸化物領域をもカバーするので、キ
ャパシタンスはプレーナ型セルから得られるものより相
当大きくなっている。
【０００６】積重ねセルＤＲＡＭメモリに伴う、性能を
劣化する設計上の問題が少なくとも４つ存在する。これ
らは本明細書に開示された新規なＤＲＡＭ製造方法を実
施することにより改善することができる。第一の問題は
低速度デバイスを与える過剰なビット線抵抗である。第
二の問題はビット線のセンス増幅器信号を減少させる過
剰なビット線キャパシタンスである。第三の問題は不必
要な溝が基板に形成されないようにビット線マスクとビ
ット線接触マスクとの間にマスクの整列許容範囲内で十
分なオーバーラップを与える必要性のためにセル幅が最
適値を超過することである。第四の問題はビット線の上
面のみならず縁部も絶縁する必要上、記憶ノード埋め込
み接触領域にスペーサーがたい積されることである。
【０００７】通常の積重ねセルＤＲＡＭメモリにあって
はその垂直形態の結果として過剰なビット線抵抗が生じ
る。典型的には、埋め込みビットは化学蒸着（ＣＶＤ）
によりたい積されたコンホーマル（形状に沿った）ポリ
シリコン層から形成される。この層は次いでケイ化物化
され、パターン化される。ビット線電流の大部分を運ぶ
ケイ化物層は形態に従う（即ち、現存する語線を上りそ
して下る）ので、垂直ビット線部分上のケイ化物化の低
品位と非プレーナ性のために生じるビット線長の増加と
のためにこのような非プレーナビット線の抵抗は（プレ
ーナ型の場合と比較して）増大する。
【０００８】過剰なビット線キャパシタンスはビット線
付近からこの線が横切る各語線まで生じる。キャパシタ
ンスは垂直ビット線部分の近傍部分によって語線縁部に
加えられる。この容量成分はプレーナビット線の場合に
は大部分が除去され得る。
【０００９】不必要な溝が基板に形成されないようにビ
ット線マスクとビット線接触マスクとの間にマスクの整
列許容範囲内で十分なオーバーラップを与える必要性か
ら生じる最適値超過セル幅の問題はビット線層のある部
分を基板レベルまでエッチングする必要がなければ除去
される。
【００１０】積重ねセルＤＲＡＭメモリの記憶ノード埋
め込み接触領域にスペーサーをたい積するのは、ビット
線と記憶ノードプレートの両方の接触のために、ある語
線対間で基板と接触させる必要があるためである。埋め
込み型のケイ化物化ポリシリコンビット線を使用する
と、積重ねセルＤＲＡＭメモリにおける表面たい積金属
を有するビット線に本来必要とされる深部ビット線通路
に関連すると思われる工程上の問題は減少されるが、埋
め込みビット線は典型的には完成セルのコンデンサプレ
ートに隣接する。従って、各ビット線の頂部と側部を絶
縁材料で被覆することが不可欠である。一般にビット線
の作製は、ビット線用ポリ層のたい積、ビット線用ポリ
層のスライシング・スライスされたポリ層の頂部への第
一酸化物層のたい積及び得られたサンドイッチ体のパタ
ーン化によるビット線の形成の工程順序に従って行われ
る。次いで第二酸化物層がブランケット状にたい積さ
れ、異方性エッチングによりビット線の側部にスペーサ
ーが創生される。あいにく、ビット線側部にスペーサー
を形成するのに使われる酸化物層は記憶ノードが基板と
接触接合する語線間スペースを埋めてしまう。通常の工
程順序の場合、ビット線側部のスペーサーの必要上、記
憶ノードプレートが接触する語線間隔を酸化物スペーサ
ー材料の余分なたい積に適合するように十分大きくする
ことが要求される。
【００１１】ビット線のパターンを形成するためのポリ
シリコン層をケイ化物化の前に平坦化することによって
日立製作所は６４ＭビットＤＲＡＭ用の低抵抗ビット線
配線を達成した。この方法は１９９０年にＩＥＥＥ主催
のＶＬＳＬ技術シンポジウムで発表された「６４ＭＢ
ＤＲＡＭのための１．２８μm2ビット線シールドメモリ
セル技術」と題する論文に説明されている。日立法は、
ＣＶＤにより厚いポリシリコン−２層をたい積し、次い
でこのポリ−２層をもどしエッチング工程で平坦化し、
抵抗を下げるためにスライスし、最後にビット線として
パターン化する各工程を含む。しかし、この日立法は過
剰なビット線キャパシタンス、最適値超過セル幅及び記
憶ノード埋め込み接触領域におけるスペーサーたい積に
関する諸問題に向けられていない。
【００１２】
【発明が解決しようとする課題】従って本発明の課題は
最小限の追加工程で前記４つの問題のすべてを改善する
ＤＲＡＭ製造方法を提供することである。
【００１３】
【課題を解決するための手段】本発明は、誘電体で被覆
されたケイ化物化ポリシリコンのサンドイッチ体からパ
ターン化された一連の平行語線を有し、この平行語線に
は一連の平行ビット線が交差状に重なるようにしてなる
マルチメガビットＤＲＡＭメモリを製造する方法を構成
する。語線の間隙は、埋め込み接触領域では使い捨てで
ある誘電充填材ストリップで埋められる。非埋め込み接
触領域では、充填材ストリップはビット線のキャパシタ
ンスを下げるために本来の場所に残される。本発明の方
法は、語線側面のスペーサーを創生するタイプ−１絶縁
材料（例、二酸化シリコン）の第一層に異方性エッチン
グを行う工程に続いて始まる以下の順序の工程を含む。
即ち、タイプ−１絶縁材料に関して高度にエッチング選
択性を有するタイプ−２絶縁材料（例、窒化シリコン）
を語線の間隙を完全に充填するのに十分な厚さにＣＶＤ
法でたい積する；間隙充填層を平坦化する；ビット線が
接触する語線間隙にある間隙充填絶縁材料を除去する；
前のＩ工程で形成されたビット線接触路のベースにある
タイプ−１絶縁材料の異方性除去を行う；ビット線接触
路を完全に埋めるのに十分な厚さにビット線用ポリシリ
コン層をＣＶＤ法でたい積する；ビット線用ポリシリコ
ン層をケイ化物化する；タイプ−１絶縁材料の第二層を
たい積する；タイプ−１絶縁材料で被覆したビット線用
ケイ化物化ポリシリコン層をパターン化してビット線を
形成する；タイプ−１絶縁材料の第三層をブランケット
状にたい積する；ビット線側面スペーサーを形成するた
めにタイプ−１絶縁材料の第三層に異方性エッチングを
行う；記憶ノードプレート接触領域にある間隙充填絶縁
材料を除去する；記憶ノード用ポリシリコン層をたい積
する；そして、記憶ノード用ポリ層をパターン化する。
【００１４】以下に図面を参照して本発明の好適態様を
説明する。図１には単結晶シリコン基板１１上に加工さ
れた通常の完成積重ねセルＤＲＡＭメモリ・アレイが、
簡略化された概要配線フォーマットで示されている。こ
のアレイは、タングステンチタン又は同様の耐火金属で
ケイ化物化された一連の平行ポリシリコン語線１２であ
って、語線頂部が第一誘電体キャッピング層（図示せ
ず）で絶縁され、語線側部が第一組の誘電体スペーサー
１３で絶縁されてなる語線１２；一連のビット線１４で
あって、各ビット線はアレイ内を通る間に多数の高度ド
ープド基板領域、即ち、「活性域」と接触（ビット線−
基板の接触領域は「Ｘ」で示されている）してなるビッ
ト線１４；及び多数の記憶ノードコンデンサプレート
（斜めのハッチングで示した長方形の領域）１５からな
る。各活性域（破線で結んだ角Ｓ字形領域）１６は１対
のセルによって共有されている。各記憶ノードプレート
１５はその関連した活性域と、「Ｘ」でマークした正方
形で表わされている記憶ノード接合領域１７で接触して
いる。各ビット線は第二組の絶縁体側面スペーサー１８
と第二誘電体キャッピング層（図示せず）によって絶縁
されている。活性域１６はフィールド酸化物領域（図示
せず）によって分離されている。図１の平面図にアレイ
の必須な物理的要素をすべて示すことは不可能である
が、これらの要素の多くは以下の各断面図から容易に明
らかである。
【００１５】図２には、図１のＤＲＡＭアレイをＡ−Ａ
線で切断した部分の断面図が一製造段階において示され
ている。この製造段階では活性域１６と完全に引っ込ん
だフィールド酸化物領域２１が創生されており、ポリシ
リコン−１層２２、ケイ化物層２３及び第一キャッピッ
グ酸化物層２４からなる３層サンドイッチ体から語線１
２がパターン形成されている。活性域１６は、リン打ち
込みにより創生された低度ドープド接合領域２５と、第
一のスペーサー用二酸化シリコン層をたい積し、異方性
エッチングを行って得られた語線側面スペーサー２７の
創生に続いてヒ素打ち込みによって創生された高度ドー
プド接合領域２６とからなる。さらに、基板分離層２８
がコンホーマル（形状に沿って）たい積されている。
【００１６】図３には、窒化シリコン層３１を化学蒸着
（ＣＶＤ）によりたい積した後の工程中のメモリ・アレ
イが示されていて、窒化シリコン層３１は語線間隙３２
を完全に埋めるのに十分な厚さを有する。
【００１７】図４には、ホトレジスト４１のブランケッ
ト状被覆が行われた工程中のアレイが示されている。
【００１８】図５では、工程中のアレイに平坦化エッチ
ングが行われていて、語線１６間には窒化シリコン充填
材ストリップ５１が残されている。ここで、アレイの平
坦化は、単に平坦化エッチングを利用する、又は平坦化
表面を創生するためにアレイ上にホトレジストをスピナ
ーで塗布した後にアレイを所望レベルまでプラズマエッ
チングを行う。又はアレイを機械的手段で平坦化すると
いった多くの公知技術のいずれによっても行うことがで
きる。
【００１９】図６では、工程中のアレイはビット線接触
ホトマスク６１でマスキングされていて、ビット線接触
ホトマスク６１によって露出されている窒化物充填材ス
トリップ５１の部分を除去するために酸化物より窒化物
に対して選択性のあるプラズマエッチングにかけられて
いる。現在、文献には１５：１という大きな選択性が報
告されている。活性域１６から基板分離層２８の一部を
除去するためにさらにプラズマエッチングが利用され
る。
【００２０】図７は一対の語線間を語線に平行に切断し
た工程中のアレイの別の断面図である。この図では基板
分離層２８，窒化物充填材ストリップ５１及びビット線
接触ホトマスク６１が見える。
【００２１】図８では、工程中アレイにポリシリコン−
２層７１のＣＶＤによるたい積、ポリ−２層７１の頂部
への金属ケイ化物７２のブランケット状たい積及びケイ
化物層７２の頂部への二酸化シリコンのビット線キャッ
ピング層７３のブランケット状たい積が行われている。
図８の断面図に鉛直方向の断面図である図９は別の見方
からビット線接触領域を示している。
【００２２】図１０では、ビット線ホトマスク８１によ
るビット線パターン化及び個々のビット線を創生するエ
ッチングによってはＡ−Ａ破線によるアレイの断面構造
は図８の断面構造と変っていない。
【００２３】図１１では、ビット線エッチングの効果が
この断面図からよくわかる。３つの個々のビット線ホト
マスクブロック８１が、酸化物被覆のケイ化物化ビット
線８２の各々と同様に見ることができる。
【００２４】図１２では、工程中のアレイに二酸化シリ
コンのビット線スペーサー用層９１がたい積されてい
る。図１３，１４，１５はそれぞれ破線Ｂ−Ｂ，Ｃ−
Ｃ，Ｄ−Ｄについての同じ時点での断面図である。
【００２５】図１６では、工程中のアレイはビット線ス
ペーサー用層９１に異方性エッチングが行われていて、
ビット線側面スペーサー１０１（図示せず）が創生され
ている。ビット線側面スペーサー１０１は図１７で見ら
れる。
【００２６】図１８では、工程中のアレイは記憶ノード
接触ホトマスク１１１でマスキングされている。このマ
スキング工程の次に、アレイには二酸化シリコンより窒
化シリコンに選択性のあるプラズマエッチングが行われ
る。記憶ノード接触領域内の基板分離層２８部分は酸化
物に選択性のある異方性プラズマエッチングにより除去
される。図１９は工程のこの段階の別の図を示してい
る。
【００２７】図２０では、記憶ノード接触ホトマスク１
１１が工程中のアレイから剥離され、個々の記憶ノード
プレートにパターン化されるポリシリコン−３層１２１
がブランケット状にたい積されている。図２１は工程中
のアレイの同じ時点での別の断面図を示す。
【００２８】図２２では、ポリシリコン−３層１２１は
記憶ノードホトマスク１３１でパターン化され、エッチ
ングされて個々の記憶ノードコンデンサプレート１３２
を形成している。図２３はアレイの同じ時点での別の断
面図を示している。
【００２９】図２４では、記憶ノード用ホトマスク１３
１が工程中のアレイから剥離され、窒化シリコンのセル
誘電体層１４１がアレイ表面にブランケット状にたい積
され、セルプレートを形成するためのポリシリコーン４
層１４２が誘電体層１４１の頂部にブランケット状にた
い積されている。図２５，２６，２７は工程中のアレイ
の同じ時点での断面図である。
【００３０】ここからは従来公知の加工技術を用いてア
レイを完成することができる。この明細書では本発明の
方法の一実施態様のみが開示されているが、特許請求の
範囲に記載した本発明の範囲と精神を逸脱することなく
変化と変更を行うことができることは当業者にとって明
白なことである。例えば、セルの誘電体材料としては二
酸化シリコンより窒化シリコンの方がすぐれていると思
われるが、語線間の窒化シリコン充填材ストリップを二
酸化シリコン充填材ストリップで置き換えることができ
る。そのような場合、語線及びビット線の各キャッピン
グ層、語線及びビット線の各側面スペーサーなどといっ
た二酸化シリコン構造体はすべて窒化シリコンに置き換
えられるであろう。
【図面の簡単な説明】
【図１】本発明を具体化した完成された積重ねセルＤＲ
ＡＭアレイの部分切取平面レイアウトである。図２〜２
７において、アレイは製造工程のさまざまな段階におけ
る断面図フォーマットで示されている。どの段階におい
ても、４種の断面図のうちの１種又は２種以上が図示さ
れている。図番の次の各文字（例、図７）は、図面が一
対のこれらの文字（例、Ｂ−Ｂ）で表わされる破線につ
いての断面図であることを示している。
【図２】図１のＤＲＡＭアレイの一部をその一製造段階
において示す断面図であり、この製造段階では既に活性
域と完全に引っ込んだフィールド酸化物領域が創生さ
れ、ポリシリコン−１層から語線のパターンが形成さ
れ、リン打ち込みにより低度ドープド接合領域が創生さ
れ、コンホーマル（形状に沿った）たい積の二酸化シリ
コン層に異方性エッチングを行うことによって語線側面
にスペーサーが創生され、ヒ素の打ち込みによって高度
ドープド接合領域が創生され、そして基板分離層がコン
ホーマルたい積により形成されている。
【図３】図２からさらに加工された工程中のＤＲＡＭア
レイの一部の断面図で、語線間隙を完全に埋める窒化シ
リコンのＣＶＤたい積を含んでいる。
【図４】図３においてホトレジストでブランケット状被
覆を行った後の工程中のＤＲＡＭアレイ部分の断面図で
ある。
【図５】図４において語線間に窒化シリコン充填材を残
す平坦化エッチングを行った後の工程中のＤＲＡＭアレ
イの一部の断面図である。
【図６】図５においてビット線接触ホトレジストをマス
キングし、エッチングを行った後の工程中のＤＲＡＭア
レイの一部の断面図である。
【図７】図６と同じ時点における工程中のＤＲＡＭアレ
イの別の断面図である。
【図８】図６においてポリシリコン−２層をＣＶＤたい
積し、ポリシリコン−２層をケイ化物化し、二酸化シリ
コンのビット線キャッピング層をブランケット状にたい
積した後の工程中のＤＲＡＭアレイの一部の断面図であ
る。
【図９】図８と同じ時点での工程中のＤＲＡＭアレイの
別の断面図である。
【図１０】図８においてホトレジストでビット線のパタ
ーンを形成し、エッチングを行った後の工程中のＤＲＡ
Ｍアレイの一部の断面図である。
【図１１】図１０と同じ時点での工程中のＤＲＡＭアレ
イの別の断面図である。
【図１２】図１０においてビット線スペーサー層をブラ
ンケット状にたい積した後の工程中のＤＲＡＭアレイ部
分の断面図である。
【図１３】図１２と同じ時点での工程中のＤＲＡＭアレ
イの別の断面図である。
【図１４】図１２と同じ時点での工程中のＤＲＡＭアレ
イの別の断面図である。
【図１５】図１２と同じ時点での工程中のＤＲＡＭアレ
イの別の断面図である。
【図１６】図１２においてビット線スペーサー層に異方
性エッチングを行った後の工程中のＤＲＡＭアレイの一
部の断面図である。
【図１７】図１６と同じ時点での工程中のＤＲＡＭアレ
イの別の断面図である。
【図１８】図１６においてホトレジストでビットのパタ
ーンを形成し、エッチングを行った後の工程中のＤＲＡ
Ｍアレイ部分の断面図である。
【図１９】図１８と同じ時点での工程中のＤＲＡＭアレ
イの別の断面図である。
【図２０】図１８においてホトレジストを剥離し、記憶
ノード用ポリシリコン−３層をたい積した後の工程中の
ＤＲＡＭアレイの一部の断面図である。
【図２１】図２０と同じ時点での工程中のＤＲＡＭアレ
イの別の断面図である。
【図２２】図２０においてホトレジストでポリシリコン
−３層にパターンを形成し、ポリシリコン−３層をエッ
チングした後の工程中のＤＲＡＭアレイの一部の断面図
である。
【図２３】図２２と同じ時点での工程中のＤＲＡＭアレ
イの別の断面図である。
【図２４】図２２と図２３にその一部が示されている工
程中のＤＲＡＭアレイにおいて、ホトレジストが剥離さ
れ、セル用誘電体がたい積され、セルプレート用ポリシ
リコン−４層がたい積された工程中のＤＲＡＭアレイの
断面図である。
【図２５】図２４と同じ時点での工程中のＤＲＡＭアレ
イの別の断面図である。
【図２６】図２４と同じ時点での工程中のＤＲＡＭアレ
イの別の断面図である。
【図２７】図２４と同じ時点での工程中のＤＲＡＭアレ
イの別の断面図である。
【符号の説明】
１１ 単結晶シリコン基板 １２ ポリシリコン語線 １３ 誘電体スペーサー １４ ビット線 １５ 記憶ノードプレート １６ 活性域 ２１ フィールド酸化物領域 ２２ 二酸化シリコン被覆のケイ化物化第一ポリシリコ
ン層 ２４ 誘電体の語線被覆 ２７ 二酸化シリコンの語線側面スペーサー ２８ 二酸化シリコンの基板分離層 ３１ 窒化シリコン層 ５１ 窒化シリコン充填材ストリップ ６１ ホトレジスト ６２ ビット線接触領域 ７１ 第二ポリシリコン層 ７３ 二酸化シリコンのビット線被覆層 ８１ ホトレジスト ８２ ビット線 ９１ ビット線スペーサー層 １０１ ビット側面のスペーサー １１１ ホトレジスト １１２ 記憶ノード接触領域 １２１ 記憶ノード用第三ポリシリコン層 １３１ ホトレジスト １３２ 記憶ノードプレート １４１ セル誘電体層 １４２ セルプレート用第四ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 8826−4Ｍ Ｈ０１Ｌ 21/90 Ｄ 7210−4Ｍ 27/10 ３２５ Ｐ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 二酸化シリコン被覆のケイ化物化第一ポ
    リシリコン層（２２）のサンドイッチ体からパターン化
    された一連の平行語線（１２）を有する積重ねセル型超
    高密度ダイナミック・ランダム・アクセス・メモリ・ア
    レイを半導体ウェハ上に製造する方法であって、前記語
    線（１２）には一連の平行ビット線（８２）が交差状に
    重なり、前記方法は、従来公知の加工技術を用いてフィ
    ールド酸化物領域（２１）、活性域（１６）、語線（１
    ２）及び二酸化シリコンの語線側面スペーサー（２７）
    が創生されかつ二酸化シリコンの基板分離層（２８）が
    たい積されている段階まで達している部分加工アレイか
    ら始まるようにしてなる方法において、下記順序の工程
    を含むことを特徴とする前記方法。 ａ）語線の間隙を完全に充填するコンホーマル窒化シリ
    コン層（３１）をブランケット状にたい積する。 ｂ）誘電体の語線被覆層（２４）が露出しかつ窒化シリ
    コン充填材ストリップ（５１）が語線間に残る程度まで
    ウェハを平坦化する。 ｃ）語線間のビット線接触領域（６２）が露出するよう
    にアレイをホトレジスト（６１）でマスキングする。 ｄ）ビット線接触領域（６２）内の窒化シリコンが除去
    されるようにアレイに異方性エッチングを行う。 ｅ）窒化シリコンの基板分離層（２８）のうち、ビット
    線接触領域（６２）内の窒化シリコンの除去により露出
    した部分を除去するようにアレイに異方性エッチングを
    行う。 ｆ）工程ｃ）で塗布したホトレジスト（６１）を剥離す
    る。 ｇ）第二ポリシリコン層（７１）のコンホーマルたい積
    を行う。 ｈ）二酸化シリコンのビット線被覆層（７３）をたい積
    する。 ｉ）ビット線（８２）を画定するために二酸化シリコン
    被覆第二ポリシリコン層（７１）をホトレジスト（８
    １）で被覆する。 ｊ）二酸化シリコン被覆第二ポリシリコン層に異方性エ
    ッチングを行ってビット線（８２）を創生する。 ｋ）二酸化シリコンのコンホーマルビット線スペーサー
    層（９１）をブランケット状にたい積する。 ｌ）ビット線スペーサー層（９１）に異方性エッチング
    を行ってビット線側面にスペーサー（１０１）を創生す
    る。 ｍ）語線（１２）間の記憶ノード接触領域（１１２）が
    露出するようにアレイをホトレジスト（１１１）でマス
    キングする。 ｎ）記憶ノード接触領域（１１２）内の窒化シリコンが
    除去されるようにアレイに異方性エッチングを行う。 ｏ）工程ｍ）でアレイに塗布したホトレジスト（１１
    １）を剥離する。 ｐ）記憶ノード用第三ポリシリコン層（１２１）をたい
    積する。 ｑ）アレイ内に個々の記憶ノードプレートを画定するよ
    うに第三ポリシリコン層（１２１）をホトレジスト（１
    ３１）でマスキングする。 ｒ）第三ポリシリコン層（１２１）をエッチングして記
    憶ノードプレート（１３２）を創生する。 ｓ）工程ｑ）で塗布したホトレジスト（１３１）を剥離
    する。 ｔ）セル誘電体層（１４１）をたい積する。 及び ｕ）セルプレート用第四ポリシリコン層（１４２）をた
    い積する。
  2. 【請求項２】 化学蒸着法を用いて工程ａ）を行う請求
    項１記載の方法。
  3. 【請求項３】 工程ｂ）の平坦化を機械的手段により行
    う請求項１記載の方法。
  4. 【請求項４】 工程ｂ）の平坦化を、スピナーでホトレ
    ジストを塗布した後に所望レベルまでプラズマエッチン
    グすることにより行う請求項１記載の方法。
  5. 【請求項５】 第一誘電体材料被覆のケイ化物化第一ポ
    リシリコン層（２２）のサンドイッチ体からパターン化
    された一連の平行語線（１２）を有する積重ねセル型超
    高密度ダイナミック・ランダム・アクセス・メモリ・ア
    レイを半導体ウェハ上に製造する方法であって、前記語
    線（１２）には一連の平行ビット線（８２）が交差状に
    重なり、前記方法は、従来公知の加工技術を用いてフィ
    ールド酸化物領域（２１）、活性域（１６）、語線（１
    ２）及び第一誘電体材料の語線側面スペーサー（２７）
    が創生されかつ第一誘電体材料の基板分離層（２８）が
    たい積されている段階まで達している部分加工アレイか
    ら始まるようにしてなる方法において、下記順序の工程
    を含むことを特徴とする前記方法。 ａ）語線の間隙を完全に充填しかつ前記第一誘電体材料
    に関して選択的にエッチング可能なコンホーマル第二誘
    電体材料層（３１）をブランケットたい積する。 ｂ）誘電体の語線被覆層（２４）が露出しかつ第二誘電
    体材料の充填材ストリップ（５１）が語線（１２）の間
    に残る程度までウェハを平坦化する。 ｃ）語線間のビット線接触領域（６２）が露出するよう
    にアレイをホトレジスト（６１）でマスキングする。 ｄ）ビット線接触領域（６２）内の第二誘電体材料が除
    去されるようにアレイに異方性エッチングを行う。 ｅ）第一誘電体材料の基板分離層（２８）のうち、ビッ
    ト線接触領域（６２）内の第二誘電体材料の除去により
    露出した部分を除去するようにアレイに異方性エッチン
    グを行う。 ｆ）工程ｃ）で塗布したホトレジスト（６１）を剥離す
    る。 ｇ）第二ポリシリコン層（７１）のコンホーマルたい積
    を行う。 ｈ）第一誘電体材料のビット線被覆層（７３）をたい積
    する。 ｉ）ビット線（８２）を画定するために第一誘電体材料
    被覆の第二ポリシリコン層（７１）をホトレジスト（８
    １）でマスキングする。 ｊ）第一誘電体材料被覆の第二ポリシリコン層に異方性
    エッチングを行ってビット線（８２）を創生する。 ｋ）第一誘電体材料のコンホーマルビット線スペーサー
    層（９１）をブランケット状にたい積する。 ｌ）ビット線スペーサー層（９１）に異方性エッチング
    を行ってビット線側面にスペーサー（１０１）を創生す
    る。 ｍ）語線（１２）間の記憶ノード接触領域（１１２）が
    露出するようにアレイをホトレジスト（１１１）でマス
    キングする。 ｎ）記憶ノード接触領域（１１２）内の第二誘電体材料
    が除去されるようにアレイに異方性エッチングを行う。 ｏ）工程ｍ）でアレイに塗布したホトレジスト（１１
    １）を剥離する。 ｐ）記憶ノード用第三ポリシリコン層（１２１）をたい
    積する。 ｑ）アレイ内に個々の記憶ノードプレート（１３２）を
    画定するように第三ポリシリコン層（１２１）をホトレ
    ジスト（１３１）でマスキングする。 ｒ）第三ポリシリコン層（１２１）をエッチングして記
    憶ノードプレート（１３２）を創生する。 ｓ）工程ｑ）で塗布したホトレジスト（１３１）を剥離
    する。 ｔ）セル誘電体層（１４１）をたい積する。 及び ｕ）セルプレート第四ポリシリコン層（１４２）をたい
    積する。
  6. 【請求項６】 化学蒸着法を用いて工程ａ）を行う請求
    項５記載の方法。
  7. 【請求項７】 工程ｂ）の平坦化を機械的手段により行
    う請求項５記載の方法。
  8. 【請求項８】 工程ｂ）の平坦化を、スピナーでホトレ
    ジストを塗布した後にこのホトレジストをプラズマエッ
    チングすることにより行う請求項５記載の方法。
  9. 【請求項９】 前記第一誘電体材料が二酸化シリコンで
    あり、前記第二誘電体材料が窒化シリコンである請求項
    ５記載の方法。
  10. 【請求項１０】 前記第一誘電体材料が窒化シリコンで
    あり、前記第二誘電体材料が二酸化シリコンである請求
    項５記載の方法。
  11. 【請求項１１】 第一誘電体材料被覆のケイ化物化第一
    ポリシリコン層（２２）のサンドイッチ体からパターン
    化された一連の平行語線（１２）を有する積重ねセル型
    超高密度ダイナミック・ランダム・アクセス・メモリ・
    アレイを半導体ウェハ上に製造する方法であって、前記
    語線（１２）には一連の平行ビット線（８２）が交差状
    に重なり、前記方法は、従来公知の加工技術を用いて、
    フィールド酸化物領域（２１）、活性域（１６）、語線
    （１２）及び第一誘電体材料の語線側面スペーサー（２
    ７）が創生されかつ第一誘電体材料の基板分離層（２
    ８）がたい積されている段階まで達している部分加工ア
    レイから始まるようにしてなる方法において、前記第一
    誘電体材料に関して選択的にエッチング可能なコンホー
    マル第二誘電体材料層（３１）で語線の間隙を充填する
    ことを含むことを特徴とする前記方法。
  12. 【請求項１２】 側面と上面が第一誘電体材料で被覆さ
    れた一連の平行語線を有する積重ねセル型超高密度ダイ
    ナミック・ランダム・アクセス・メモリ・アレイを半導
    体ウェハ上に製造する方法において、前記第一誘電体材
    料に関して選択的にエッチング可能な第二誘電体材料で
    語線の間隙を充填する工程を含むことを特徴とする前記
    方法。
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