JPS63142A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63142A JPS63142A JP14356786A JP14356786A JPS63142A JP S63142 A JPS63142 A JP S63142A JP 14356786 A JP14356786 A JP 14356786A JP 14356786 A JP14356786 A JP 14356786A JP S63142 A JPS63142 A JP S63142A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の製造方法、に係わり、特に多層
配線における層間接続孔での配線の信頼性を向上させた
半導体装置の製造方法に関する。
配線における層間接続孔での配線の信頼性を向上させた
半導体装置の製造方法に関する。
（従来の技術）
従来、多層配線の居間絶縁膜としては、第２図に示す如
く、ＣｖＤ法或いはスパッタ法等により堆積する絶縁膜
２４．２６及び平坦化用中間層として回転塗布により形
成するスピンオンガラス膜（以下５ＯＧＩ！と略記する
）２５を用いた３層構造のものが知られている。なお、
第２図中２１はシリコン基板、２２はシリコン酸化膜、
２３は下層配線層、２８はコンタクトホール、２９は上
ＩＩ配ｌ１１ｗ１を示している。
く、ＣｖＤ法或いはスパッタ法等により堆積する絶縁膜
２４．２６及び平坦化用中間層として回転塗布により形
成するスピンオンガラス膜（以下５ＯＧＩ！と略記する
）２５を用いた３層構造のものが知られている。なお、
第２図中２１はシリコン基板、２２はシリコン酸化膜、
２３は下層配線層、２８はコンタクトホール、２９は上
ＩＩ配ｌ１１ｗ１を示している。
しかしながら、この種の３層構造にあっては次のような
問題があった。即ち、下りと上層との配線層２３．２９
を接続するためのコンタクトホール２８の側壁部３０Ｔ
：５ＯＧＩｉ！２５ ト上１１（７）配線１１２９とが
接触する。ＳＯＧ模２５は、例えばシラノール５ｉ（Ｏ
Ｈ）＋を主成分としたものをアルコール類に溶解させた
ものを塗布し、さらに熱処理により形成するため、膜中
にＯＨ基が残存する。ざらに、−般的に不純物として、
ｍ（Ｐ）やボロン（Ｂ）が添加されている。このため、
ＳＯＧ膜２５と配線層２９とが接触する場合、配線膜が
腐蝕すると云う問題があった。
問題があった。即ち、下りと上層との配線層２３．２９
を接続するためのコンタクトホール２８の側壁部３０Ｔ
：５ＯＧＩｉ！２５ ト上１１（７）配線１１２９とが
接触する。ＳＯＧ模２５は、例えばシラノール５ｉ（Ｏ
Ｈ）＋を主成分としたものをアルコール類に溶解させた
ものを塗布し、さらに熱処理により形成するため、膜中
にＯＨ基が残存する。ざらに、−般的に不純物として、
ｍ（Ｐ）やボロン（Ｂ）が添加されている。このため、
ＳＯＧ膜２５と配線層２９とが接触する場合、配線膜が
腐蝕すると云う問題があった。
特に、配線層２９がアルミニウム及びその合金の場合、
この腐蝕は顕著であり、第２図に示したように、腐蝕部
３０は配線の信頼性を著しく低下させ、極端な場合、配
線を断線させることになる。
この腐蝕は顕著であり、第２図に示したように、腐蝕部
３０は配線の信頼性を著しく低下させ、極端な場合、配
線を断線させることになる。
（発明が解決しようとする問題点）
このように従来方法では、平坦化のために用いる５ＯＧ
Ｉ！と配線層とがコンタクトホールで接触しており、こ
の接触により配線層が腐蝕するため、配線の信頼性が乏
しいものであった。
Ｉ！と配線層とがコンタクトホールで接触しており、こ
の接触により配線層が腐蝕するため、配線の信頼性が乏
しいものであった。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、多層配線の層間接続部での配線層と５
ＯＧｉｌとの接触部分をなくすことができ、配線の信頼
性向上及び素子製造歩留りの向上をはかり得る半導体装
置の製造方法を提供することにある。
とするところは、多層配線の層間接続部での配線層と５
ＯＧｉｌとの接触部分をなくすことができ、配線の信頼
性向上及び素子製造歩留りの向上をはかり得る半導体装
置の製造方法を提供することにある。
［発明の構成］
（問題点を解決するための手段）
本発明の骨子は、３層構造を持つ絶縁膜の中間−である
平坦化用のＳＯＧ膜が、層間接続孔（コンタクトホール
）の側壁に存在しないようにすることにある。
平坦化用のＳＯＧ膜が、層間接続孔（コンタクトホール
）の側壁に存在しないようにすることにある。
即ち本発明は、多層配線を有する半導体装置の製造方法
において、配Ｉｉ層が形成された半導体基板上に第１の
絶縁膜を形成したのち、この第１の絶縁膜上にスピンオ
ンガラス膜を塗布してその表面を平坦化し、次いで前記
配線層上の前記第１の絶縁膜が露出するまで上記スピン
オンガラス膜をその途中までエツチングし、次いで前記
第１の絶縁膜及びスピンオンガラス膜上に第２の絶縁膜
を形成し、しかるのち前記配線層上の前記第２及び第１
の絶縁膜を選択的にエツチングしてコンタクトホールを
形成するようにした方法である。
において、配Ｉｉ層が形成された半導体基板上に第１の
絶縁膜を形成したのち、この第１の絶縁膜上にスピンオ
ンガラス膜を塗布してその表面を平坦化し、次いで前記
配線層上の前記第１の絶縁膜が露出するまで上記スピン
オンガラス膜をその途中までエツチングし、次いで前記
第１の絶縁膜及びスピンオンガラス膜上に第２の絶縁膜
を形成し、しかるのち前記配線層上の前記第２及び第１
の絶縁膜を選択的にエツチングしてコンタクトホールを
形成するようにした方法である。
（作用）
上記の方法であれば、下地配線１上のＳＯＧ摸が予め除
去されることになるので、絶縁膜にコンタクトホールを
形成しても該コンタクトホール内にＳＯＧ膜が露出する
ことはない。従って、配置１！層と５ＯＧＩｌｌとの接
触が生じることはなく、配線層の腐蝕等を防止すること
が可能となる。
去されることになるので、絶縁膜にコンタクトホールを
形成しても該コンタクトホール内にＳＯＧ膜が露出する
ことはない。従って、配置１！層と５ＯＧＩｌｌとの接
触が生じることはなく、配線層の腐蝕等を防止すること
が可能となる。
（実施例）
以下、本発明の詳細を図示の実施例によって読明する。
第１図（ａ）〜（ｆ）は本発明の一実施例方法に係わる
半導体装置の製造工程を示す断面図である。まず、第１
図（ａ）に示す如くシリコン基板１１上に、例えば熱酸
化１１１１２を形成したのち、例えばアルミニウム膜か
らなる厚ざ〜０．８μｍの第１の配線＠１３を形成した
。続いて、例えばＳ＋Ｈ４とＮ２０とを反応ガスとした
プラズマＣＶＤ法により、３００℃の形成温度で第１の
絶縁膜とてして厚さ０．５μｍの酸化シリコン膜１４を
堆積し、さらにこの上にＳＯＧ膜１５を回転塗布により
形成し、４５０℃で硬化させた。ここで、ＳＯＧ膜１５
の膜厚は、配線層１３上Ｔ０．１μｍ、配線層１３間で
はなだらかに流れ込んでおり、配線層１３の間隔により
異なっている。
半導体装置の製造工程を示す断面図である。まず、第１
図（ａ）に示す如くシリコン基板１１上に、例えば熱酸
化１１１１２を形成したのち、例えばアルミニウム膜か
らなる厚ざ〜０．８μｍの第１の配線＠１３を形成した
。続いて、例えばＳ＋Ｈ４とＮ２０とを反応ガスとした
プラズマＣＶＤ法により、３００℃の形成温度で第１の
絶縁膜とてして厚さ０．５μｍの酸化シリコン膜１４を
堆積し、さらにこの上にＳＯＧ膜１５を回転塗布により
形成し、４５０℃で硬化させた。ここで、ＳＯＧ膜１５
の膜厚は、配線層１３上Ｔ０．１μｍ、配線層１３間で
はなだらかに流れ込んでおり、配線層１３の間隔により
異なっている。
次いで、例えば希弗酸溶液（Ｈ２Ｏ：ＨＦ＝２００：１
）により６０秒のエツチングを行い、５ＯＧＩ１１５を
その途中までエツチングした。これにより、第１図（１
））に示す如く、アルミニウム配線層１３上の酸化シリ
コンｇ！１４の表面が露出し、配線層１３間にはＳＯＧ
暎１５が残った状態となる。
）により６０秒のエツチングを行い、５ＯＧＩ１１５を
その途中までエツチングした。これにより、第１図（１
））に示す如く、アルミニウム配線層１３上の酸化シリ
コンｇ！１４の表面が露出し、配線層１３間にはＳＯＧ
暎１５が残った状態となる。
次いで、例えばＳ’ｉＨ４とＮ２０とを反応ガスとした
プラズマＣＶＤ法により、第１図（Ｃ）に示す如く第２
の絶縁膜として厚さ０．５μｍの酸化シリコン膜１６を
全面に堆積した。その後、第１図（ｄ）に示す如くレジ
ストを全面に塗布し、コンタクトホールを形成するため
に、レジストマスク１７を形成した。
プラズマＣＶＤ法により、第１図（Ｃ）に示す如く第２
の絶縁膜として厚さ０．５μｍの酸化シリコン膜１６を
全面に堆積した。その後、第１図（ｄ）に示す如くレジ
ストを全面に塗布し、コンタクトホールを形成するため
に、レジストマスク１７を形成した。
次いで、例えばＣＦ４とＨ２とをエツチングガスとした
反応性イオンエツチング沫により、第１図（ｅ）に示す
如く、酸化シリコン膜１６．１４を選択的にエツチング
してコンタクトホール１８を形成し、その後レジストマ
スク１７を除去した。
反応性イオンエツチング沫により、第１図（ｅ）に示す
如く、酸化シリコン膜１６．１４を選択的にエツチング
してコンタクトホール１８を形成し、その後レジストマ
スク１７を除去した。
この状態で、コンタクトホール１８内にはＳＯＧ！！１
５は露出していない。
５は露出していない。
次いで、第１図（ｆ）に示す如く、例えばアルミニウム
膜からなる厚さ０．８μｍの第２の配線層１９を形成し
た。この状態では、ＳＯＧ膜１５がコンタクトホール１
８内に露出しておらず、５ＯＧＩ１１５と配線１１１９
との接触もないので、配線層１９の腐蝕は全く起こらな
くなった。
膜からなる厚さ０．８μｍの第２の配線層１９を形成し
た。この状態では、ＳＯＧ膜１５がコンタクトホール１
８内に露出しておらず、５ＯＧＩ１１５と配線１１１９
との接触もないので、配線層１９の腐蝕は全く起こらな
くなった。
かくして本実施例方法によれば、平坦化のために用いた
ＳＯＧ膜１５を第１の配線層１３上の第１の絶縁膜１４
が露出するまで全面エツチングしテイルノテ、１１（７
）配＄１１１１１３上ＩＣＧｔＳＯＧＩＩＩＪ１５は存
在しなくなる。このため、第１の配線層１３上の絶縁膜
１４．１６にコンタクトホール１８を形成しても、この
部分で配線層ＳＯＧ膜１５と配１ｍ層１９とが接触する
ことはない。従って、配［！１９の腐蝕を未然に防止す
ることができ、配線の信頼性向上をはかり得、さらに素
子製造歩留りの向上をもはかり得る。また、ＳＯＧ膜１
５と配線層１９との接触がなくなることから、５ＯＧＩ
１１５に対する材料選択の自由度が増す等の利点もある
。
ＳＯＧ膜１５を第１の配線層１３上の第１の絶縁膜１４
が露出するまで全面エツチングしテイルノテ、１１（７
）配＄１１１１１３上ＩＣＧｔＳＯＧＩＩＩＪ１５は存
在しなくなる。このため、第１の配線層１３上の絶縁膜
１４．１６にコンタクトホール１８を形成しても、この
部分で配線層ＳＯＧ膜１５と配１ｍ層１９とが接触する
ことはない。従って、配［！１９の腐蝕を未然に防止す
ることができ、配線の信頼性向上をはかり得、さらに素
子製造歩留りの向上をもはかり得る。また、ＳＯＧ膜１
５と配線層１９との接触がなくなることから、５ＯＧＩ
１１５に対する材料選択の自由度が増す等の利点もある
。
なお、本発明は上述した実施例方法に限定されるもので
はない。例えば、前記ＳＯＧＩｇをエツチングする工程
としては、希弗Ｍ溶液等によるウェットエツチングに限
るものではなく、反応性イオンエツチング法やケミカル
ドライエツチング法等のドライエツチングでも同様の効
果が得られる。
はない。例えば、前記ＳＯＧＩｇをエツチングする工程
としては、希弗Ｍ溶液等によるウェットエツチングに限
るものではなく、反応性イオンエツチング法やケミカル
ドライエツチング法等のドライエツチングでも同様の効
果が得られる。
さらに、Ｓ ＯＧ ＋１については、その成分や塗布。
熱処理条件等において同等制限されるものではない。
また、第１及び第２の絶縁膜としては、プラズマＣＶＤ
法による酸化シリコンに限らず、プラズマＣＶＤ法によ
る窒化シリコン膜、減圧ＣＶＤ法による酸化シリコン膜
でもよく、さらにリンやボロン等を添加した酸化シリコ
ン躾であってもよい。
法による酸化シリコンに限らず、プラズマＣＶＤ法によ
る窒化シリコン膜、減圧ＣＶＤ法による酸化シリコン膜
でもよく、さらにリンやボロン等を添加した酸化シリコ
ン躾であってもよい。
さらに、第１及び第２の絶縁膜の厚さについても、実施
例で示した〜０．５μｍに何回限定されるものではなく
、５ＯＧＩ！がそれらの間に存在すればよい。
例で示した〜０．５μｍに何回限定されるものではなく
、５ＯＧＩ！がそれらの間に存在すればよい。
また、配線層の材料はアルミニウム膜に限るものではな
く、アルミニウムと他の金属との合金や、モリブデン、
タングステン、白金、金等の金属、それらの硅化物、さ
らに多結晶シリコン膜であってもよい。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
く、アルミニウムと他の金属との合金や、モリブデン、
タングステン、白金、金等の金属、それらの硅化物、さ
らに多結晶シリコン膜であってもよい。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
［発明の効果］
以上詳述したように本発明によれば、第２の絶縁膜形成
の前工程として、ＳＯＧ膜を第１の絶縁膜の一部が露出
するまでエツチングしておくことにより、ＳＯＧｍと配
線層との接触を未然に防止することができる。従って、
配線層の腐蝕が生じることはなく、高信頼性で高歩留り
の半導体装置を実現することが可能となる。
の前工程として、ＳＯＧ膜を第１の絶縁膜の一部が露出
するまでエツチングしておくことにより、ＳＯＧｍと配
線層との接触を未然に防止することができる。従って、
配線層の腐蝕が生じることはなく、高信頼性で高歩留り
の半導体装置を実現することが可能となる。
第１図（ａ）〜（ｆ）は本発明の一実施例方法に係わる
半導体装置の製造工程を示す断面図、第２図は従来の問
題点を説明するための断面図である。 １１・・・シリコン基板、１２・・・熱酸化膜、１３・
・・第１の配線層、１４・・・第１の絶縁膜、１５・・
・５ＯＧ１１１．１６・・・第２の絶縁膜、１７・・・
レジストマスク、１８・・・コンタクトホール、１９・
・・第２の配線層。
半導体装置の製造工程を示す断面図、第２図は従来の問
題点を説明するための断面図である。 １１・・・シリコン基板、１２・・・熱酸化膜、１３・
・・第１の配線層、１４・・・第１の絶縁膜、１５・・
・５ＯＧ１１１．１６・・・第２の絶縁膜、１７・・・
レジストマスク、１８・・・コンタクトホール、１９・
・・第２の配線層。
Claims (3)
- （１）配線層が形成された半導体基板上に第１の絶縁膜
を形成する工程と、上記第１の絶縁膜上にスピンオンガ
ラス膜を形成する工程と、次いで前記第１の絶縁膜が露
出するまで上記スピンオンガラス膜をその途中までエッ
チングする工程と、次いで前記第１の絶縁膜及びスピン
オンガラス膜上に第２の絶縁膜を形成する工程と、次い
で前記配線層上で前記第２及び第１の絶縁膜を選択的に
エッチングしてコンタクトホールを形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - （２）前記スピンオンガラス膜をその途中までエッチン
グする工程として、溶液によりエッチングすることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 - （３）前記スピンオンガラス膜をその途中までエッチン
グする工程として、ドライエッチング法によりエッチン
グすることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14356786A JPS63142A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14356786A JPS63142A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142A true JPS63142A (ja) | 1988-01-05 |
Family
ID=15341754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14356786A Pending JPS63142A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386546A (ja) * | 1986-09-30 | 1988-04-16 | Pioneer Electronic Corp | 多重配線基板の製造方法 |
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-
1986
- 1986-06-19 JP JP14356786A patent/JPS63142A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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