JPS63302537A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPS63302537A JPS63302537A JP13847987A JP13847987A JPS63302537A JP S63302537 A JPS63302537 A JP S63302537A JP 13847987 A JP13847987 A JP 13847987A JP 13847987 A JP13847987 A JP 13847987A JP S63302537 A JPS63302537 A JP S63302537A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）産業上の利用分野
この発明は、多層配線された集積回路の製造方法に関す
る。
る。
（ｂｌ従来の技術
多層配線技術は集積回路における基板内に配置された各
素子間の結合に自由度を与え、高密度のデバイスを形成
するために重要な方法であり、例えばシリコンゲートデ
バイスの場合、ゲート電極としてポリシリコンを用い、
その上部に層間絶縁膜を形成し、この絶縁膜上にＡ１の
配線を施した物や、更にＡ１の配線を多層化し、各層間
に層間絶縁膜を形成した半導体集積回路が製造されてい
る。
素子間の結合に自由度を与え、高密度のデバイスを形成
するために重要な方法であり、例えばシリコンゲートデ
バイスの場合、ゲート電極としてポリシリコンを用い、
その上部に層間絶縁膜を形成し、この絶縁膜上にＡ１の
配線を施した物や、更にＡ１の配線を多層化し、各層間
に層間絶縁膜を形成した半導体集積回路が製造されてい
る。
第２図は従来の半導体集積回路の主要部のパターンを表
す図である。同図において１はサブ久トレード、２はゲ
ート酸化膜、３はポリシリコンのゲート電極、４はＣＶ
Ｄ法により形成されたリンガラス（以下ＰＳＧという）
の層間絶縁膜である。このＰＳＧＳ複膜形成の際、電極
３のステップ部分でＣＶＤ特有の括れ部分Ａが生じる。
す図である。同図において１はサブ久トレード、２はゲ
ート酸化膜、３はポリシリコンのゲート電極、４はＣＶ
Ｄ法により形成されたリンガラス（以下ＰＳＧという）
の層間絶縁膜である。このＰＳＧＳ複膜形成の際、電極
３のステップ部分でＣＶＤ特有の括れ部分Ａが生じる。
このような層間絶縁膜に括れ部分を残したままその上部
にＡ１等の配線を脂した場合、括れ部分のレジスト膜を
解像できず、この部分にＡＩの配線パターンが残留する
ことになる。第３図はその一例を表している。同図（Ａ
）はポリシリコンの電極３とＡ１の配線６との積層部分
の断面図、（Ｂ）は平面図を表している。同図（Ｂ）に
示すように２つのＡＩ配線６ａ、６ｂ間にＳで示すよう
にＡｌ膜が残留し、２つの配線間が短絡されることにな
るこのような不都合を解消するための平坦化技術として
有機シリコン化合物を溶かした液体を回転塗布しアニー
ルしてガラス化するガラス塗布法（通常５ＯＧｑ布法）
があるが段差部の傾斜角をゆるめるのみで他の平坦化技
術に比べて平坦化の程度が低かった。
にＡ１等の配線を脂した場合、括れ部分のレジスト膜を
解像できず、この部分にＡＩの配線パターンが残留する
ことになる。第３図はその一例を表している。同図（Ａ
）はポリシリコンの電極３とＡ１の配線６との積層部分
の断面図、（Ｂ）は平面図を表している。同図（Ｂ）に
示すように２つのＡＩ配線６ａ、６ｂ間にＳで示すよう
にＡｌ膜が残留し、２つの配線間が短絡されることにな
るこのような不都合を解消するための平坦化技術として
有機シリコン化合物を溶かした液体を回転塗布しアニー
ルしてガラス化するガラス塗布法（通常５ＯＧｑ布法）
があるが段差部の傾斜角をゆるめるのみで他の平坦化技
術に比べて平坦化の程度が低かった。
そこで、ＣＶＤ法により形成された絶縁膜を平坦化する
ために、ＰＳＧ膜上に更に犠牲膜ＳＯＧまたはレジスト
をスピンオン法により塗布し、その後ドライエツチング
することによって平坦化するいわゆるエッチバンク法も
行われている。第４図（Ａ）、（Ｂ）はその−例を表す
もので、（Ａ）において５はＳＯＧの絶縁膜である。同
図（Ｂ）に示すように、これをプラズマエツチングや反
応性イオンエツチング等によりドライエツチングするこ
とによって全体が平坦化される。
ために、ＰＳＧ膜上に更に犠牲膜ＳＯＧまたはレジスト
をスピンオン法により塗布し、その後ドライエツチング
することによって平坦化するいわゆるエッチバンク法も
行われている。第４図（Ａ）、（Ｂ）はその−例を表す
もので、（Ａ）において５はＳＯＧの絶縁膜である。同
図（Ｂ）に示すように、これをプラズマエツチングや反
応性イオンエツチング等によりドライエツチングするこ
とによって全体が平坦化される。
（Ｃ）発明が解決しようとする問題点
ところが、上述のＳＯＧ膜の塗布とドライエツチングに
よる平坦化法においては、次のような問題があった。ま
ず一般的にウェハの搬送や反応ガスエツチング室に充満
又は排気させるのに時間を必要とし、バッチ処理によっ
てエツチングを行うため、全体として処理能力が低い。
よる平坦化法においては、次のような問題があった。ま
ず一般的にウェハの搬送や反応ガスエツチング室に充満
又は排気させるのに時間を必要とし、バッチ処理によっ
てエツチングを行うため、全体として処理能力が低い。
また、平坦化のためには絶縁膜と犠牲膜とのエツチング
速度が同じになるような条件でエツチングしなければな
らないが、ドライエツチングの場合、ガス組成や反応圧
力等を調節してエツチング速度を等しくすることが困難
である。更にドライエツチング装置自体高価である。
速度が同じになるような条件でエツチングしなければな
らないが、ドライエツチングの場合、ガス組成や反応圧
力等を調節してエツチング速度を等しくすることが困難
である。更にドライエツチング装置自体高価である。
この発明の目的はドライエツチング法によらず、絶縁膜
を効率よく平坦化できるようにした集積回路の製造方法
を提供することにある。
を効率よく平坦化できるようにした集積回路の製造方法
を提供することにある。
（ｄ）問題点を解決するための手段
この発明の集積回路の製造方法は、配線ラインが形成さ
れた平面上に第１の絶縁膜をＣＶＤ法により形成し、そ
の上部に第１の絶縁膜よりエツチング速度の遅い第２の
絶縁膜を第１の絶縁膜の凹部にて第１の絶縁膜の凸部よ
り低い位置まで塗布法により形成し、その後、ウェット
エツチングすることによって、第１．第２の絶縁膜の凹
凸を平坦化することを特徴としている。
れた平面上に第１の絶縁膜をＣＶＤ法により形成し、そ
の上部に第１の絶縁膜よりエツチング速度の遅い第２の
絶縁膜を第１の絶縁膜の凹部にて第１の絶縁膜の凸部よ
り低い位置まで塗布法により形成し、その後、ウェット
エツチングすることによって、第１．第２の絶縁膜の凹
凸を平坦化することを特徴としている。
（ｅ）作用
この発明の集積回路の製造方法においては、配線ライン
が形成された平面上にＣＶＤ法による第１の絶縁膜が形
成され、第１の絶縁膜よりエツチング速度の遅い第２の
絶縁膜が第１の絶縁膜の凹部にて第１の絶縁膜の凸部よ
り低い位置まで塗布法により形成される。このことによ
り配線ライン上の絶縁膜は、主に第１の絶縁膜が凸部を
形成し、第２の絶縁膜が凹部を形成する。従って、その
後ウェットエツチングすることによって、第１の絶縁膜
は第２の絶縁膜より早くエツチングが進行し、所定時間
後に絶縁膜の凹凸が等しくなり平坦化される。
が形成された平面上にＣＶＤ法による第１の絶縁膜が形
成され、第１の絶縁膜よりエツチング速度の遅い第２の
絶縁膜が第１の絶縁膜の凹部にて第１の絶縁膜の凸部よ
り低い位置まで塗布法により形成される。このことによ
り配線ライン上の絶縁膜は、主に第１の絶縁膜が凸部を
形成し、第２の絶縁膜が凹部を形成する。従って、その
後ウェットエツチングすることによって、第１の絶縁膜
は第２の絶縁膜より早くエツチングが進行し、所定時間
後に絶縁膜の凹凸が等しくなり平坦化される。
（ｆｌ実施例
第１図（Ａ）、（Ｂ）はこの発明が適用される集積回路
の構造を表す断面図であり、同図（Ａ）は絶縁膜を形成
した状態を表し、同図（Ｂ）は平坦化後の状態を表して
いる。第１図（Ａ）において１はサブストレート、２は
ゲート酸化膜、３はポリシリコンのゲート電極を表し、
ゲート電極３はＣＶＤ法により形成する。ゲート電極３
を形成した後、第１の絶縁膜であるＰＳＧ膜４をＣＶＤ
法により成長させる。続いて第２の絶縁膜であるＳＯＧ
膜をスピンオン法により塗布する。このＳＯＧ膜は従来
のＳＯＧ膜より膜厚を大きくし後述するウェットエツチ
ングにおける処理時間の制御を容易にする。なお、スピ
ンオンの特性により、ＳＯＧ膜５は凹部に厚く、凸部に
薄く塗布される。但しＳＯＧ膜５は第１の絶縁膜４の凹
部にて第１の絶縁膜４の凸部より低い位置まで被覆され
るように、ＳＯＧの粘度や回転数等を調整する。
の構造を表す断面図であり、同図（Ａ）は絶縁膜を形成
した状態を表し、同図（Ｂ）は平坦化後の状態を表して
いる。第１図（Ａ）において１はサブストレート、２は
ゲート酸化膜、３はポリシリコンのゲート電極を表し、
ゲート電極３はＣＶＤ法により形成する。ゲート電極３
を形成した後、第１の絶縁膜であるＰＳＧ膜４をＣＶＤ
法により成長させる。続いて第２の絶縁膜であるＳＯＧ
膜をスピンオン法により塗布する。このＳＯＧ膜は従来
のＳＯＧ膜より膜厚を大きくし後述するウェットエツチ
ングにおける処理時間の制御を容易にする。なお、スピ
ンオンの特性により、ＳＯＧ膜５は凹部に厚く、凸部に
薄く塗布される。但しＳＯＧ膜５は第１の絶縁膜４の凹
部にて第１の絶縁膜４の凸部より低い位置まで被覆され
るように、ＳＯＧの粘度や回転数等を調整する。
次に、フッ酸またはフ・ノ化アンモニウム液を用いてウ
ェットエツチングを行う。フッ酸を用いた場合、ＰＳＧ
膜のエツチング速度は約２００人／ｍｉｎ 〜３００人
／ｍｉｎであるのに対し、ＳＯＧ膜のエツチング速度は
約３０人／ ｍ ｉ ｎ〜６０人／ｍｉｎである。第１
図（Ａ）に示した絶縁膜の形状でウェットエツチングを
行うことによりＳＯＧ膜５膜体全体々にエツチングされ
、ＰＳＧＳ複膜凸部上のＳＯＧ膜が全てエツチングされ
たとき、凹部にはまだＳＯＧ膜が残っている。エツチン
グを更に続けることによって凹部のＳＯＧ膜は同じ速さ
でエツチングが進行するが、エツチング速度の速いＰＳ
ＧＳ複膜早くエツチングされる。
ェットエツチングを行う。フッ酸を用いた場合、ＰＳＧ
膜のエツチング速度は約２００人／ｍｉｎ 〜３００人
／ｍｉｎであるのに対し、ＳＯＧ膜のエツチング速度は
約３０人／ ｍ ｉ ｎ〜６０人／ｍｉｎである。第１
図（Ａ）に示した絶縁膜の形状でウェットエツチングを
行うことによりＳＯＧ膜５膜体全体々にエツチングされ
、ＰＳＧＳ複膜凸部上のＳＯＧ膜が全てエツチングされ
たとき、凹部にはまだＳＯＧ膜が残っている。エツチン
グを更に続けることによって凹部のＳＯＧ膜は同じ速さ
でエツチングが進行するが、エツチング速度の速いＰＳ
ＧＳ複膜早くエツチングされる。
従って凸部は深く、凹部は浅くエツチングされ、一定時
間後に絶縁膜表面が平坦化される。 以上のようにして
平坦化を行った後、５ＯＧｌｆｉを約り５０℃〜５００
°Ｃ程度の低温でアニールしてＳｉＯ□膜とし、続く本
来の熱処理における絶縁膜の割れを防止する。その後、
約８５０°Ｃ〜１）００゛Ｃで熱処理をすることによっ
て例えばソース、ドレインを確保する。
間後に絶縁膜表面が平坦化される。 以上のようにして
平坦化を行った後、５ＯＧｌｆｉを約り５０℃〜５００
°Ｃ程度の低温でアニールしてＳｉＯ□膜とし、続く本
来の熱処理における絶縁膜の割れを防止する。その後、
約８５０°Ｃ〜１）００゛Ｃで熱処理をすることによっ
て例えばソース、ドレインを確保する。
上記実施例はポリシリコンの配線上に絶縁膜を形成し、
この絶縁膜を平滑化することによって、その上部にＡ１
等の配線を施す例についてであったが、つぎに述べるよ
うにＡ１配線とＡｌ配線間の層間にも適用することがで
きる。
この絶縁膜を平滑化することによって、その上部にＡ１
等の配線を施す例についてであったが、つぎに述べるよ
うにＡ１配線とＡｌ配線間の層間にも適用することがで
きる。
第５図（Ａ） 〜（Ｄ）はＡｌｒｋ！、線上ｔ、＝Ａｐ
＆Ｊａを施した半導体集積回路の各工程における断面図
である。同図（Ａ）において１はサブストレート、７は
ＬＯＣＯ３法による酸化膜、３はポリシリコンの配線、
８は上部に形成するＡ１配線との絶縁を行う絶縁膜であ
る。このように形成された絶縁膜の上部に２層のＡ１配
線を施す場合、次のようにして形成する。まず、同図（
Ａ）に示すようにＡｌ配線９を形成し、ＰＳＧＳ複膜Ｃ
ＶＤ法により成長させる。続いてＳＯＧ膜を５をスピン
オン法により塗布する。その後上記実施例の場合と同様
にウェットエツチングを行い、第５図（Ｂ）に示すよう
に表面を平滑化する。次に、同図（Ｃ）に示すように表
面にＰＳＧ膜ｌＯをＣＶＤ法により形成する。このよう
に絶縁膜を２Ｎ構造にした後、同図（Ｄ）に示すように
Ａ１配線１）を形成する。
＆Ｊａを施した半導体集積回路の各工程における断面図
である。同図（Ａ）において１はサブストレート、７は
ＬＯＣＯ３法による酸化膜、３はポリシリコンの配線、
８は上部に形成するＡ１配線との絶縁を行う絶縁膜であ
る。このように形成された絶縁膜の上部に２層のＡ１配
線を施す場合、次のようにして形成する。まず、同図（
Ａ）に示すようにＡｌ配線９を形成し、ＰＳＧＳ複膜Ｃ
ＶＤ法により成長させる。続いてＳＯＧ膜を５をスピン
オン法により塗布する。その後上記実施例の場合と同様
にウェットエツチングを行い、第５図（Ｂ）に示すよう
に表面を平滑化する。次に、同図（Ｃ）に示すように表
面にＰＳＧ膜ｌＯをＣＶＤ法により形成する。このよう
に絶縁膜を２Ｎ構造にした後、同図（Ｄ）に示すように
Ａ１配線１）を形成する。
以上のようにしてＡｌ配線とＡｌ配線間の層間絶縁膜の
平坦化にも適用することができる。尚、この場合、ポリ
シリコン配線−Ａｌ配線間のように高温熱処理は行わな
いが、ＰＳＧ膜を２層構造としたためＳＯＧ膜のアニー
ルの際、下部Ａｌ配線のＨｉｌｌｏｃｋの成長によりＳ
ＯＧ膜にタラワクが発生したり、絶縁膜の絶縁特性が劣
化することがない。
平坦化にも適用することができる。尚、この場合、ポリ
シリコン配線−Ａｌ配線間のように高温熱処理は行わな
いが、ＰＳＧ膜を２層構造としたためＳＯＧ膜のアニー
ルの際、下部Ａｌ配線のＨｉｌｌｏｃｋの成長によりＳ
ＯＧ膜にタラワクが発生したり、絶縁膜の絶縁特性が劣
化することがない。
（ｇ）発明の効果
以上のようにこの発明によれば、ドライエツチング法を
用いることなく、絶縁膜の平坦化を効率よく行うことが
できる。また、ドライエツチングにおけるＣＶＤ膜のプ
ラズマダメージ（結晶欠陥等）がなくなり、層間絶縁膜
としての絶縁特性が劣化することもない。
用いることなく、絶縁膜の平坦化を効率よく行うことが
できる。また、ドライエツチングにおけるＣＶＤ膜のプ
ラズマダメージ（結晶欠陥等）がなくなり、層間絶縁膜
としての絶縁特性が劣化することもない。
第１図（Ａ）、（Ｂ）はこの発明が適用される集積回路
の製造途中における構造を表す断面図であり、（Ａ）は
絶縁膜を形成した状態、（Ｂ）は平坦化を行った後の状
態を表している。第２図〜第４図は従来の集積回路の製
造方法を説明するための図であり、第２図はＣＶＤ膜の
みにより絶縁膜を形成した例、第３図は絶縁膜の括れに
よる影響を表す図、第４図（Ａ）、（Ｂ）はドライエツ
チング法による平坦化法を表している。第５図（Ａ）〜
（Ｄ）はＡＩ！配線上にＡｌ配線を施す際の各工程にお
ける断面図である。 １−サブストレート、２−ゲート酸化膜、３−ゲート電
極、４−ＰＳＧ膜（第１の絶縁膜）、５−３ＯＧ膜（第
２の絶縁膜）。
の製造途中における構造を表す断面図であり、（Ａ）は
絶縁膜を形成した状態、（Ｂ）は平坦化を行った後の状
態を表している。第２図〜第４図は従来の集積回路の製
造方法を説明するための図であり、第２図はＣＶＤ膜の
みにより絶縁膜を形成した例、第３図は絶縁膜の括れに
よる影響を表す図、第４図（Ａ）、（Ｂ）はドライエツ
チング法による平坦化法を表している。第５図（Ａ）〜
（Ｄ）はＡＩ！配線上にＡｌ配線を施す際の各工程にお
ける断面図である。 １−サブストレート、２−ゲート酸化膜、３−ゲート電
極、４−ＰＳＧ膜（第１の絶縁膜）、５−３ＯＧ膜（第
２の絶縁膜）。
Claims (1)
- （１）配線ラインが形成された平面上に第１の絶縁膜を
ＣＶＤ法により形成し、その上部に第１の絶縁膜よりエ
ッチング速度の遅い第２の絶縁膜を第１の絶縁膜の凹部
にて第１の絶縁膜の凸部より低い位置まで塗布法により
形成し、その後、ウェットエッチングすることによって
、第１、第２の絶縁膜の凹凸を平坦化することを特徴と
する集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13847987A JPS63302537A (ja) | 1987-06-02 | 1987-06-02 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13847987A JPS63302537A (ja) | 1987-06-02 | 1987-06-02 | 集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63302537A true JPS63302537A (ja) | 1988-12-09 |
Family
ID=15223034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13847987A Pending JPS63302537A (ja) | 1987-06-02 | 1987-06-02 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63302537A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5100826A (en) * | 1991-05-03 | 1992-03-31 | Micron Technology, Inc. | Process for manufacturing ultra-dense dynamic random access memories using partially-disposable dielectric filler strips between wordlines |
| JPH05109701A (ja) * | 1991-10-18 | 1993-04-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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