DE102006060770A1 - Herstellungsverfahren für eine integrierte Halbleiterstruktur und entsprechende Halbleiterstruktur - Google Patents

Herstellungsverfahren für eine integrierte Halbleiterstruktur und entsprechende Halbleiterstruktur Download PDF

Info

Publication number
DE102006060770A1
DE102006060770A1 DE102006060770A DE102006060770A DE102006060770A1 DE 102006060770 A1 DE102006060770 A1 DE 102006060770A1 DE 102006060770 A DE102006060770 A DE 102006060770A DE 102006060770 A DE102006060770 A DE 102006060770A DE 102006060770 A1 DE102006060770 A1 DE 102006060770A1
Authority
DE
Germany
Prior art keywords
layer
wiring metal
metal layer
doped
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102006060770A
Other languages
English (en)
Inventor
Werner Graf
Andreas Thies
Marco Lepper
Momtchil Stavrev
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG filed Critical Qimonda AG
Priority to DE102006060770A priority Critical patent/DE102006060770A1/de
Priority to US11/652,255 priority patent/US20080150141A1/en
Publication of DE102006060770A1 publication Critical patent/DE102006060770A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine integrierte Halbleiterstruktur mit folgenden Schritten: Bereitstellen eines Halbleitersubstrats (1) mit einer Hauptoberfläche (OS); Bilden einer Verdrahtungsmetallschicht (M0) oberhalb der Hauptoberfläche (OS); Bilden einer dotierten Getterschicht (GL; GL') auf der Verdrahtungsmetallschicht (M0) und Bilden zumindest einer zusätzlichen Verdrahtungsmetallschicht (M1) auf der dotierten Getterschicht (GL; GL'). Die vorliegende Erfindung schafft ebenfalls eine entsprechende integrierte Halbleiterstruktur und eine Halbleiterspeichervorrichtung.

Description

  • Hintergrund
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine integrierte Halbleiterstruktur und eine entsprechende Halbleiterstruktur.
  • Beschreibung des Standes der Technik
  • Obwohl auf beliebige integrierte Halbleiterstrukturen anwendbar, werden die vorliegende Erfindung und die ihr zugrunde liegenden Probleme bezüglich integrierter DRAM-Speicherschaltungen in Silizium-Technologie erläutert werden. Insbesondere bietet die DRAM-Technologie, welche auf unterhalb der 100-nm-Generation niederskaliert ist, große Herausforderungen.
  • Phosphorsilicatglas (PSG) wird verwendet, um mobile Ionen (Li, Na, K) und Metallverunreinigungen in Halbleiterstrukturen zu gettern, da diese Elemente, welche in den heutigen Halbleiterstrukturen noch vorhanden sind, deren elektrische Funktionen verschlechtern.
  • 5 zeigt ein schematisches Layout zum Illustrieren eines bekannten Herstellungsverfahrens für eine integrierte Halbleiterschaltung.
  • In 5 bezeichnet Bezugszeichen 1 ein Halbleitersubstrat mit einer (nicht gezeigten) integrierten Schaltungsanordnung, beispielsweise einer DRAM-Schaltungsanordnung, und mit einer Hauptoberfläche OS mit einer nicht-planaren Topologie. In diesem besonderen Fall ist eine Mehrzahl von Gate-Leitungen G parallel auf der Hauptoberfläche OS angeordnet, wobei die Gate-Leitungen G einen bestimmten Abstand voneinander aufweisen und Zwischenräume zwischen sich haben. Bisher wurde eine Phosphorsilicatglasschicht PGL auf solch eine Halbleiterstruktur mit einer nicht-planaren Topologie als Getterschicht und Planarisierungsschicht abgeschieden.
  • Wie jedoch mit Bezugszeichen L in 5 angedeutet, bilden sich insbesondere bei Prozessflüssen mit niedrigem thermischen Budget aufgrund des schlechten Zwischenraumfüllverhaltens von PSG ungewollte Lunker L in den Zwischenräumen zwischen den Gate-Leitungen G. Dies macht es notwendig, nach alternativen Zwischenraum-Füllmaterialien zu suchen, wie z. B. Spin-on-Dielektrika, welche ein wesentlich besseres Zwischenraum-Fließverhalten zeigen. Jedoch sind diese Spin-on-Dielektrika, beispielsweise Polysilacan-basierte Spin-on-Dielektrika, üblicherweise nicht phosphordotiert oder können nicht leicht mit Phosphor dotiert werden.
  • Zusammenfassung
  • Gemäß einem Aspekt der Erfindung, wie in Anspruch 1 definiert, weist ein Herstellungsverfahren für eine integrierte Halbleiterstruktur folgende Schritte auf: Bereitstellen eines Halbleitersubstrats mit einer Hauptoberfläche; Bilden einer Verdrahtungsmetallschicht oberhalb der Hauptoberfläche; Bilden einer dotierten Getterschicht auf der Verdrahtungsmetall schicht; und Bilden von zumindest einer zusätzlichen Verdrahtungsmetallschicht auf der dotierten Getterschicht.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung, wie in Anspruch 23 definiert, umfasst eine integrierte Halbleiterstruktur: ein Halbleitersubstrat mit einer Hauptoberfläche; eine Verdrahtungsmetallschicht, die oberhalb der Hauptoberfläche gebildet ist; eine dotierte Getterschicht, die auf der Verdrahtungsmetallschicht gebildet ist; und zumindest eine zusätzliche Verdrahtungsmetallschicht, welche auf der dotierten Getterschicht gebildet ist.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung, wie in Anspruch 39 definiert, umfasst eine Halbleiterspeichervorrichtung: ein Halbleitersubstrat mit einer Hauptoberfläche einschließlich einer Mehrzahl von nicht-planaren Gate-Stapeln; eine Planarisierungsschicht zum Planarisieren der Gate-Stapel; eine Verdrahtungsmetallschicht, welche in oder auf der Planarisierungsschicht gebildet ist; eine Zwischenisolationsschicht, welche auf der Verdrahtungsmetallschicht gebildet ist; eine dotierte Getterschicht, welche auf der Zwischenisolierschicht gebildet ist; und zumindest eine zusätzliche Verdrahtungsmetallschicht, welche auf der dotierten Getterschicht gebildet ist.
  • Ein Vorteil der vorgeschlagenen Implementierung besteht darin, dass jegliche unterliegende Schicht gewählt werden kann, ohne Getter-Effekten Aufmerksamkeit zu widmen, um somit Planarisierungsdefizite der Getter-Metallschichten zu vermeiden.
  • Bevorzugte Ausführungsformen sind in den jeweiligen abhängigen Ansprüchen aufgeführt.
  • Beschreibung der Zeichnungen
  • In den Figuren zeigen:
  • 1a)–d) schematische Layouts zum Illustrieren eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2 ein schematisches Layout zum Illustrieren eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 3a)–c) schematische Layouts zum Illustrieren eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • 4 ein schematisches Layout zum Illustrieren eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur gemäß einer vierten Ausführungsform der vorliegenden Erfindung; und
  • 5 ein schematisches Layout zum Illustrieren eines bekannten Herstellungsverfahrens für eine integrierte Halbleiterstruktur.
  • In den Figuren bezeichnen identische Bezugszeichen äquivalente oder funktional äquivalente Komponenten.
  • Detaillierte Beschreibung
  • 1a)–d) zeigen schematische Layouts zum Illustrieren eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • In 1a) bezeichnet Bezugszeichen 1 ein Halbleitersubstrat mit einer (nicht gezeigten) integrierten Schaltungsanordnung, beispielsweise einer DRAM-Schaltungsanordnung, und mit einer Hauptoberfläche OS mit einer nicht-planaren Topologie. In diesem besonderen Fall ist eine Mehrzahl von Gate-Leitungen G parallel auf der Hauptoberfläche angeordnet, wobei die Gate-Leitungen einen bestimmten Abstand voneinander aufweisen und Zwischenräume zwischen sich belassen.
  • Bei dieser ersten Ausführungsform wird eine Spin-on-Glass-Schicht SOL als Planarisations- und Zwischenraumfüllschicht verwendet, welcher exzellente Eigenschaften hinsichtlich Zwischenraum-Füllvermögen aufweist und im Wesentlichen keine ungewollten Lunker zeigt. Jedoch enthält die Spin-on-Glass-Schicht SOL kein Getter-Material, wie z. B. Phosphor.
  • Auf die Oberseite der Spin-on-Glass-Schicht SOL wird eine Verdrahtungsmetallschicht M0 des untersten Levels abgeschieden und strukturiert, beispielsweise eine Wolfram-Schicht, und zwar durch Maskier- und Ätzprozessschritte.
  • In einem nächsten Prozessschritt, welcher in 1b) gezeigt ist, wird eine LPCVD-Oxidbasisschicht BL auf der Verdrahtungsmetallschicht M0 des niedrigsten Levels und die freigelegten Teile der Spin-on-Glass-Schicht SOL abgeschieden. Dann wird eine Zwischenisolationsschicht ILD0 in Form einer Low-K- Dielektrikschicht auf der LPCVD-Oxidbasisschicht BL abgeschieden. Die Zwischenisolationsschicht ILD0 bildet eine planare Oberfläche, und nach Abscheidung der Schicht ILD0 wird eine Phosphorsilicatglas-Getterschicht GL über der gesamten Struktur in einem Gasphasendotier-Abscheidungsschritt abgeschieden.
  • In einem folgenden Prozessschritt, welcher in 1c) gezeigt ist, wird eine (nicht gezeigte) Hartmaske, beispielsweise aus Kohlenstoff, auf der Oberseite der Struktur von 1b) gebildet, wobei die Hartmaskenschicht Öffnungen an der Position elektrischer Kontakte K aufweist, die bei diesem Prozesszustand zu bilden sind. Dann werden unter Verwendung der Hartmaske Kontaktlöcher K geätzt, welche sich durch die Getterschicht GL und die Zwischenisolationsschicht ILD0 bis hinunter zu den Regionen der zu kontaktierenden Verdrahtungsmetallschicht M0 des niedrigsten Levels erstrecken. Darauf folgend wird Wolfram über der gesamten Struktur abgeschieden und bis zur oberen Oberfläche der Getterschicht GL zurückpoliert, um den in 1c) gezeigten Prozesszustand zu erreichen, welcher die Kontakte K in den Kontaktlöchern KH zeigt.
  • Dann wird, wie in 1d) gezeigt, eine Verdrahtungsmetallschicht M1 des zweiten Levels aus TiN mittels bekannter Prozesse abgeschieden und strukturiert. Letztlich wird eine weitere Zwischenisolationsschicht ILD1 über der Verdrahtungsmetallschicht M1 des zweiten Levels abgeschieden, was zu dem in 1d) gezeigten Prozesszustand führt.
  • In der in 1D gezeigten Halbleiterstruktur ist die Phosphorsilicatglas-Getterschicht GL oberhalb der Verdrahtungsmetallschicht M0 des niedrigsten Level angeordnet und hat keinen Einfluss mehr bezüglich der Zwischenraum-Fülleigenschaf ten, welche in Zusammenhang mit der nicht-planaren Topologie der unterliegenden Halbleiterstruktur 1, G entstehen.
  • Obwohl hier als reine Phosphorsilicatglasschicht beschrieben, ist es selbstverständlich möglich, eine Mischschicht zu haben, wie z. B. eine Borphosphorsilicatglasschicht, typischerweise mit einem Phosphorgehalt zwischen 0,01 Gew.-% und 10 Gew.-%. Obwohl der zuvor erwähnte Phosphorgehalt vorteilhaft sein kann, dient er nur als Beispiel, und andere Gehalte sind möglich.
  • 2 zeigt ein schematisches Layout zum Illustrieren eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
  • Gemäß der in 2 gezeigten zweiten Ausführungsform, deren Prozesszustand im Wesentlichen dem in 1d) gezeigten Prozesszustand entspricht, wird eine Haftschicht AL auf der Getterschicht GL nach deren Bildung und vor der Bildung der Kontakte K abgeschieden. Diese Haftschicht AL ist zum Beispiel eine undotierte Silanoxynitrid-(SiON-)Schicht, welche ebenfalls als Diffusionsbarriere gegen ungewollte externe Ionen, welche von oben kommen, fungiert. Dies ist vorteilhaft, da die Getterschicht GL eine Sättigungstendenz nach Aufnahme einer gewissen Menge von fremden zu getternden Ionen zeigt.
  • 3a)–c) zeigen schematisch Layouts zum Illustrieren eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
  • Der in 3a) gezeigte Prozesszustand entspricht dem in 1b) gezeigten Prozesszustand mit Ausnahme der folgenden Unterschiede.
  • Bei dieser dritten Ausführungsform ist nämlich die Zwischenisolationsschicht ILD0 eine Hochdichte-Plasma-Oxidschicht, welche nach der Abscheidung eine nicht-planare Oberfläche zeigt. Nach der Abscheidung dieser Zwischenisolationsschicht ILD0 wird eine Getterschicht GL' aus Phosphorsilicatglas über der nicht-planaren Oberfläche der Zwischenisolationsschicht ILD0 abgeschieden und danach in einem chemisch-mechanischen Polierschritt zurückpoliert, um so den in 3a) gezeigten Prozesszustand zu erreichen.
  • Der Bildungsschritt für die Kontakte K in 3b) entspricht dem Bildungsschritt für die Kontakte K, welcher in Zusammenhang mit 1c) beschrieben wurde.
  • Ebenfalls entspricht der Bildungsschritt für die Verdrahtungsmetallschicht M1 des zweiten Levels, der in 3c) gezeigt ist, den bereits mit Bezug auf 1d) beschriebenen Schritten.
  • 4 zeigt ein schematisches Layout zum Illustrieren eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
  • Gemäß der vierten Ausführungsform wird die Getterschicht GL' ohne jegliche Dotierung auf der Zwischenisolationsschicht ILD0 abgeschieden, beispielsweise als reines Silicatglas. Danach und vor der Bildung der Kontakte K wird ein Ionenimplantationsschritt zum Implantieren von Phosphorionen in die Get terschicht GL' durchgeführt. Die Parameter dieses Ionenimplantationsschritts werden derart gewählt, dass eine Aufrauung eines Oberflächenbereichs der Getterschicht GL' bewirkt wird, was die Haftung an der Verdrahtungsmetallschicht M1 des zweiten Levels verbessert und das Weglassen der Haftschicht ermöglicht, welche im Zusammenhang mit der zweiten Ausführungsform gemäß 2 beschrieben wurde.
  • Jedoch ist es auch möglich, diese Haftschicht zusätzlich zur in 4 gezeigten Ausführungsform hin zuzufügen, was die Haftung der Verdrahtungsmetallschicht M1 des zweiten Levels verbessert und die zuvor erwähnte Diffusionsbarrierenfunktion gegenüber Fremdionen, die von oben eindringen, zeigt.
  • Obwohl die vorliegende Erfindung bezüglich bevorzugter Ausführungsformen beschrieben wurde, ist sie darauf nicht beschränkt, sondern kann in verschiedenen Arten modifiziert werden, welche dem Fachmann klar erscheinen. Somit ist beabsichtigt, dass die vorliegende Erfindung nur durch den Schutzumfang der angehängten Patentansprüche beschränkt ist.
  • Obwohl hier nicht gezeigt, können die Verdrahtungsmetallschicht M0 des untersten Levels und die entsprechende Zwischenisolationsschicht ILD0 im Damascene-Level-Typ gebildet werden, d. h. Metall und Zwischendielektrikum erstrecken sich bis in die gleiche obere Höhe. Solch eine Damaszen-Technik würde durchgeführt werden durch Bilden einer Isolationsschicht auf der Hauptoberfläche, Ätzen von Gräben in der Isolationsschicht, Abscheiden der Verdrahtungsmetallschicht oberhalb der mit Gräben versehenen Isolationsschicht und Planarisieren der Verdrahtungsmetallschicht, so dass sie nur in den Gräben verbleibt.
  • Weiterhin können die Metallschichten jegliche Metallschichten eines beliebigen Levels sein.
  • Falls notwendig, kann die Getterschicht weiterhin unmittelbar nach ihrer Bildung annealt werden, insbesondere falls die Getterschicht mit Phosphorionen nach ihrer Abscheidung implantiert werden.
  • Weiterhin könnte die Zwischenisolationsschicht ILD0 eine HDP-Oxidschicht und eine darauf abgeschiedene TEOS-Schicht aufweisen. Falls die unterliegende Struktur nicht-planar ist, könnte die TEOS-Schicht in einem Planarisierungsschicht planarisiert werden, bevor die Getterschicht darauf abgeschieden wird.

Claims (39)

  1. Herstellungsverfahren für eine integrierte Halbleiterstruktur mit folgenden Schritten: Bereitstellen eines Halbleitersubstrats (1) mit einer Hauptoberfläche (OS); Bilden einer Verdrahtungsmetallschicht (M0) oberhalb der Hauptoberfläche (OS); Bilden einer dotierten Getterschicht (GL; GL') auf der Verdrahtungsmetallschicht (M0); und Bilden zumindest einer zusätzlichen Verdrahtungsmetallschicht (M1) auf der dotierten Getterschicht (GL; GL').
  2. Herstellungsverfahren nach Anspruch 1, wobei die dotierte Getterschicht (GL, GL') eine PSG-Schicht ist, welche mit 0,01 bis 10 Gew.-% phosphordotiert ist.
  3. Herstellungsverfahren nach Anspruch 1, welches weiterhin folgende Schritte aufweist: Bilden einer Struktur (G9 mit einer nicht-planaren Topologie auf der Hauptoberfläche (OS); und Planarisieren der Struktur (G) mit einer Planarisierungsschicht (SOL); wobei die Verdrahtungsmetallschicht (M0) in oder auf der Planarisierungsschicht (SOL) gebildet wird.
  4. Herstellungsverfahren nach Anspruch 3, wobei die Struktur (G) mit einer nicht-planaren Topologie eine Mehrzahl von Gate-Stapeln (G) aufweist.
  5. Herstellungsverfahren nach Anspruch 3, wobei die Planarisierungsschicht (SOL) eine Spin-on-Glasschicht ist, welche gute Zwischenraumfülleigenschaften aufweist.
  6. Herstellungsverfahren nach Anspruch 3, wobei die Planarisierungsschicht (SOL) undotiert ist.
  7. Herstellungsverfahren nach Anspruch 1, wobei die Verdrahtungsmetallschicht (M0) in einer Damascene-Technik gebildet wird durch Bilden einer Isolationsschicht, Ätzen von Gräben in der Isolationsschicht, Abschalten der Verdrahtungsmetallschicht (M0) oberhalb der mit Gräben versehenen Isolationsschicht und Planarisieren der Verdrahtungsmetallschicht (M0) derart, dass sie nur in den Gräben verbleibt.
  8. Herstellungsverfahren nach Anspruch 1, wobei die Verdrahtungsmetallschicht (M0) gebildet wird durch Bilden einer Isolationsschicht, Abscheiden der Verdrahtungsmetallschicht (M0) oberhalb der Isolationsschicht und Strukturieren der Verdrahtungsmetallschicht (M0) in einer Lithographie-Ätztechnik.
  9. Herstellungsverfahren nach Anspruch 7 oder 8, wobei die dotierte Getterschicht (GL; GL') direkt auf der Verdrahtungsmetallschicht (M0) abgeschieden wird.
  10. Herstellungsverfahren nach Anspruch 7 oder 9, wobei eine Zwischenisolationsschicht (ILD0) auf der Verdrahtungsmetallschicht (M0) abgeschieden wird und die dotierte Getterschicht (GL; GL') auf der Zwischenisolierschicht (ILD0) abgeschieden wird.
  11. Herstellungsverfahren nach Anspruch 8, wobei eine Zwischenisolationsschicht (ILD0) auf der Verdrahtungsmetallschicht (M0) abgeschieden wird und die dotierte Getterschicht (GL; GL') auf der Zwischenisolationsschicht (ILD0) abgeschieden wird, wonach ein Planarisierungsschritt zum Planarisieren der dotierten Getterschicht (GL; GL') durchgeführt wird.
  12. Herstellungsverfahren nach Anspruch 8, wobei eine Zwischenisolationsschicht (ILD0) auf der Verdrahtungsmetallschicht (M0) abgeschieden wird, ein Planarisierungsschritt zum Planarisieren der Zwischenisolationsschicht (ILD0) durchgeführt wird, wonach die dotierte Getterschicht (GL; GL') auf der planarisierten Zwischenisolationsschicht (ILD0) abgeschieden wird.
  13. Herstellungsverfahren nach Anspruch 8, wobei die Zwischenisolationsschicht (ILD0) planarisierend ist.
  14. Herstellungsverfahren nach Anspruch 12, wobei die Zwischenisolationsschicht (ILD0) eine HDP-Oxidschicht und eine darauf abgeschiedene TEOS-Schicht aufweist und wobei die TE-OS-Schicht in dem Planarisierungsschritt planarisiert wird.
  15. Herstellungsverfahren nach Anspruch 1, wobei die Verdrahtungsmetallschicht (M0) eine Wolframschicht ist.
  16. Herstellungsverfahren nach Anspruch 1, wobei die dotierte Getterschicht (GL; GL') eine gasphasendotierte Schicht ist.
  17. Herstellungsverfahren nach Anspruch 1, wobei die dotierte Getterschicht (GL; GL') separat in einem Implantationsschritt dotiert wird.
  18. Herstellungsverfahren nach Anspruch 17, wobei der Implantationsschritt derart gewählt wird, dass er die obere Oberfläche der dotierten Getterschicht (GL; GL') aufraut, um die Haftung der zumindest einen zusätzlichen Verdrahtungsmetallschicht (M1) an der dotierten Getterschicht (GL; GL') zu erhöhen.
  19. Herstellungsverfahren nach Anspruch 1, wobei eine Hartschicht (AL) auf der dotierten Getterschicht (GL; GL') gebildet wird, um die Haftung der zumindest einen zusätzlichen Verdrahtungsmetallschicht (M1) an der dotierten Getterschicht (GL; GL') zu erhöhen.
  20. Herstellungsverfahren nach Anspruch 19, wobei die Haftschicht (AL) eine undotierte Silanoxidschicht ist.
  21. Herstellungsverfahren nach Anspruch 1, wobei Kontakte (K), welche sich durch die dotierte Getterschicht (GL; GL') erstrecken, gebildet werden, um die Verdrahtungsmetallschicht (M0) mit der zumindest einen zusätzlichen Verdrahtungsmetallschicht (M1) elektrisch zu verbinden.
  22. Herstellungsverfahren nach Anspruch 1, wobei die dotierte Getterschicht (GL; GL') einem Anneal-Schritt unterworfen wird.
  23. Integrierte Halbleiterstruktur mit: einem Halbleitersubstrat (1) mit einer Hauptoberfläche (OS); einer Verdrahtungsmetallschicht (M0), welche oberhalb der Hauptoberfläche (OS) gebildet ist; einer dotierten Getterschicht (GL; GL'), welche auf der Verdrahtungsmetallschicht (M0) gebildet ist; und zumindest einer zusätzlichen Verdrahtungsmetallschicht (M1), welche auf der dotierten Getterschicht (GL; G') gebildet ist.
  24. Integrierte Halbleiterstruktur nach Anspruch 23, wobei die dotierte Getterschicht (GL; GL') eine PSG-Schicht dotiert mit 0,01 bis 10 Gew. Phosphor ist.
  25. Integrierte Halbleiterstruktur nach Anspruch 23, wobei eine Struktur (G) mit einer nicht-planaren Topologie auf der Hauptoberfläche (US) gebildet wird und die Struktur (G) mit einer Planarisierungsschicht (SOL) planarisiert wird; wobei die Verdrahtungsmetallschicht (M0) in oder auf der Planarisierungsschicht (SOL) gebildet wird.
  26. Integrierte Halbleiterstruktur gemäß Anspruch 25, wobei die Struktur (G) mit einer nicht-planaren Topologie eine Mehrzahl von Gate-Stapeln (G) aufweist.
  27. Integrierte Halbleiterstruktur nach Anspruch 23, wobei die Planarisierungsschicht (SOL) eine Spin-on-Glassschicht ist, welche gute Zwischenraumfülleigenschaften aufweist.
  28. Integrierte Halbleiterstruktur nach Anspruch 23, wobei die Planarisierungsschicht (SOL) undotiert ist.
  29. Integrierte Halbleiterstruktur nach Anspruch 23, wobei die Verdrahtungsmetallschicht (M0) in einer Damascene-Technik gebildet ist durch Bilden einer Isolationsschicht, Ätzen von Gräben in der Isolationsschicht, Abscheiden der Verdrahtungsmetallschicht (M0) oberhalb der mit Gräben versehenen Isolationsschicht und Planarisieren der Verdrahtungsmetallschicht (Mß), so dass sie nur in den Gräben verbleibt.
  30. Integrierte Halbleiterstruktur nach Anspruch 23, wobei die Verdrahtungsmetallschicht (M0) durch Bilden einer Isolationsschicht, Abscheiden der Verdrahtungsmetallschicht (M0) oberhalb der Isolationsschicht und Strukturieren der Verdrahtungsmetallschicht (M0) in einer Lithographie-/Ätztechnik gebildet ist.
  31. Integrierte Halbleiterstruktur nach Anspruch 23, wobei die dotierte Getterschicht (GL; GL') direkt auf der Verdrahtungsmetallschicht (M0) gebildet ist.
  32. Integrierte Halbleiterstruktur nach Anspruch 23, wobei eine Zwischenisolationsschicht (ILD0) auf der Verdrahtungsmetallschicht (M0) gebildet ist und die dotierte Getterschicht (GL; GL') auf der Zwischenisolationsschicht (ILd0) gebildet ist.
  33. Integrierte Halbleiterstruktur nach Anspruch 32, wobei die Zwischenisolationsschicht (ILD0) eine HDP-Oxidschicht und eine darauf gebildete TEOS-Schicht aufweist.
  34. Integrierte Halbleiterstruktur nach Anspruch 23, wobei die Verdrahtungsmetallschicht (M0) eine Wolframschicht ist.
  35. Integrierte Halbleiterstruktur nach Anspruch 23, wobei die dotierte Getterschicht (GL; GL') eine gasphasendotierte Schicht ist.
  36. Integrierte Halbleiterstruktur nach Anspruch 23, wobei eine Haftschicht (AL) auf der dotierten Getterschicht (GL; GL') gebildet ist.
  37. Integrierte Halbleiterstruktur nach Anspruch 26, wobei die Haftschicht (AL) eine undotierte Silanoxidschicht ist.
  38. Integrierte Halbleiterstruktur nach Anspruch 23, wobei Kontakte (K), welche sich durch die Getterschicht (GL; GL') erstrecken, gebildet sind, um elektrisch die Verdrahtungsmetallschicht (M0) mit der zumindest einen zusätzlichen Verdrahtungsmetallschicht (M1) zu verbinden.
  39. Speichervorrichtung mit: einem Halbleitersubstrat (1) und einer Hauptoberfläche (OS) mit einer Mehrzahl von nicht planaren Gate-Stapeln (G); einer Planarisierungsschicht (SOL) zum Planarisieren der Gate-Stapel (G); einer Verdrahtungsmetallschicht (M0), welche in oder auf der Planarisierungsschicht (SOL) gebildet ist; einer Zwischenisolationsschicht (ILD0), welche auf der Verdrahtungsmetallschicht (M0) gebildet ist; und einer dotierten Getterschicht (GL; GL'), welche auf der Zwischenisolationsschicht (ILD0) gebildet ist; und zumindest einer zusätzlichen Verdrahtungsmetallschicht (M1), welche auf der dotierten Getterschicht (GL; GL') gebildet ist.
DE102006060770A 2006-12-21 2006-12-21 Herstellungsverfahren für eine integrierte Halbleiterstruktur und entsprechende Halbleiterstruktur Withdrawn DE102006060770A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102006060770A DE102006060770A1 (de) 2006-12-21 2006-12-21 Herstellungsverfahren für eine integrierte Halbleiterstruktur und entsprechende Halbleiterstruktur
US11/652,255 US20080150141A1 (en) 2006-12-21 2007-01-11 Manufacturing method for an integrated semiconductor structure and corresponding semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102006060770A DE102006060770A1 (de) 2006-12-21 2006-12-21 Herstellungsverfahren für eine integrierte Halbleiterstruktur und entsprechende Halbleiterstruktur

Publications (1)

Publication Number Publication Date
DE102006060770A1 true DE102006060770A1 (de) 2008-07-03

Family

ID=39465615

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006060770A Withdrawn DE102006060770A1 (de) 2006-12-21 2006-12-21 Herstellungsverfahren für eine integrierte Halbleiterstruktur und entsprechende Halbleiterstruktur

Country Status (2)

Country Link
US (1) US20080150141A1 (de)
DE (1) DE102006060770A1 (de)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63302537A (ja) * 1987-06-02 1988-12-09 Rohm Co Ltd 集積回路の製造方法
US4866009A (en) * 1986-11-17 1989-09-12 Kabushiki Kaisha Toshiba Multilayer wiring technique for a semiconductor device
JPH0555199A (ja) * 1991-08-27 1993-03-05 Nec Corp 半導体装置
US6194304B1 (en) * 1997-07-03 2001-02-27 Seiko Epson Corporation Semiconductor device and method of fabricating the same
KR20030006023A (ko) * 2001-07-11 2003-01-23 주식회사 한택 레이저를 사용하는 반도체소자의 제조방법
EP1351287A2 (de) * 2002-03-26 2003-10-08 Fujitsu Limited Halbleiterbauelement und diesbezügliches Herstellungsverfahren
KR20040036060A (ko) * 2002-10-23 2004-04-30 아남반도체 주식회사 모스 트랜지스터 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4866009A (en) * 1986-11-17 1989-09-12 Kabushiki Kaisha Toshiba Multilayer wiring technique for a semiconductor device
JPS63302537A (ja) * 1987-06-02 1988-12-09 Rohm Co Ltd 集積回路の製造方法
JPH0555199A (ja) * 1991-08-27 1993-03-05 Nec Corp 半導体装置
US6194304B1 (en) * 1997-07-03 2001-02-27 Seiko Epson Corporation Semiconductor device and method of fabricating the same
KR20030006023A (ko) * 2001-07-11 2003-01-23 주식회사 한택 레이저를 사용하는 반도체소자의 제조방법
EP1351287A2 (de) * 2002-03-26 2003-10-08 Fujitsu Limited Halbleiterbauelement und diesbezügliches Herstellungsverfahren
KR20040036060A (ko) * 2002-10-23 2004-04-30 아남반도체 주식회사 모스 트랜지스터 제조 방법

Also Published As

Publication number Publication date
US20080150141A1 (en) 2008-06-26

Similar Documents

Publication Publication Date Title
DE10351875B4 (de) Integriertes Schaltkreisbauelement mit MIM-Kondensator
DE10107125B4 (de) Verfahren zum Ausbilden von Kontaktlöchern in einer integrierten Schaltungsvorrichtung durch selektives Ätzen einer Isolationsschicht, um die zu einem Halbleiterbereich benachbarte selbstausrichtende Kontaktfläche zu vergrößern, und dadurch ausgebildeter Kontakt in einer integrierten Schaltungsvorrichtung
DE69211093T2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit selbstjustierten Kontakten zwischen eng beabstandeten Strukturen
DE102005027234B4 (de) Verfahren zum Bilden einer Verbindungsstruktur für eine Halbleitervorrichtung
DE102008016425B4 (de) Verfahren zur Strukturierung einer Metallisierungsschicht durch Verringerung der durch Lackentfernung hervorgerufenen Schäden des dielektrischen Materials
DE60133155T2 (de) In Verbindungsschicht eingebettete Metall-Isolator-Metall Kapazität und Verfahren zur Herstellung
DE10256346B4 (de) Halbleiterbauelement mit MIM-Kondensator und Zwischenverbindung und Herstellungsverfahren dafür
DE102004003315B4 (de) Halbleitervorrichtung mit elektrischem Kontakt und Verfahren zur Herstellung derselben
DE10141948B4 (de) Halbleiterspeichervorrichtung und Herstellungsverfahren dafür
DE69737783T2 (de) Verfahren zur Herstellung eines Halbleiterspeicherbauteils
DE102010029533B3 (de) Selektive Größenreduzierung von Kontaktelementen in einem Halbleiterbauelement
DE10206149C1 (de) Verfahren zur Herstellung von Kontakten
DE102008059871A1 (de) Feuchtigkeitsbarrierenkondensatoren in Halbleiterkomponenten
DE10236682A1 (de) Halbleitervorrichtung
DE102010064289A1 (de) Größenreduzierung von Kontaktelementen und Kontaktdurchführungen in einem Halbleiterbauelement durch Einbau eines zusätzlichen Abschrägungsmaterials
DE10348902B4 (de) MIM-Kondensatorstruktur und Herstellungsverfahren
DE102010045055B4 (de) Verfahren zur Herstellung eines Halbleiterbauelementes mit einer Durchkontaktierung
DE112020003222B4 (de) Zwischenverbindungsanordnung mit vollständig ausgerichteten durchkontakten
DE102005047111B3 (de) Verfahren zur Herstellung eines MIM-Kondensators
DE102020105731A1 (de) Kondensator, metall-isolator-metallstruktur und verfahren zu ihrer herstellung
DE112012002648B4 (de) Lokale Zwischenverbindung mit einem niedrigen Profil und Verfahren zum Herstellen derselben
DE10223482A1 (de) Verfahren zum Bilden einer Metallschicht eines Halbleiterelementes
DE102004001853B3 (de) Verfahren zum Herstellen von Kontaktierungsanschlüssen
DE10162905B4 (de) Neuartiges Konsolidierungsverfahren für die Übergangskontaktätzung für DT-basierte DRAM-Bauelemente mit weniger als 150 NM
DE102008029794A1 (de) Metall-Isolator-Metall-Kondensator und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8139 Disposal/non-payment of the annual fee