DE10223482A1 - Verfahren zum Bilden einer Metallschicht eines Halbleiterelementes - Google Patents

Verfahren zum Bilden einer Metallschicht eines Halbleiterelementes

Info

Publication number
DE10223482A1
DE10223482A1 DE10223482A DE10223482A DE10223482A1 DE 10223482 A1 DE10223482 A1 DE 10223482A1 DE 10223482 A DE10223482 A DE 10223482A DE 10223482 A DE10223482 A DE 10223482A DE 10223482 A1 DE10223482 A1 DE 10223482A1
Authority
DE
Germany
Prior art keywords
layer
metal layer
metal
contact hole
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10223482A
Other languages
English (en)
Inventor
Sung-Gon Jin
Ku-Young Kim
Jong-Ho Yun
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of DE10223482A1 publication Critical patent/DE10223482A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02134—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising hydrogen silsesquioxane, e.g. HSQ
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H01L21/3124—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds layers comprising hydrogen silsesquioxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Die vorliegende Erfindung betrifft ein Verfahren zum Bilden einer Metallschicht eines Halbleiterelementes und insbesondere ein Verfahren mit den Schritten: Entfernen eines restlichen natürlichen Oxides von einem Kontaktloch durch RF-Plasmaätzen, Bilden einer Metallverbindungsschicht auf diesem Kontaktloch, um die Verbindung mit einer isolierenden Zwischenschicht zu verbessern, Bilden einer ersten Metallschicht in dem Kontaktloch bis zu einer vorbestimmten Dicke unter einem vorbestimmten Druck, um die Stufenabdeckung zu verbessern, und Bilden einer zweiten Metallschicht bis zu einer vorbestimmten Dicke, wodurch die Metallschicht eingeebnet wird. Als Ergebnis wird die Stufenabdeckung der Bodenoberfläche und der Seitenwände des Kontaktloches verbessert, wodurch durch Trennung einer Metallleitung eines Halbleiterelementes verursachte Defekte vermieden werden und der ökonomische Effekt verbessert wird.

Description

    Hintergrund der Erfindung 1. Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum flachen Aufeinanderstapeln einer Metallschicht eines Halbleiterelementes, und insbesondere auf eine Verfahren zum Bilden einer Metallschicht eines Halbleiterelementes, welches ein restliches natürliches Oxid von einem Kontaktloch durch RF-Plasmaätzen entfernt, eine Metallverbindungsschicht auf dem Kontaktloch bildet, um die Verbindung mit einer isolierenden Zwischenschicht zu verbessern, eine erste Metallschicht in dem Kontaktloch unter niedrigem Druck bis zu einer vorbestimmten Dicke bildet, um die Stufenabdeckung zu verbessern, und dann eine zweite Metallschicht bis zu einer vorbestimmten Dicke bildet, um hierdurch die Metallschicht einzuebnen.
  • 2. Beschreibung des Standes der Technik
  • Wenn die Integration eines Halbleiterelementes ansteigt, dann nimmt im Allgemeinen eine Kontaktfläche ab und es steigt ein Längenverhältnis an, welches einen Grad des Anwinkelns eines Ätzabschnittes widerspiegelt. Wenn die Fläche eines Kontaktloches abnimmt und das Längenverhältnis ansteigt, nimmt im Allgemeinen eine Stufenabdeckung eine Abschnittes, wie etwa eines Kontaktloches, ab. Daher verschlechtert sich der Stromfluss und Widerstandswert sinkt, wodurch die Zuverlässigkeit des Halbleiterelementes abnimmt.
  • Die Temperatur, die elektrische Energie, der Druck etc. sind Faktoren, die die Stufenabdeckung der Metallschicht beim Abscheiden einer Metallschicht auf dem Kontaktloch beeinflusst. Obwohl die Stufenabdeckung der Metallschicht durch Anpassen der elektrischen Energie und des Druckes beeinflusst werden kann, weist dieser Prozess einige Einschränkungen auf. Insbesondere kann die Stufenabdeckung mit der Temperatur eingestellt werden. Wenn die Temperatur jedoch zu hoch ist, wird Metall, welches auf den Seitenwänden des Kontaktloches angeordnet ist, zu einem anderen Abschnitt diffundiert (beispielsweise zu einer isolierenden Zwischenschicht) und es wird somit eine Metallleitung getrennt. Wenn die Temperatur niedrig ist, wird im Gegensatz dazu die metallische Leitung verbunden, jedoch wird die Stufenabdeckung aufgrund eines Schatteneffektes, welcher den Fluss des Metalls verschlechtert, verstärkt.
  • Auf diesem Weg wird durch einen Metallkontaktprozess für ein hochintegriertes Speicherelement von 256 MB oder mehr Wolfram (W) in dem Kontaktloch durch einen CVD (chemische Dampfabscheidung)-Prozess abgeschieden, und es wird dann eine Wolframschicht durch einen Rückätzprozess eingeebnet.
  • In dem Prozess zum Stapeln einer Wolframschicht in dem Kontaktloch und zum Einebnen derselben durch einen Rückätzprozess treten jedoch Probleme derart auf, dass eine große Anzahl von Schritten auftritt und somit die Kosten pro Einheit hoch sind, und der Rückätzprozess nicht präzise kontrolliert werden kann und daher die Wolframschicht übermäßig geätzt wird.
  • Darüber hinaus ist der Widerstand von Wolfram relativ größer als der von Aluminium oder Kupfer, so dass der Kontaktwiderstand hoch ist.
    • Zusammenfassung der Erfindung
  • Daher ist es ein Ziel der vorliegenden Erfindung ein Verfahren zur Bildung einer Metallschicht eines Halbleiterelementes zur Verfügung zu stellen. Ein anderes Ziel der vorliegenden Erfindung ist es, die Stufenabdeckung der Bodenoberfläche und der Seitenwände des Kontaktloches zu verbessern.
  • Es ist ein weiteres Ziel der vorliegenden Erfindung, Defekte zu verhindern, die durch eine Trennung der Metallleitung eines Halbleiterelementes verursacht werden, und den ökonomischen Effekt zu verbessern.
  • Um die obigen Ziele zu erreichen, wird ein Verfahren zur Verfügung gestellt, um eine Metallschicht eines Halbleiterelementes in Übereinstimmung mit der vorliegenden Erfindung zu bilden, welches Verfahren die Schritte aufweist:
    kontinuierliches Bilden einer unteren leitenden Schicht und einer isolierenden Zwischenschicht auf einem Wafer mit einer vorbestimmten Substruktur;
    Bilden eines Kontaktloches durch Ätzen eines vorbestimmten Abschnittes einer isolierenden Zwischenschicht, wodurch die untere leitende Schicht exponiert wird;
    Entfernen von in dem Kontaktloch und in der isolierenden Zwischenschicht des Wafers vorhandener Feuchtigkeit durch Entgasen;
    Entfernen eines restlichen natürlichen Oxides von der unteren leitenden gegenüber einer Bodenoberfläche des Kontaktloches exponierten Schicht durch Ausführen von RF-Plasmaätzen nach dem Entgasen des Wafers;
    Bilden einer Metallverbindungsschicht auf einer gesamten Oberfläche des Kontaktloches und der isolierenden Zwischenschicht, wodurch eine Verbindung mit der unteren leitenden Schicht hergestellt wird;
    Bilden einer ersten Metall schicht auf der Metallverbindungsschicht;
    Bilden einer zweiten Metallschicht auf der ersten Metallschicht;
    und Bilden eines Musters durch maskiertes Ätzen nach Beschichten der zweiten Metallschicht mit einem Antireflektionsfilm.
  • Die isolierende Zwischenschicht ist eine SOG-Schicht, eine HSQ- Schicht, eine HDP-Oxid-Schicht oder eine andere IMD-Schicht.
  • Die Metallverbindungsschicht ist Titan, eine Titan-Legierung, eine Titan- Nitrid-Schicht oder eine Titan/Titan-Nitrid-Schicht.
  • Die erste Metallschicht und die zweite Metallschicht sind Aluminium oder eine Aluminium-Legierung.
  • Die erste Metallschicht wird mit einer Gleichstromenergie von 1~20 KW bei einer zur Verfügung gestellten Inertgasmenge von etwa 1~500 sccm bei einer Heiztemperatur von unter 400°C und unter einem Prozessdruck von unter 0.5 mTorr abgeschieden. Insbesondere ist die Heiztemperatur eine Umgebungstemperatur und die Temperatur des Wafers wird im Bereich von 200~300°C durch das Plasma angehoben.
  • Die zweite Metallschicht wird mit einer Gleichstromenergie von 1~20 KW und einer zugeführten Inertgasmenge von 1~1000 sccm abgeschieden.
    • Kurze Beschreibung der Zeichnungen
  • Die obigen Ziele, Eigenschaften und Vorteile der vorliegenden Erfindung werden klarer aus der folgenden detaillierten Beschreibung, wenn sie in Zusammenhang mit den begleitenden Zeichnungen gesehen wird, in denen:
  • Fig. 1 eine Ansicht ist, die den Status zeigt, in welchem eine untere leitende Schicht und eine isolierende Zwischenschicht auf einem Wafer in Übereinstimmung mit der vorliegenden Erfindung beschichtet werden;
  • Fig. 2 eine Ansicht ist, die den Status zeigt, in welchem ein Kontaktloch auf der isolierenden Zwischenschicht gebildet wird und ein Abschnitt der unteren leitenden Schicht exponiert wird in Übereinstimmung mit der vorliegenden Erfindung;
  • Fig. 3 eine Ansicht ist, die den Status beim Ausführen eines RF- Plasmaätzprozesses zum Entfernen eines natürlichen Oxides von einem Kontaktloch in Übereinstimmung mit der vorliegenden Erfindung zeigt;
  • Fig. 4 eine Ansicht ist, die den Status zeigt, in welchem eine Metallverbindungsschicht in dem Kontaktloch und auf dem oberen Abschnitt einer isolierenden Schicht in Übereinstimmung mit der vorliegenden Erfindung aufgebracht wird;
  • Fig. 5 eine Ansicht ist, die den Status zeigt, in welchem eine erste Metallschicht auf dem oberen Abschnitt der Metallverbindungsschicht in Übereinstimmung mit der vorliegenden Erfindung aufgebracht wird;
  • Fig. 6 eine Ansicht ist, die den Status zeigt, in welchem eine zweite Metallschicht auf dem oberen Abschnitt der ersten Metallschicht in Übereinstimmung mit der vorliegenden Erfindung aufgebracht wird;
  • Fig. 7 eine Ansicht ist, die den Status zeigt, in welchem eine Antireflektionsschicht auf dem oberen Abschnitt der zweiten Metallschicht in Übereinstimmung mit der vorliegenden Erfindung aufgebracht wird;
  • Fig. 8 eine Ansicht ist, die den Status zeigt, in welchem die Metallschicht, die erste und die zweite Metallschicht und die Antireflektionsschicht geätzt werden, um ein Muster in Übereinstimmung mit der vorliegenden Erfindung zu bilden;
  • Fig. 9 ein Graph ist, welcher die kumulative Wahrscheinlichkeit eines Kontaktwiderstandes (Durchgangswiderstandes) gemäß den Typen von isolierenden Zwischenschichten in Übereinstimmung mit der vorliegenden Erfindung zeigt; und
  • Fig. 10a bis 10d Fotografien sind, die die Eigenschaften des Status zeigen, in welchem die erste und die zweite Metallschicht gemäß der isolierenden Zwischenschicht in Übereinstimmung mit der vorliegenden Erfindung vergraben sind.
  • Detaillierte Beschreibung der bevorzugten Ausführungsform
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung wird nunmehr mit Bezug auf die begleitenden Zeichnungen beschrieben.
  • Wie in der Fig. 1 dargestellt, werden eine untere leitende Schicht 10 und eine isolierende Zwischenschicht 12 kontinuierlich auf einen Wafer 1 mit einer vorbestimmten Substruktur abgeschieden, und es wird anschließend eine Fotolackschicht 14 auf der isolierenden Zwischenschicht 12 gebildet, so dass ein Abschnitt geöffnet werden kann, an welchem ein Kontaktloch gebildet werden soll.
  • Als isolierende Zwischenschicht 12 werden eine SOG(auf Glas aufgeschleudert, englisch "spin-on-glass")-Schicht, eine HSQ (Wasserstoffsilsesquioxane)-Schicht, eine HDP(hochdichtes Plasma)-Oxidschicht oder eine andere IMD-Schicht verwendet.
  • Wie in der Fig. 9 dargestellt, zeigt der Graph einen Durchgangskettenwiderstand, wenn die SOG-Schicht, die HSQ-Schicht oder die HDP- Oxidschicht als isolierende Zwischenschicht 12 verwendet werden. In diesem Graphen werden statistisch getestete Proben insgesamt als 100% angenommen. Im Falle der HSQ-Schicht weisen 100% der HSQ- Schichten einen niedrigen Widerstand auf. Auf der anderen Seite liegt ein breiter Bereich von Widerständen zwischen 1 Ω und 100 Ω im Falle der SOG-Schicht vor.
  • An diesem Punkt wird der Widerstand und seine Verteilung mehr oder weniger verbessert, wenn die Rückätzdicke der SOG-Schicht von 150 nm auf 220 nm angehoben wird.
  • Mit anderen Worten ist es im Falle der Verwendung der SOG-Schicht bevorzugt durch einen Rückätzprozess zu Ätzen, so dass sie eine verbleibende Dicke von 500~4000 Å aufweist.
  • Wie in der Fig. 2 dargestellt, wird die isolierende Zwischenschicht 12 unter Verwendung der Fotolackschicht 14 durch einen Kontaktmaskenätzprozess geätzt, und es wird dann die untere leitende Schicht 10 exponiert, wodurch ein Kontaktloch 16 gebildet wird.
  • Durch Gasabscheidung wird Feuchtigkeit, die sich in dem Kontaktloch 16 und in der Zwischenschicht 12 des Wafers befindet, entfernt.
  • Zu diesem Zeitpunkt wird auf der unteren leitenden Schicht 10, die der Bodenoberfläche des Kontaktloches 16 exponiert ist, ein natürliches Oxid kleiner Größe gebildet.
  • Wie in der Fig. 3 dargestellt ist, wird ein RF-Plasmaätzen ausgeführt, um das natürliche Oxid 18 zu entfernen.
  • Gemäß Fig. 4 wird eine Metallverbindungsschicht 20 auf den gesamten Oberflächen des Kontaktloches 16 und der isolierenden Zwischenschicht 12 auf dem Wafer 1 gebildet, so dass sie mit der unteren leitenden Schicht 10 verbunden werden können. Diese Metallverbindungsschicht 20 dient dazu, die Verbindungseigenschaften zu verbessern, so dass Metallverbindungen, die auf der isolierenden Zwischenschicht 12 und der unteren leitenden Schicht 10 angeordnet sind, die Verbindung einfach machen.
  • Als Metallverbindungsschicht werden Titan, eine Titanlegierung, eine Titannitridschicht oder eine Titan/Titannitridschicht verwendet. Die Metallverbindungsschicht 20 wird bis zu einer Stapeldicke von etwa 300~1000 Å gebildet, mit einer Gleichstromenergie von 5~20 KW bei einer Zuführmenge eines Inertgases von 10~200 sccm, bei einer Temperatur von 5~400°C und unter einem Druck von 20~100 mTorr.
  • Dann ist bevorzugt, dass die Gleichstromenergie 12 KW beträgt, dass als Inertgas Argon in einer Flussrate von 50~100 sccm zur Verfügung gestellt wird, dass die Temperatur bei 200~300°C liegt, und dass der Druck 40~60 mTorr beträgt.
  • Und wenn die Metallverbindungsschicht 20 beschichtet wird, beginnt die Temperatur einer ersten Kammer vorzugsweise bei einer Raumtemperatur.
  • Wie in der Fig. 5 dargestellt ist, wird der Wafer 1 mit einer resultierenden Struktur eines Stabes der Metallverbindungsschicht 20 in eine zweite Kammer verbracht, um eine erste Metallschicht 22 auf der Metallverbindungsschicht 20 bei einer vorbestimmten Temperatur und einem niedrigen Druck zu bilden.
  • Die erste Metallschicht 22 wird unter den folgenden Bedingungen abgeschieden: eine Abscheidedicke von 2500~3000 Å, eine Gleichstromenergie von 1~20 KW, Argon als verwendetes Inertgas mit einer Flussrate von 1~500 sccm, mit einer Temperatur von 10~400°C, bei einem Druck von 0.01~0.7 mTorr. Insbesondere liegt der Abscheidungsdruck vorzugsweise bei 0.01~0.5 mTorr.
  • Und wenn die erste Metallschicht 22 beschichtet wird, beginnt die Temperatur der zweiten Kammer bei der Raumtemperatur und die Temperatur des Wafers wird durch Plasma auf bis zu 200~300°C angehoben.
  • Anschließend kann nach dem Beschichten der ersten Metallschicht 22 der resultierende Wafer mit der ersten Metallschicht 22 auf Raumtemperatur abgekühlt werden, um eine erhöhte Temperatur abzusenken.
  • Wie in der Fig. 6 dargestellt ist, wird im Falle, dass der Wafer 1 mit einer resultierenden Struktur mit der ersten Metallschicht 22 in der gleichen Kammer (der zweiten Kammer), verbleibt wie er ist, eine zweite Metallschicht 24 auf der ersten Metallschicht 22 bei vorbestimmter Temperatur und Druck gebildet.
  • Zu diesem Zeitpunkt kann der gekühlte Wafer 1 auf eine Temperatur von 200~300°C für 10~300 Sekunden vor dem Abscheiden der zweiten Metallschicht vorgeheizt werden.
  • Die zweite Metallschicht 24 wird vorzugsweise unter den folgenden Bedingungen abgeschieden: eine Gleichstromenergie von 1~20 KW, Argon als Inertgas, welches mit einer Flussrate von 1~1000 sccm zugeführt wird, und eine Temperatur von 450~550°C.
  • Nach dem Bilden der zweiten Metallschicht 24 kann sie auf die Raumtemperatur abgekühlt werden. Wie in den Fig. 7 und 8 dargestellt ist, wird das resultierende Material zu einer vorbestimmten Kammer bewegt und es wird dann eine antireflektierende Schicht 26 auf dem Wafer 1 des resultierenden Materials aufgetragen, und es wird dann ein Muster 28 durch maskierendes Ätzen gebildet.
  • Fig. 10a bis 10d zeigen die vergrabenen Eigenschaften der ersten Metallschicht 22 und der zweiten Metallschicht 24 gemäß der isolierenden Zwischenschicht. Fig. 10a zeigt einen Fall der Verwendung einer HSQ- Schicht als isolierende Zwischenschicht 12. Fig. 10b zeigt einen Fall der Verwendung einer HDP-Oxidschicht als isolierende Zwischenschicht 12. Fig. 10c zeigt einen Fall der Verwendung einer SOG-Schicht als die isolierende Zwischenschicht 12 und der Ausführung eines 220 nm Rückätzprozesses. Fig. 10d zeigt einen Fall der Verwendung einer SOG-Schicht als die isolierende Zwischenschicht 12 und der Ausführung eines 150 nm Rückätzprozesses.
  • Im Vergleich zwischen der Fig. 10c und der Fig. 10d wird im Falle der Verwendung der SOG-Schicht der Eingrabungs- und Einebnungsprozess des Kontaktloches 16 weich ausgeführt, wenn der 220 nm Rückätzprozess ausgeführt wird.
  • Wie oben beschrieben, wird in dem Verfahren zur Bildung einer Metallschicht eines Halbleiterelementes demnach ein natürliches Restoxid von einem Kontaktloch durch RF-Plasmaätzen entfernt, eine Metallverbindungsschicht auf dieses Kontaktloch aufgebracht, um die Verbindung mit einer isolierenden Zwischenschicht zu verbessern, eine erste Metallschicht in diesem Kontaktloch mit einer vorbestimmten Dicke und unter einem niedrigen Druck aufgebracht, um die Stufenabdeckung zu verbessern, und dann eine zweite Metallschicht bis zu einer vorbestimmten Dicke aufgebracht, um dadurch die Metallschicht einzuebnen. Daher wird die Stufenabdeckung der Bodenoberfläche und der Seitenwände des Kontaktloches verbessert, wodurch durch die Trennung von Metallleitungen eines Halbleiterelementes verursachte Defekte vermieden werden und der ökonomische Effekt verbessert wird.

Claims (23)

1. Verfahren zum Bilden einer Metallschicht eines Halbleiterelementes, mit den Schritten:
eine untere leitende Schicht und eine isolierende Zwischenschicht wird kontinuierlich auf einem eine vorbestimmte Substruktur aufweisenden Wafer gebildet;
ein Kontaktloch wird durch Ätzen eines vorbestimmten Abschnittes der isolierenden Zwischenschicht gebildet, wodurch die untere leitende Schicht exponiert wird;
in dem Kontaktloch und in der isolierenden Zwischenschicht des Wafers enthaltene Feuchtigkeit wird durch Entgasen entfernt;
eine Metallverbindungsschicht wird auf einer Gesamtoberfläche des Kontaktloches und der isolierenden Zwischenschicht gebildet, wodurch eine Verbindung mit der unteren leitenden Schicht entsteht;
eine erste Metallschicht wird auf der Metallverbindungsschicht gebildet;
eine zweite Metallschicht wird auf der ersten Metallschicht gebildet; und
ein Muster wird durch maskierendes Ätzen nach dem Beschichten einer Antireflektionsschicht auf der zweiten Metallschicht gebildet.
2. Verfahren nach Anspruch 1, wobei die isolierende Zwischenschicht mit einem Material gebildet wird, welches aus der Gruppe ausgewählt wird, die aus einer SOG- Schicht, einer HSQ-Schicht und einer HDP-Schicht besteht.
3. Verfahren nach Anspruch 2, wobei die SOG-Schicht durch einen Rückätzprozess geätzt wird, wobei sie eine verbleibende Dicke von 500~4000 Å aufweist.
4. Verfahren nach Anspruch 1, wobei das Verfahren weiterhin einen Schritt des Ausführens von Ätzen aufweist, wodurch ein verbleibendes natürliches Oxid von der unteren leitenden Schicht entfernt wird, welche nach dem Entgasen der Bodenoberfläche des Kontaktloches exponiert ist.
5. Verfahren nach Anspruch 4, wobei das natürliche Oxid durch RF-Plasmaätzen entfernt wird.
6. Verfahren nach Anspruch 1, wobei die Metallverbindungsschicht mit einem Material gebildet wird, welches aus der Gruppe ausgewählt wird, die aus Titan, einer Titanlegierung, einer Titannitridschicht und einer Titan/Titannitridschicht besteht.
7. Verfahren nach einem Ansprüche 1 oder 6, wobei die Metallverbindungsschicht bis zu einer Dicke von 300~1000 Å gebildet wird, mit einer Gleichstromenergie von 5~20 KW, bei einer Zuführmenge eines Inertgases von 10~200 sccm, bei einer Temperatur von 5~400°C und unter einem Druck von 20~100 mTorr.
8. Verfahren nach Anspruch 7, wobei die Metallverbindungsschicht mit einer Gleichstromenergie von 12 KW, bei einer Zuführmenge eines Inertgases von 50~100 sccm, bei einer Temperatur von 200~300°C und unter einem Druck von 40~60 mTorr gebildet wird.
9. Verfahren nach Anspruch 1, wobei die Metallverbindungsschicht bei einer Temperatur gebildet wird, welche bei Raumtemperatur beginnt.
10. Verfahren nach Anspruch 1, wobei die erste Metallschicht und die zweite Metallschicht mit Aluminium oder einer Aluminiumlegierung gebildet werden.
11. Verfahren nach Anspruch 1, wobei die erste Metallschicht bis zu einer Dicke von 2500~3000 Å abgeschieden wird.
12. Verfahren nach einem der Ansprüche 1 oder 11, wobei die erste Metallschicht mit einer Gleichstromenergie von 1~20 KW, bei einer Zuführmenge eines Inertgases von 1~500 sccm, und bei einer Temperatur von 10~400°C gebildet wird.
13. Verfahren nach Anspruch 12, wobei das Inertgas Argon ist.
14. Verfahren nach einem der Ansprüche 1 oder 12, wobei die erste Metallschicht unter einem Druck von 0.01~0.7 mTorr abgeschieden wird.
15. Verfahren nach Anspruch 14, wobei der Druck 0.01~0.5 mTorr beträgt.
16. Verfahren nach einem der Ansprüche 1 oder 12, wobei die erste Metallschicht bei einer Temperatur abgeschieden wird, die bei einer Raumtemperatur beginnt.
17. Verfahren nach Anspruch 1, wobei das Verfahren weiterhin einen Schritt des Kühlens des Wafers bei einer Raumtemperatur nach dem Bilden der ersten Metallschicht aufweist.
18. Verfahren nach Anspruch 1, wobei das Verfahren weiterhin einen Schritt des Vorheizens des Wafers bei einer Temperatur von 200~300°C für 10~300 Sekunden vor dem Bilden der zweiten Metallschicht aufweist.
19. Verfahren nach Anspruch 1, wobei die zweite Metallschicht mit einer Gleichstromenergie von 1~20 KW und bei einer Zuführmenge eines Inertgases von 1~1000 sccm abgeschieden wird.
20. Verfahren nach Anspruch 19, wobei das Inertgas Argon ist.
21. Verfahren nach einem der Ansprüche 1 oder 19, wobei die zweite Metallschicht bei einer Abscheidetemperatur von 450~550°C abgeschieden wird.
22. Verfahren nach Anspruch 1, wobei das Verfahren weiterhin einen Schritt des Kühlens der zweiten Metallschicht bei einer Raumtemperatur nach dem Bilden der zweiten Metallschicht aufweist.
23. Verfahren nach Anspruch 1, wobei die antireflektierende Schicht aus einer Titan/Titan-Nitrid- Schicht gebildet wird.
DE10223482A 2001-05-23 2002-05-22 Verfahren zum Bilden einer Metallschicht eines Halbleiterelementes Ceased DE10223482A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0028492A KR100433846B1 (ko) 2001-05-23 2001-05-23 반도체장치의 금속도전막 형성방법

Publications (1)

Publication Number Publication Date
DE10223482A1 true DE10223482A1 (de) 2003-05-15

Family

ID=19709850

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10223482A Ceased DE10223482A1 (de) 2001-05-23 2002-05-22 Verfahren zum Bilden einer Metallschicht eines Halbleiterelementes

Country Status (5)

Country Link
US (1) US6780777B2 (de)
JP (1) JP2003031658A (de)
KR (1) KR100433846B1 (de)
DE (1) DE10223482A1 (de)
TW (1) TW543144B (de)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672724B1 (ko) * 2005-07-04 2007-01-24 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
KR100650632B1 (ko) * 2005-11-10 2006-11-27 삼성전자주식회사 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조방법
US9330939B2 (en) 2012-03-28 2016-05-03 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
TWI720422B (zh) 2013-09-27 2021-03-01 美商應用材料股份有限公司 實現無縫鈷間隙填充之方法
CN104253087B (zh) * 2014-04-18 2019-06-11 上海华虹宏力半导体制造有限公司 铝金属工艺接触孔的填充方法
CN104589291B (zh) * 2015-01-19 2017-01-11 中铁宝桥集团有限公司 高锰钢辙叉试装调节装置及调节方法
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
CN111095513B (zh) 2017-08-18 2023-10-31 应用材料公司 高压高温退火腔室
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
CN117936417A (zh) 2017-11-11 2024-04-26 微材料有限责任公司 用于高压处理腔室的气体输送系统
WO2019099255A2 (en) 2017-11-17 2019-05-23 Applied Materials, Inc. Condenser system for high pressure processing system
WO2019173006A1 (en) 2018-03-09 2019-09-12 Applied Materials, Inc. High pressure annealing process for metal containing materials
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film
JP2022129872A (ja) 2021-02-25 2022-09-06 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0467622A (ja) * 1990-07-09 1992-03-03 Fujitsu Ltd 半導体装置の製造方法
KR930005238B1 (ko) 1990-10-25 1993-06-16 현대전자산업 주식회사 금속박막의 평탄화 형성방법
US5480748A (en) * 1992-10-21 1996-01-02 International Business Machines Corporation Protection of aluminum metallization against chemical attack during photoresist development
US5962923A (en) * 1995-08-07 1999-10-05 Applied Materials, Inc. Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches
US5665657A (en) * 1995-09-18 1997-09-09 Taiwan Semiconductor Manufacturing Company, Ltd Spin-on-glass partial etchback planarization process
JPH09102541A (ja) * 1995-10-05 1997-04-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR0166841B1 (ko) * 1995-12-18 1999-02-01 문정환 금속배선 형성방법
US5677238A (en) * 1996-04-29 1997-10-14 Chartered Semiconductor Manufacturing Pte Ltd Semiconductor contact metallization
KR100421281B1 (ko) * 1996-10-02 2004-05-10 주식회사 하이닉스반도체 반도체소자의금속배선제조방법
KR100207523B1 (ko) * 1996-11-20 1999-07-15 윤종용 금속배선층 형성방법
KR19990005816A (ko) * 1997-06-30 1999-01-25 김영환 반도체장치의 콘택형성방법
TW408359B (en) * 1997-08-29 2000-10-11 Seiko Epson Corp Semiconductor device and manufacture thereof

Also Published As

Publication number Publication date
US6780777B2 (en) 2004-08-24
JP2003031658A (ja) 2003-01-31
KR20020089715A (ko) 2002-11-30
US20020175140A1 (en) 2002-11-28
TW543144B (en) 2003-07-21
KR100433846B1 (ko) 2004-06-04

Similar Documents

Publication Publication Date Title
DE60038423T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE69836114T2 (de) Kupferverdrahtung mit verbessertem Elektromigrationswiderstand und reduzierter Defektempfindlichkeit
DE4234666C2 (de) Verbindungsstruktur und Herstellungsverfahren dafür
DE10223482A1 (de) Verfahren zum Bilden einer Metallschicht eines Halbleiterelementes
DE69529775T2 (de) Verfahren zur Herstellung einer Damaszenstruktur mit einer WGe Polierstoppschicht
DE102008016424B4 (de) Verfahren mit einem Bilden einer Kontaktloshöffnung und eines Grabens in einer dielektrischen Schicht mit kleinem ε
DE3851163T2 (de) Kontakt in einer Bohrung in einem Halbleiter und Verfahren zu seiner Herstellung.
DE102005052052B4 (de) Ätzstoppschicht für Metallisierungsschicht mit verbesserter Haftung, Ätzselektivität und Dichtigkeit und Verfahren zur Herstellung eines dielektrischen Schichtstapels
DE69319963T2 (de) Kontaktlöcherstruktur für eine Halbleiter-Schaltung und Herstellungsverfahren
DE19834917A1 (de) Verfahren zum Bilden von selbstausrichtenden Durchgängen in integrierten Schaltungen mit mehreren Metallebenen
DE102007046846A1 (de) Seitenwandschutzschicht
DE102004037089A1 (de) Technik zur Herstellung einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfermetallisierungsschicht
DE102004042169B4 (de) Technik zur Erhöhung des Füllvermögens in einem elektrochemischen Abscheideprozess durch Verrundung der Kanten und Gräben
DE102012207116A1 (de) Mehrschichtverbindungsstrukturen und Verfahren für integrierte Schaltungen
DE102017208466B4 (de) Verfahren zum Bilden einer niederohmschen Edelmetallzwischenverbindung
DE10244570B4 (de) Liner-Schicht mit geringer Stufenüberdeckung zur Verbesserung des Kontaktwiderstands bei W-Kontakten
DE19629886A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE69327600T2 (de) Herstellungsverfahren von Submikronkontakten
DE102011002769A1 (de) Hybridkontaktstruktur mit Kontakten mit kleinem Aspektverhältnis in einem Halbleiterbauelement
DE10104204A1 (de) Halbleiter-Vorrichtung und Verfahren zur Herstellung derselben
DE112019003120T5 (de) Dünnfilmwiderstand in einer integrierten schaltung und herstellungsverfahren dafür
DE4139462C2 (de) Verfahren zur Verbindung von Schichten in einer Halbleitervorrichtung
DE102018107387A1 (de) Metallisolatormetallkondensatorstruktur mit hoher Kapazität
DE102008060077A1 (de) Verfahren zur Herstellung einer integrierten Schaltung
DE19840988A1 (de) Verfahren zum Herstellen einer Kontaktstruktur

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
OR8 Request for search as to paragraph 43 lit. 1 sentence 1 patent law
8105 Search report available
8127 New person/name/address of the applicant

Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR

8127 New person/name/address of the applicant

Owner name: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR

R011 All appeals rejected, refused or otherwise settled
R003 Refusal decision now final

Effective date: 20121130