JPH09102541A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09102541A JPH09102541A JP7258523A JP25852395A JPH09102541A JP H09102541 A JPH09102541 A JP H09102541A JP 7258523 A JP7258523 A JP 7258523A JP 25852395 A JP25852395 A JP 25852395A JP H09102541 A JPH09102541 A JP H09102541A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 121
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 230000004888 barrier function Effects 0.000 claims abstract description 47
- 238000004544 sputter deposition Methods 0.000 claims description 72
- 239000000758 substrate Substances 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 36
- 239000002245 particle Substances 0.000 claims description 16
- 238000009792 diffusion process Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 238000003825 pressing Methods 0.000 claims description 10
- 238000005477 sputtering target Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 abstract description 42
- 238000009413 insulation Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 343
- 238000001312 dry etching Methods 0.000 description 27
- 238000001039 wet etching Methods 0.000 description 23
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 229910052814 silicon oxide Inorganic materials 0.000 description 18
- 229910052802 copper Inorganic materials 0.000 description 17
- 230000000694 effects Effects 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 239000007789 gas Substances 0.000 description 12
- 239000002994 raw material Substances 0.000 description 12
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 10
- 238000007740 vapor deposition Methods 0.000 description 10
- 229910000881 Cu alloy Inorganic materials 0.000 description 9
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 9
- 238000000137 annealing Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 9
- 229910000077 silane Inorganic materials 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 229910008599 TiW Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000011261 inert gas Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 5
- 229910001868 water Inorganic materials 0.000 description 5
- 238000007872 degassing Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000000992 sputter etching Methods 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- UCKMPCXJQFINFW-UHFFFAOYSA-N Sulphide Chemical compound [S-2] UCKMPCXJQFINFW-UHFFFAOYSA-N 0.000 description 3
- 229910003074 TiCl4 Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 229910052749 magnesium Inorganic materials 0.000 description 3
- 229910052748 manganese Inorganic materials 0.000 description 3
- 150000001247 metal acetylides Chemical class 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052758 niobium Inorganic materials 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 3
- 150000003568 thioethers Chemical class 0.000 description 3
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L23/5226—Via connections in a multilevel interconnection structure
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】
【課題】 第１の導電層と絶縁層を挟んでその上層に位
置する第２の導電層の電気的な接続のために、上記絶縁
層に形成された接続孔への第２の導電層の埋め込み特性
を向上した半導体装置およびその製造方法を得る。 【解決手段】 半導体素子１の上部に第１の導電体２を
形成し、この第１の導電体２上に絶縁層３を形成し、こ
の絶縁層３に開口角θが８５〜１００゜となる接続孔４
を形成し、絶縁層３上及び接続孔４の底部４ｂ上にバリ
ア層５を形成し、スパッタ法で形成される第２の導電層
６により接続孔４内部に空間を残してその空間の上部を
塞ぎ、その後、高温高圧の印加により接続孔４へ第２の
導電層６を埋め込み、この第２の導電層６上に反射防止
膜９を形成する。
置する第２の導電層の電気的な接続のために、上記絶縁
層に形成された接続孔への第２の導電層の埋め込み特性
を向上した半導体装置およびその製造方法を得る。 【解決手段】 半導体素子１の上部に第１の導電体２を
形成し、この第１の導電体２上に絶縁層３を形成し、こ
の絶縁層３に開口角θが８５〜１００゜となる接続孔４
を形成し、絶縁層３上及び接続孔４の底部４ｂ上にバリ
ア層５を形成し、スパッタ法で形成される第２の導電層
６により接続孔４内部に空間を残してその空間の上部を
塞ぎ、その後、高温高圧の印加により接続孔４へ第２の
導電層６を埋め込み、この第２の導電層６上に反射防止
膜９を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に係わり、特に、第１の導電層と絶縁層を挟
んでその上層に位置する第２の導電層との電気的な接続
のために、当該第２の導電層が内部に埋め込まれる接続
孔の構造、及び、その埋め込まれる第２の導電層の形成
に用いるスパッタ法に関するものである。
の製造方法に係わり、特に、第１の導電層と絶縁層を挟
んでその上層に位置する第２の導電層との電気的な接続
のために、当該第２の導電層が内部に埋め込まれる接続
孔の構造、及び、その埋め込まれる第２の導電層の形成
に用いるスパッタ法に関するものである。
【０００２】
【従来の技術】近年、半導体素子の微細化に伴い、半導
体基板の一主面に形成された導電性を有する拡散層叉は
半導体素子の上部に形成された金属膜等からなる第１の
導電層と、絶縁層を挟んでその上層に位置する金属膜等
からなる第２の導電層との電気的な接続のために、絶縁
層に形成された接続孔においてもそのサイズが微細化さ
れてきている。
体基板の一主面に形成された導電性を有する拡散層叉は
半導体素子の上部に形成された金属膜等からなる第１の
導電層と、絶縁層を挟んでその上層に位置する金属膜等
からなる第２の導電層との電気的な接続のために、絶縁
層に形成された接続孔においてもそのサイズが微細化さ
れてきている。
【０００３】これら接続孔の微細化に伴い、接続孔のア
スペクト比（接続孔の径に対する高さの比）が大きくな
るため、スパッタ法で形成した第２の導電層により、接
続孔内部に空間を残した状態でその空間の上部を塞いだ
後、高温高圧の雰囲気に保持することにより上記接続孔
へ第２の導電層を埋め込むことで、第１の導電層と第２
の導電層の電気的接続を行うことが検討されてきてい
る。
スペクト比（接続孔の径に対する高さの比）が大きくな
るため、スパッタ法で形成した第２の導電層により、接
続孔内部に空間を残した状態でその空間の上部を塞いだ
後、高温高圧の雰囲気に保持することにより上記接続孔
へ第２の導電層を埋め込むことで、第１の導電層と第２
の導電層の電気的接続を行うことが検討されてきてい
る。
【０００４】上記のような、スパッタ法で形成した第２
の導電層により、接続孔内部に空間を残した状態でその
空間の上部を塞いだ後、高温高圧の雰囲気に保持するこ
とにより上記接続孔へ第２の導電層を埋め込むことで、
半導体素子の上部に形成された第１の導電層と第２の導
電層との電気的接続を行う半導体装置について、その製
造方法、例えば特表平７−５０３１０６号公報に示され
た方法、について図３５ないし図３８に従って説明す
る。
の導電層により、接続孔内部に空間を残した状態でその
空間の上部を塞いだ後、高温高圧の雰囲気に保持するこ
とにより上記接続孔へ第２の導電層を埋め込むことで、
半導体素子の上部に形成された第１の導電層と第２の導
電層との電気的接続を行う半導体装置について、その製
造方法、例えば特表平７−５０３１０６号公報に示され
た方法、について図３５ないし図３８に従って説明す
る。
【０００５】まず、図３５に示すように、半導体素子１
の上部に第１の導電層２を形成し、その上に絶縁層３を
形成し、この絶縁層３に接続孔４を形成する。次に、図
３６に示すように、スパッタ法により上記絶縁層３上お
よび接続孔４内部に第２の導電層６を蒸着する。この
時、図に示されるように、接続孔４の側壁４ａおよび底
面４ｂに蒸着される第２の導電層６の厚さは、絶縁層３
の表面を覆う第２の導電層６の厚さに対して薄くなる。
の上部に第１の導電層２を形成し、その上に絶縁層３を
形成し、この絶縁層３に接続孔４を形成する。次に、図
３６に示すように、スパッタ法により上記絶縁層３上お
よび接続孔４内部に第２の導電層６を蒸着する。この
時、図に示されるように、接続孔４の側壁４ａおよび底
面４ｂに蒸着される第２の導電層６の厚さは、絶縁層３
の表面を覆う第２の導電層６の厚さに対して薄くなる。
【０００６】更に、スパッタ法により第２の導電層６の
蒸着を続けると、図３７に示すように、接続孔４の内部
に空間８を残した状態で、接続孔４上の第２導電層６の
間隙７が塞がる。次に、高圧の雰囲気に保持することに
より、図３８に示されるようになるまで接続孔４へ第２
の導電層６を埋め込む。
蒸着を続けると、図３７に示すように、接続孔４の内部
に空間８を残した状態で、接続孔４上の第２導電層６の
間隙７が塞がる。次に、高圧の雰囲気に保持することに
より、図３８に示されるようになるまで接続孔４へ第２
の導電層６を埋め込む。
【０００７】上記ように製造された半導体装置において
は、スパッタ法で形成した第２の導電層６により接続孔
４内部に空間８を残してその空間８の上部を塞いだ後、
高温高圧の印加により上記接続孔４へ第２の導電層６を
埋め込んでいるので、接続孔４を介して第１の導電層２
と第２の導電層６の電気的接続が可能となる。
は、スパッタ法で形成した第２の導電層６により接続孔
４内部に空間８を残してその空間８の上部を塞いだ後、
高温高圧の印加により上記接続孔４へ第２の導電層６を
埋め込んでいるので、接続孔４を介して第１の導電層２
と第２の導電層６の電気的接続が可能となる。
【０００８】
【発明が解決しようとする課題】しかるに、このように
構成された半導体装置においては、その製造時に、スパ
ッタ法で形成した第２の導電層６により接続孔４内部に
空間８を残してその空間８の上部を塞いだ後、高温高圧
の印加により上記接続孔４へ第２の導電層６を埋め込む
工程において、第２の導電層６の厚みを当該接続孔４の
径の２倍近くにする必要があり、また、その閉塞に長時
間を要した。また、接続孔４への第２の導伝層６の良好
な埋め込み特性が得られず、そのため、安定な電気特性
や信頼性を得ることが難しかった。
構成された半導体装置においては、その製造時に、スパ
ッタ法で形成した第２の導電層６により接続孔４内部に
空間８を残してその空間８の上部を塞いだ後、高温高圧
の印加により上記接続孔４へ第２の導電層６を埋め込む
工程において、第２の導電層６の厚みを当該接続孔４の
径の２倍近くにする必要があり、また、その閉塞に長時
間を要した。また、接続孔４への第２の導伝層６の良好
な埋め込み特性が得られず、そのため、安定な電気特性
や信頼性を得ることが難しかった。
【０００９】この発明は上記した点に鑑みてなされたも
のであり、第１の導電層と絶縁層を挟んでその上層に位
置する第２の導電層の電気的な接続のために、上記絶縁
層に形成された接続孔への第２の導電層の埋め込み特性
を向上した半導体装置およびその製造方法を得ることを
目的とするものである。
のであり、第１の導電層と絶縁層を挟んでその上層に位
置する第２の導電層の電気的な接続のために、上記絶縁
層に形成された接続孔への第２の導電層の埋め込み特性
を向上した半導体装置およびその製造方法を得ることを
目的とするものである。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体素子の上部叉は半導体基板の一主面に形成
された第１の導電層と、この第１の導電層上に形成さ
れ、径が底部以外の部分で最小となる接続孔が形成され
た絶縁層と、この絶縁層の上に形成された第２の導電層
とを設けたものである。
置は、半導体素子の上部叉は半導体基板の一主面に形成
された第１の導電層と、この第１の導電層上に形成さ
れ、径が底部以外の部分で最小となる接続孔が形成され
た絶縁層と、この絶縁層の上に形成された第２の導電層
とを設けたものである。
【００１１】また、半導体素子の上部叉は半導体基板の
一主面に形成された第１の導電層と、この第１の導電層
上に形成され、側壁に凸部を有する接続孔が形成された
絶縁層と、この絶縁層の上に形成された第２の導電層と
を設けたものである。
一主面に形成された第１の導電層と、この第１の導電層
上に形成され、側壁に凸部を有する接続孔が形成された
絶縁層と、この絶縁層の上に形成された第２の導電層と
を設けたものである。
【００１２】この発明に係る半導体装置の製造方法は、
半導体素子の上部叉は半導体基板の一主面に第１の導電
層を形成する工程と、上記第１の導電層上に絶縁層を形
成する工程と、上記絶縁層に接続孔を形成する工程と、
スパッタ法により上記絶縁層上に第２の導電層を形成す
る工程と、上記第２の導電層に圧力を加えることによ
り、上記接続孔に第２の導電層を埋め込む工程とを含
み、上記接続孔は、上記第２の導電層がその接続孔内部
に空間を残してその空間の上部を覆うことが可能な形状
に形成することを特徴とするものである。
半導体素子の上部叉は半導体基板の一主面に第１の導電
層を形成する工程と、上記第１の導電層上に絶縁層を形
成する工程と、上記絶縁層に接続孔を形成する工程と、
スパッタ法により上記絶縁層上に第２の導電層を形成す
る工程と、上記第２の導電層に圧力を加えることによ
り、上記接続孔に第２の導電層を埋め込む工程とを含
み、上記接続孔は、上記第２の導電層がその接続孔内部
に空間を残してその空間の上部を覆うことが可能な形状
に形成することを特徴とするものである。
【００１３】また、半導体素子の上部叉は半導体基板の
一主面に第１の導電層を形成する工程と、上記第１の導
電層上に絶縁層を形成する工程と、上記絶縁層に開口角
が８５〜１００゜となる接続孔を形成する工程と、スパ
ッタ法により上記絶縁層上に第２の導電層を形成する工
程と、上記第２の導電層に圧力を加えることにより、上
記接続孔に第２の導電層を埋め込む工程とを具備するも
のである。
一主面に第１の導電層を形成する工程と、上記第１の導
電層上に絶縁層を形成する工程と、上記絶縁層に開口角
が８５〜１００゜となる接続孔を形成する工程と、スパ
ッタ法により上記絶縁層上に第２の導電層を形成する工
程と、上記第２の導電層に圧力を加えることにより、上
記接続孔に第２の導電層を埋め込む工程とを具備するも
のである。
【００１４】また、半導体素子の上部叉は半導体基板の
一主面に第１の導電層を形成する工程と、上記第１の導
電層上に絶縁層を形成する工程と、側壁が凸部を有する
ように、上記絶縁層に接続孔を形成する工程と、スパッ
タ法により上記絶縁層上に第２の導電層を形成する工程
と、上記第２の導電層に圧力を加えることにより、上記
接続孔に第２の導電層を埋め込む工程とを具備するもの
である。
一主面に第１の導電層を形成する工程と、上記第１の導
電層上に絶縁層を形成する工程と、側壁が凸部を有する
ように、上記絶縁層に接続孔を形成する工程と、スパッ
タ法により上記絶縁層上に第２の導電層を形成する工程
と、上記第２の導電層に圧力を加えることにより、上記
接続孔に第２の導電層を埋め込む工程とを具備するもの
である。
【００１５】また、半導体素子の上部叉は半導体基板の
一主面に第１の導電層を形成する工程と、上記第１の導
電層上に絶縁層を形成する工程と、上記絶縁層に接続孔
を形成する工程と、上記絶縁層表面に対し垂直以外の入
射角度を有するスパッタ粒子の割合が高くなるようなス
パッタ法により、上記絶縁層上に第２の導電層を形成す
る工程と、上記第２の導電層に圧力を加えることによ
り、上記接続孔を第２の導電層で埋め込む工程とを具備
するものである。
一主面に第１の導電層を形成する工程と、上記第１の導
電層上に絶縁層を形成する工程と、上記絶縁層に接続孔
を形成する工程と、上記絶縁層表面に対し垂直以外の入
射角度を有するスパッタ粒子の割合が高くなるようなス
パッタ法により、上記絶縁層上に第２の導電層を形成す
る工程と、上記第２の導電層に圧力を加えることによ
り、上記接続孔を第２の導電層で埋め込む工程とを具備
するものである。
【００１６】また、半導体素子の上部叉は半導体基板の
一主面に第１の導電層を形成する工程と、上記第１の導
電層上に絶縁層を形成する工程と、上記絶縁層に接続孔
を形成する工程と、スパッタターゲットの表面と上記絶
縁層の表面の間隔を１０〜５０ｍｍとするスパッタ法に
より上記絶縁層上に第２の導電層を形成する工程と、上
記第２の導電層に圧力を加えることにより、上記接続孔
を第２の導電層で埋め込む工程とを具備するものであ
る。
一主面に第１の導電層を形成する工程と、上記第１の導
電層上に絶縁層を形成する工程と、上記絶縁層に接続孔
を形成する工程と、スパッタターゲットの表面と上記絶
縁層の表面の間隔を１０〜５０ｍｍとするスパッタ法に
より上記絶縁層上に第２の導電層を形成する工程と、上
記第２の導電層に圧力を加えることにより、上記接続孔
を第２の導電層で埋め込む工程とを具備するものであ
る。
【００１７】また、半導体素子の上部叉は半導体基板の
一主面に第１の導電層を形成する工程と、上記第１の導
電層上に絶縁層を形成する工程と、上記絶縁層に接続孔
を形成する工程と、圧力を１０〜１００ｍＴｏｒｒとす
るスパッタ法により上記絶縁層上に第２の導電層を形成
する工程と、上記第２の導電層に圧力を加えることによ
り、上記接続孔を第２の導電層で埋め込む工程とを具備
するものである。
一主面に第１の導電層を形成する工程と、上記第１の導
電層上に絶縁層を形成する工程と、上記絶縁層に接続孔
を形成する工程と、圧力を１０〜１００ｍＴｏｒｒとす
るスパッタ法により上記絶縁層上に第２の導電層を形成
する工程と、上記第２の導電層に圧力を加えることによ
り、上記接続孔を第２の導電層で埋め込む工程とを具備
するものである。
【００１８】また、半導体素子の上部叉は半導体基板の
一主面に第１の導電層を形成する工程と、上記第１の導
電層上に絶縁層を形成する工程と、上記絶縁層に接続孔
を形成する工程と、スパッタターゲットの表面を｛１１
０｝面とするスパッタ法により上記絶縁層上に第２の導
電層を形成する工程と、上記第２の導電層に圧力を加え
ることにより、上記接続孔を第２の導電層で埋め込む工
程とを具備するものである。
一主面に第１の導電層を形成する工程と、上記第１の導
電層上に絶縁層を形成する工程と、上記絶縁層に接続孔
を形成する工程と、スパッタターゲットの表面を｛１１
０｝面とするスパッタ法により上記絶縁層上に第２の導
電層を形成する工程と、上記第２の導電層に圧力を加え
ることにより、上記接続孔を第２の導電層で埋め込む工
程とを具備するものである。
【００１９】
実施の形態１．以下に、この発明の実施の形態１につい
て図１ないし図１０に基づいて説明する。図１はこの発
明の実施の形態１を示す要部断面図であり、図１におい
て、１は半導体素子であり、例えばシリコン基板からな
る半導体基板の一主面に形成された導伝性を示す不純物
拡散層及びその上層のシリコン酸化膜からなる絶縁層な
どを含む。２はこの半導体素子１の上部に形成される第
１の導電体であり、例えばＡｌ−０．５ｗｔ％Ｃｕ合金
からなる配線層である。３は上記第１の導電体２上に形
成され、開口角θが８５〜１００゜である接続孔４が形
成されている絶縁層であり、例えば、ＴＥＯＳあるいは
シランを原材料としたプラズマＣＶＤ若しくは常圧ＣＶ
Ｄ等の方法により形成したシリコン酸化膜と有機ＳＯＧ
あるいは無機ＳＯＧの組み合わせからなる層間絶縁膜か
らなる。
て図１ないし図１０に基づいて説明する。図１はこの発
明の実施の形態１を示す要部断面図であり、図１におい
て、１は半導体素子であり、例えばシリコン基板からな
る半導体基板の一主面に形成された導伝性を示す不純物
拡散層及びその上層のシリコン酸化膜からなる絶縁層な
どを含む。２はこの半導体素子１の上部に形成される第
１の導電体であり、例えばＡｌ−０．５ｗｔ％Ｃｕ合金
からなる配線層である。３は上記第１の導電体２上に形
成され、開口角θが８５〜１００゜である接続孔４が形
成されている絶縁層であり、例えば、ＴＥＯＳあるいは
シランを原材料としたプラズマＣＶＤ若しくは常圧ＣＶ
Ｄ等の方法により形成したシリコン酸化膜と有機ＳＯＧ
あるいは無機ＳＯＧの組み合わせからなる層間絶縁膜か
らなる。
【００２０】５は接続孔４の底部４ｂに位置する第１の
導電体２上、及び、絶縁層３上に形成されたバリア層で
あり、例えばスパッタ法により形成されたＴｉＮ／Ｔ
ｉ：３０００〜５００Å／３００〜３０Å、あるいはＴ
ｉ／ＴｉＮ／Ｔｉ：３００〜３０Å／３０００〜５００
Å／３００〜３０Å、あるいはＴｉ：３００〜３０Åか
らなるバリアメタル層である。６は接続孔４の内部に埋
め込まれ、バリア層５を介して第１の導電層２に電気的
に接続される第２の導電体であり、例えばＡｌ−０．５
ｗｔ％Ｃｕ合金からなる配線層である。９は第２の導電
体６上に形成されている反射防止膜であり、例えばスパ
ッタ法により形成されたＴｉＮ：２００〜６００Åから
なるものである。
導電体２上、及び、絶縁層３上に形成されたバリア層で
あり、例えばスパッタ法により形成されたＴｉＮ／Ｔ
ｉ：３０００〜５００Å／３００〜３０Å、あるいはＴ
ｉ／ＴｉＮ／Ｔｉ：３００〜３０Å／３０００〜５００
Å／３００〜３０Å、あるいはＴｉ：３００〜３０Åか
らなるバリアメタル層である。６は接続孔４の内部に埋
め込まれ、バリア層５を介して第１の導電層２に電気的
に接続される第２の導電体であり、例えばＡｌ−０．５
ｗｔ％Ｃｕ合金からなる配線層である。９は第２の導電
体６上に形成されている反射防止膜であり、例えばスパ
ッタ法により形成されたＴｉＮ：２００〜６００Åから
なるものである。
【００２１】つぎに、このように構成された半導体装置
の製造方法について図２ないし図１０を用いて説明す
る。図２ないし図１０は本実施の形態１を示す半導体装
置を工程順に示したものである。まず図２に示されるよ
うに、シリコン基板からなる半導体基板の一主面に形成
された導伝性を示す不純物拡散層及びその上層のシリコ
ン酸化膜からなる絶縁層などからなる半導体素子１の上
部に、第１の導電層２であり、例えばＡｌ−０．５ｗｔ
％Ｃｕ合金からなる配線層をスパッタ法により形成す
る。
の製造方法について図２ないし図１０を用いて説明す
る。図２ないし図１０は本実施の形態１を示す半導体装
置を工程順に示したものである。まず図２に示されるよ
うに、シリコン基板からなる半導体基板の一主面に形成
された導伝性を示す不純物拡散層及びその上層のシリコ
ン酸化膜からなる絶縁層などからなる半導体素子１の上
部に、第１の導電層２であり、例えばＡｌ−０．５ｗｔ
％Ｃｕ合金からなる配線層をスパッタ法により形成す
る。
【００２２】次に図３に示すように、第１の導電層２上
に、絶縁層３であり、例えばＴＥＯＳあるいはシランを
原材料としたプラズマＣＶＤ若しくは常圧ＣＶＤ等の方
法により形成したシリコン酸化膜と有機ＳＯＧあるいは
無機ＳＯＧの組み合わせからなる層間絶縁層を形成す
る。次に図４に示すように、上記絶縁層３に、開口角θ
が８５〜１００゜である接続孔４を写真製版技術を用
い、例えばＲＩＥ等のエッチング法を利用して形成す
る。
に、絶縁層３であり、例えばＴＥＯＳあるいはシランを
原材料としたプラズマＣＶＤ若しくは常圧ＣＶＤ等の方
法により形成したシリコン酸化膜と有機ＳＯＧあるいは
無機ＳＯＧの組み合わせからなる層間絶縁層を形成す
る。次に図４に示すように、上記絶縁層３に、開口角θ
が８５〜１００゜である接続孔４を写真製版技術を用
い、例えばＲＩＥ等のエッチング法を利用して形成す
る。
【００２３】次に、上記接続孔４の形成後、上記製造中
の半導体装置の表面に吸着している水、窒素、水素ある
いはその他の有機物等を加熱除去（以下、脱ガスと呼
ぶ。）する。具体的には、１０-5Ｔｏｒｒ以下の高真空
中あるいは０．５〜５０ｍＴｏｒｒのＡｒ等の不活性ガ
ス雰囲気中で、上記製造中の半導体装置を１５０〜６０
０゜Ｃに加熱することにより除去する。ここで、必要で
あれば、１０ー5Ｔｏｒｒ以下の高真空を保持した状態
（以下、この状態を真空連続と呼ぶ。）で、接続孔の底
部４ｂである第１の導電体２上に形成されている自然酸
化膜４ｃをスパッタエッチ等の方法を用いて除去する。
具体的には、０．１〜３ｍＴｏｒｒのＡｒ雰囲気、１０
０〜７００ＷのＲＦパワー、４０〜６００ＶのＤＣバイ
アスの条件により除去する。
の半導体装置の表面に吸着している水、窒素、水素ある
いはその他の有機物等を加熱除去（以下、脱ガスと呼
ぶ。）する。具体的には、１０-5Ｔｏｒｒ以下の高真空
中あるいは０．５〜５０ｍＴｏｒｒのＡｒ等の不活性ガ
ス雰囲気中で、上記製造中の半導体装置を１５０〜６０
０゜Ｃに加熱することにより除去する。ここで、必要で
あれば、１０ー5Ｔｏｒｒ以下の高真空を保持した状態
（以下、この状態を真空連続と呼ぶ。）で、接続孔の底
部４ｂである第１の導電体２上に形成されている自然酸
化膜４ｃをスパッタエッチ等の方法を用いて除去する。
具体的には、０．１〜３ｍＴｏｒｒのＡｒ雰囲気、１０
０〜７００ＷのＲＦパワー、４０〜６００ＶのＤＣバイ
アスの条件により除去する。
【００２４】次に図５に示すように、真空連続で、接続
孔の底部４ｂに位置する第１の導電体２上、及び、絶縁
層３上にスパッタ法を用いてバリア層５を形成する。こ
こで、バリア層５は、例えば、ＴｉＮ／Ｔｉ：３０００
〜５００Å／３００〜３０Å、あるいはＴｉ／ＴｉＮ／
Ｔｉ：３００〜３０Å／３０００〜５００Å／３００〜
３０Å、あるいはＴｉ：３００〜３０Åからなるバリア
メタル層で構成される。
孔の底部４ｂに位置する第１の導電体２上、及び、絶縁
層３上にスパッタ法を用いてバリア層５を形成する。こ
こで、バリア層５は、例えば、ＴｉＮ／Ｔｉ：３０００
〜５００Å／３００〜３０Å、あるいはＴｉ／ＴｉＮ／
Ｔｉ：３００〜３０Å／３０００〜５００Å／３００〜
３０Å、あるいはＴｉ：３００〜３０Åからなるバリア
メタル層で構成される。
【００２５】次に、図６に示すように、真空連続で、ス
パッタ法により上記絶縁層３上および接続孔４内部にＡ
ｌ−０．５％Ｃｕからなる第２の導電層６を蒸着させ形
成する。この時、一般には、接続孔４の側壁４ａおよび
底面４ｂに蒸着される第２の導電層６の厚さは、絶縁層
３上に蒸着される第２の導電層６の厚さに対して薄くな
る。そして、さらに第２の導電層６のスパッタ法による
蒸着を続けると、接続孔４上の第２導電層６の間隙７が
塞がるが、この時、一般には、絶縁層３上に蒸着されて
いる第２の導電層６の厚さは、接続孔４の最上部の径の
少なくとも２倍必要となる。しかし、本実施の形態１に
おいては、接続孔４の開口角θを８５〜１００゜とした
ため、図６に示されるように、絶縁層３上の第２の導電
層６の厚さが一般に比べ薄い場合においても、接続孔４
上の第２導電層６の間隙７が塞がりやすくなる。
パッタ法により上記絶縁層３上および接続孔４内部にＡ
ｌ−０．５％Ｃｕからなる第２の導電層６を蒸着させ形
成する。この時、一般には、接続孔４の側壁４ａおよび
底面４ｂに蒸着される第２の導電層６の厚さは、絶縁層
３上に蒸着される第２の導電層６の厚さに対して薄くな
る。そして、さらに第２の導電層６のスパッタ法による
蒸着を続けると、接続孔４上の第２導電層６の間隙７が
塞がるが、この時、一般には、絶縁層３上に蒸着されて
いる第２の導電層６の厚さは、接続孔４の最上部の径の
少なくとも２倍必要となる。しかし、本実施の形態１に
おいては、接続孔４の開口角θを８５〜１００゜とした
ため、図６に示されるように、絶縁層３上の第２の導電
層６の厚さが一般に比べ薄い場合においても、接続孔４
上の第２導電層６の間隙７が塞がりやすくなる。
【００２６】上記間隙７が塞がると、図７に示すよう
に、接続孔４の内部は空間８を残した状態となる。これ
に続いて、真空連続で、第２の導電層６を高温高圧の下
で保持することにより、上記空間８を消滅させる。具体
的には、Ａｒ等の不活性ガス雰囲気で、３００〜６００
゜Ｃの温度、２００〜９００ｋｇ／ｃｍ2 の圧力で１〜
２０分保持する。これにより、図８に示すように空間８
は消滅し、接続孔４の内部は第２の導電層６を形成する
Ａｌ−０．５％Ｃｕで満たされる。
に、接続孔４の内部は空間８を残した状態となる。これ
に続いて、真空連続で、第２の導電層６を高温高圧の下
で保持することにより、上記空間８を消滅させる。具体
的には、Ａｒ等の不活性ガス雰囲気で、３００〜６００
゜Ｃの温度、２００〜９００ｋｇ／ｃｍ2 の圧力で１〜
２０分保持する。これにより、図８に示すように空間８
は消滅し、接続孔４の内部は第２の導電層６を形成する
Ａｌ−０．５％Ｃｕで満たされる。
【００２７】さらに、必要であれば、図９に示すよう
に、真空連続で、スパッタ法により上記第２の導電層６
上にＴｉＮ：２００〜６００Åからなる反射防止膜９を
形成する。次に、図１０に示すように、写真製版技術を
用い、ＲＩＥ等のエッチング法を利用して、バリア層
５、第２の導電層６および反射防止膜９を加工する。
に、真空連続で、スパッタ法により上記第２の導電層６
上にＴｉＮ：２００〜６００Åからなる反射防止膜９を
形成する。次に、図１０に示すように、写真製版技術を
用い、ＲＩＥ等のエッチング法を利用して、バリア層
５、第２の導電層６および反射防止膜９を加工する。
【００２８】このようにして製造された半導体装置にお
いては、接続孔４の開口角θが８５〜１００゜となるよ
うにしたので、スパッタ法で形成した第２の導電層６に
より接続孔４内部に空間８を残してその空間８の上部を
塞いだ後、高温高圧の印加により上記接続孔４へ第２の
導電層６を埋め込むことが容易にでき、そのため、接続
孔４への第２の導電層６の埋め込み特性が向上する。
いては、接続孔４の開口角θが８５〜１００゜となるよ
うにしたので、スパッタ法で形成した第２の導電層６に
より接続孔４内部に空間８を残してその空間８の上部を
塞いだ後、高温高圧の印加により上記接続孔４へ第２の
導電層６を埋め込むことが容易にでき、そのため、接続
孔４への第２の導電層６の埋め込み特性が向上する。
【００２９】叉、本実施の形態１においては、バリア層
５をＴｉとその窒化物の積層膜としているが、Ｔｉの酸
化物、酸化窒化物、炭化物、硫化物若しくはケイ化物の
積層膜、または、それらの多層膜を用いても良い。さら
に、バリア層５として、Ｔａ、ＴｉＷ、Ｗ若しくはＭｏ
叉はそれらの窒化物、酸化物、窒化酸化物、炭化物、硫
化物若しくはケイ化物の積層膜、または、それらの多層
膜を用いても良い。叉、バリア層５の形成方法としてス
パッタ法を用いているが、ＴｉＣｌ４等またはＴｉを含
む有機系のガスを原材料ガスとしたＣＶＤ法を用いても
良い。ここで、これらの場合にも、上記と同様の効果を
得られることとなる。
５をＴｉとその窒化物の積層膜としているが、Ｔｉの酸
化物、酸化窒化物、炭化物、硫化物若しくはケイ化物の
積層膜、または、それらの多層膜を用いても良い。さら
に、バリア層５として、Ｔａ、ＴｉＷ、Ｗ若しくはＭｏ
叉はそれらの窒化物、酸化物、窒化酸化物、炭化物、硫
化物若しくはケイ化物の積層膜、または、それらの多層
膜を用いても良い。叉、バリア層５の形成方法としてス
パッタ法を用いているが、ＴｉＣｌ４等またはＴｉを含
む有機系のガスを原材料ガスとしたＣＶＤ法を用いても
良い。ここで、これらの場合にも、上記と同様の効果を
得られることとなる。
【００３０】叉、本実施の形態１においては、第２の導
電層６としてＡｌ−０．５％Ｃｕを用いているが、Ａｌ
に対してＣｕ，Ｔｉ，Ｓｃ，Ｐｄ，Ｓｉ，Ｔａ，Ｍｎ，
Ｍｇ，Ｎｂ，Ｃｒ，Ｃｏ，Ｎｉ，Ａｇ，Ｐｔ，Ｗ，Ａ
ｕ，Ｖを０．０１〜２％含むものであれば良く、また、
Ａｌに対して上記の元素を２種類以上それぞれ０．０１
〜２％含むものであっても良い。さらに、上記Ａｌの代
わりに、第２の導電体６の主成分をＣｕ，ＡｇまたはＰ
ｔとしても良い。加えて、第２の導電体６を純Ｃｕ、純
Ａｌ、純Ａｇまたは純Ｐｔとしても良い。ここで、これ
らの場合にも、上記と同様の効果を得られることとな
る。
電層６としてＡｌ−０．５％Ｃｕを用いているが、Ａｌ
に対してＣｕ，Ｔｉ，Ｓｃ，Ｐｄ，Ｓｉ，Ｔａ，Ｍｎ，
Ｍｇ，Ｎｂ，Ｃｒ，Ｃｏ，Ｎｉ，Ａｇ，Ｐｔ，Ｗ，Ａ
ｕ，Ｖを０．０１〜２％含むものであれば良く、また、
Ａｌに対して上記の元素を２種類以上それぞれ０．０１
〜２％含むものであっても良い。さらに、上記Ａｌの代
わりに、第２の導電体６の主成分をＣｕ，ＡｇまたはＰ
ｔとしても良い。加えて、第２の導電体６を純Ｃｕ、純
Ａｌ、純Ａｇまたは純Ｐｔとしても良い。ここで、これ
らの場合にも、上記と同様の効果を得られることとな
る。
【００３１】叉、本実施の形態１においては、第１の導
電体２を半導体素子１の上部に形成される配線層として
いるが、シリコン基板からなる半導体基板の一主面に形
成されるＢ，Ｐ，またはＡｓ等を含む拡散層としても良
い。この場合においては、絶縁層３は、ＴＥＯＳあるい
はシランを原材料とした熱ＣＶＤにより形成したシリコ
ン酸化膜、酸素を含むガスを用いて形成した熱酸化膜、
ＢやＰを含むＢＰＳＧやＢＰＴＥＯＳといったシリコン
酸化膜やシリコン窒化膜、または、これらの積層膜であ
っても良い。ここで、これらの場合にも、上記と同様の
効果を得られることとなる。
電体２を半導体素子１の上部に形成される配線層として
いるが、シリコン基板からなる半導体基板の一主面に形
成されるＢ，Ｐ，またはＡｓ等を含む拡散層としても良
い。この場合においては、絶縁層３は、ＴＥＯＳあるい
はシランを原材料とした熱ＣＶＤにより形成したシリコ
ン酸化膜、酸素を含むガスを用いて形成した熱酸化膜、
ＢやＰを含むＢＰＳＧやＢＰＴＥＯＳといったシリコン
酸化膜やシリコン窒化膜、または、これらの積層膜であ
っても良い。ここで、これらの場合にも、上記と同様の
効果を得られることとなる。
【００３２】叉、本実施の形態１においては、バリア層
５を形成後、真空連続で、スパッタ法により第２の導電
層６を形成するとしているが、その代わりに、バリア層
５を形成後、上記製造中の半導体装置を大気圧にさら
し、アニールを行い、脱ガスを行い、必要であればスパ
ッタエッチングおよびバリア層の再成膜等を行った後、
スパッタ法により第２の導電層６を形成しても良い。具
体的なアニールの条件は、例えば、Ｎ2 ，Ｏ2 若しくは
ＮＨ3 叉はこれらを２種類以上混合したガスの雰囲気
で、４５０〜９００゜Ｃの温度で、ＲａｐｉｄＴｈｅｒ
ｍａｌ Ａｎｎｅａｌの場合１０〜３００秒間、Ｆｕｒ
ｎａｃｅ Ａｎｎｅａｌの場合１０〜１２０分間行う。
また、上記において、バリア層５を形成後、真空連続
で、アニールを行っても良い。ここで、これらの場合に
も、上記と同様の効果を得られることとなる。
５を形成後、真空連続で、スパッタ法により第２の導電
層６を形成するとしているが、その代わりに、バリア層
５を形成後、上記製造中の半導体装置を大気圧にさら
し、アニールを行い、脱ガスを行い、必要であればスパ
ッタエッチングおよびバリア層の再成膜等を行った後、
スパッタ法により第２の導電層６を形成しても良い。具
体的なアニールの条件は、例えば、Ｎ2 ，Ｏ2 若しくは
ＮＨ3 叉はこれらを２種類以上混合したガスの雰囲気
で、４５０〜９００゜Ｃの温度で、ＲａｐｉｄＴｈｅｒ
ｍａｌ Ａｎｎｅａｌの場合１０〜３００秒間、Ｆｕｒ
ｎａｃｅ Ａｎｎｅａｌの場合１０〜１２０分間行う。
また、上記において、バリア層５を形成後、真空連続
で、アニールを行っても良い。ここで、これらの場合に
も、上記と同様の効果を得られることとなる。
【００３３】叉、本実施の形態１においては、反射防止
膜９はＴｉＮ：２００〜６００Åとしているが、ＴｉＮ
／Ｔｉ：２００〜６００Åとしても良く、Ｔｉ，Ｔａ，
ＴｉＷ，Ｗ若しくはＳｉ叉はそれらの窒化物、酸化物若
しくは酸化窒化物としても良い。また、反射防止膜９の
形成方法もスパッタ法の代わりに、ＣＶＤ法を用いても
良い。ここで、これらの場合にも、上記と同様の効果を
得られることとなる。
膜９はＴｉＮ：２００〜６００Åとしているが、ＴｉＮ
／Ｔｉ：２００〜６００Åとしても良く、Ｔｉ，Ｔａ，
ＴｉＷ，Ｗ若しくはＳｉ叉はそれらの窒化物、酸化物若
しくは酸化窒化物としても良い。また、反射防止膜９の
形成方法もスパッタ法の代わりに、ＣＶＤ法を用いても
良い。ここで、これらの場合にも、上記と同様の効果を
得られることとなる。
【００３４】実施の形態２．以下に、この発明の実施の
形態２について図１１ないし図２０に基づいて説明す
る。図１１はこの発明の実施の形態２を示す要部断面図
であり、図１１において、１は半導体素子であり、例え
ばシリコン基板からなる半導体基板の一主面に形成され
た導伝性を示す不純物拡散層及びその上層のシリコン酸
化膜からなる絶縁層などを含む。２はこの半導体素子１
の上部に形成される第１の導電体であり、例えばＡｌ−
０．５ｗｔ％Ｃｕ合金からなる配線層である。
形態２について図１１ないし図２０に基づいて説明す
る。図１１はこの発明の実施の形態２を示す要部断面図
であり、図１１において、１は半導体素子であり、例え
ばシリコン基板からなる半導体基板の一主面に形成され
た導伝性を示す不純物拡散層及びその上層のシリコン酸
化膜からなる絶縁層などを含む。２はこの半導体素子１
の上部に形成される第１の導電体であり、例えばＡｌ−
０．５ｗｔ％Ｃｕ合金からなる配線層である。
【００３５】３は上記第１の導電体２上に形成され、ド
ライエッチングレートの大きい部材３１、その部材３１
の上層に形成されるドライエッチングレートの小さい部
材３２、および、その部材３２の上層に形成されるドラ
イエッチングレートの大きい部材３３を含む絶縁層であ
り、例えば、ドライエッチングレートの大きい部材３
１、３３は、ＴＥＯＳあるいはシランを原材料としたプ
ラズマＣＶＤ若しくは常圧ＣＶＤ等の方法により形成し
たシリコン酸化膜と有機ＳＯＧあるいは無機ＳＯＧの組
み合わせからなる層間絶縁膜からなり、ドライエッチン
グレートの小さい部材３２は、シリコン窒化膜やシリコ
ン窒化酸化膜の組み合わせからなる層間絶縁膜からな
る。ここで、ドライエッチングレートの小さい部材３２
の膜厚は、例えば５０〜１０００Åであり、ドライエッ
チングレートの大きい部材３１を２００〜５０００Å形
成した上であればその部材３１の上層のどの位置に形成
しても良く、例えば絶縁層３の最上部に位置しても良
い。
ライエッチングレートの大きい部材３１、その部材３１
の上層に形成されるドライエッチングレートの小さい部
材３２、および、その部材３２の上層に形成されるドラ
イエッチングレートの大きい部材３３を含む絶縁層であ
り、例えば、ドライエッチングレートの大きい部材３
１、３３は、ＴＥＯＳあるいはシランを原材料としたプ
ラズマＣＶＤ若しくは常圧ＣＶＤ等の方法により形成し
たシリコン酸化膜と有機ＳＯＧあるいは無機ＳＯＧの組
み合わせからなる層間絶縁膜からなり、ドライエッチン
グレートの小さい部材３２は、シリコン窒化膜やシリコ
ン窒化酸化膜の組み合わせからなる層間絶縁膜からな
る。ここで、ドライエッチングレートの小さい部材３２
の膜厚は、例えば５０〜１０００Åであり、ドライエッ
チングレートの大きい部材３１を２００〜５０００Å形
成した上であればその部材３１の上層のどの位置に形成
しても良く、例えば絶縁層３の最上部に位置しても良
い。
【００３６】４は絶縁層３に形成され、その側壁４ａに
上記ドライエッチングレートの小さい部材３２を含む凸
部１０を有する接続孔である。５は接続孔４の底部４ｂ
に位置する第１の導電体２上、及び、絶縁層３上に形成
されたバリア層であり、例えばスパッタ法により形成さ
れたＴｉＮ／Ｔｉ：３０００〜５００Å／３００〜３０
Å、あるいはＴｉ／ＴｉＮ／Ｔｉ：３００〜３０Å／３
０００〜５００Å／３００〜３０Å、あるいはＴｉ：３
００〜３０Åからなるバリアメタル層である。６は接続
孔４の内部に埋め込まれ、バリア層５を介して第１の導
電層２に電気的に接続される第２の導電体であり、例え
ばＡｌ−０．５ｗｔ％Ｃｕ合金からなる配線層である。
９は第２の導電体６上に形成されている反射防止膜であ
り、例えばスパッタ法により形成されたＴｉＮ：２００
〜６００Åからなるものである。
上記ドライエッチングレートの小さい部材３２を含む凸
部１０を有する接続孔である。５は接続孔４の底部４ｂ
に位置する第１の導電体２上、及び、絶縁層３上に形成
されたバリア層であり、例えばスパッタ法により形成さ
れたＴｉＮ／Ｔｉ：３０００〜５００Å／３００〜３０
Å、あるいはＴｉ／ＴｉＮ／Ｔｉ：３００〜３０Å／３
０００〜５００Å／３００〜３０Å、あるいはＴｉ：３
００〜３０Åからなるバリアメタル層である。６は接続
孔４の内部に埋め込まれ、バリア層５を介して第１の導
電層２に電気的に接続される第２の導電体であり、例え
ばＡｌ−０．５ｗｔ％Ｃｕ合金からなる配線層である。
９は第２の導電体６上に形成されている反射防止膜であ
り、例えばスパッタ法により形成されたＴｉＮ：２００
〜６００Åからなるものである。
【００３７】つぎに、このように構成された半導体装置
の製造方法について図１２ないし図２０を用いて説明す
る。図１２ないし図２０は本実施の形態２を示す半導体
装置を工程順に示したものである。まず図１２に示され
るように、シリコン基板からなる半導体基板の一主面に
形成された導伝性を示す不純物拡散層及びその上層のシ
リコン酸化膜からなる絶縁層などからなる半導体素子１
の上部に、第１の導電層２であり、例えばＡｌ−０．５
ｗｔ％Ｃｕ合金からなる配線層をスパッタ法により形成
する。
の製造方法について図１２ないし図２０を用いて説明す
る。図１２ないし図２０は本実施の形態２を示す半導体
装置を工程順に示したものである。まず図１２に示され
るように、シリコン基板からなる半導体基板の一主面に
形成された導伝性を示す不純物拡散層及びその上層のシ
リコン酸化膜からなる絶縁層などからなる半導体素子１
の上部に、第１の導電層２であり、例えばＡｌ−０．５
ｗｔ％Ｃｕ合金からなる配線層をスパッタ法により形成
する。
【００３８】次に図１３に示すように、第１の導電層２
上に、ドライエッチングレートの大きい部材３１を形成
し、その部材３１の上層にドライエッチングレートの小
さい部材３２を形成し、その部材３２の上層にドライエ
ッチングレートの大きい部材３３を形成することによ
り、それらの部材３１、３２および３３を含む絶縁層３
を形成する。
上に、ドライエッチングレートの大きい部材３１を形成
し、その部材３１の上層にドライエッチングレートの小
さい部材３２を形成し、その部材３２の上層にドライエ
ッチングレートの大きい部材３３を形成することによ
り、それらの部材３１、３２および３３を含む絶縁層３
を形成する。
【００３９】具体的には、ドライエッチングレートの大
きい部材３１、３３は、ＴＥＯＳあるいはシランを原材
料としたプラズマＣＶＤ若しくは常圧ＣＶＤ等の方法に
より形成したシリコン酸化膜と有機ＳＯＧあるいは無機
ＳＯＧの組み合わせからなる層間絶縁膜から形成する。
ドライエッチングレートの小さい部材３２は、シリコン
窒化膜やシリコン窒化酸化膜の組み合わせからなる層間
絶縁膜から形成する。ここで、ドライエッチングレート
の大きい部材３１の厚さは２００〜５０００Åとし、そ
の上層のドライエッチングレートの小さい部材３２の膜
厚を、５０〜１０００Åとなるように形成する。この
時、ドライエッチングレートの小さい部材３２の位置は
絶縁層３の厚さの半分より高い位置であればどこに形成
しても良く、また、その位置であれば、ドライエッチン
グレートの大きい部材を挟んだ状態でドライエッチング
レートの小さい部材を複数箇所に形成しても良い。ま
た、この時、絶縁層３の最上部にドライエッチングレー
トの小さい部材３２を形成しても良い。
きい部材３１、３３は、ＴＥＯＳあるいはシランを原材
料としたプラズマＣＶＤ若しくは常圧ＣＶＤ等の方法に
より形成したシリコン酸化膜と有機ＳＯＧあるいは無機
ＳＯＧの組み合わせからなる層間絶縁膜から形成する。
ドライエッチングレートの小さい部材３２は、シリコン
窒化膜やシリコン窒化酸化膜の組み合わせからなる層間
絶縁膜から形成する。ここで、ドライエッチングレート
の大きい部材３１の厚さは２００〜５０００Åとし、そ
の上層のドライエッチングレートの小さい部材３２の膜
厚を、５０〜１０００Åとなるように形成する。この
時、ドライエッチングレートの小さい部材３２の位置は
絶縁層３の厚さの半分より高い位置であればどこに形成
しても良く、また、その位置であれば、ドライエッチン
グレートの大きい部材を挟んだ状態でドライエッチング
レートの小さい部材を複数箇所に形成しても良い。ま
た、この時、絶縁層３の最上部にドライエッチングレー
トの小さい部材３２を形成しても良い。
【００４０】次に図１４に示すように、上記絶縁層３
に、接続孔４を写真製版技術を用い、ＲＩＥ等のドライ
エッチング法を利用して形成する。この時、ドライエッ
チングレートの小さい部材３２はドライエッチングレー
トの大きい部材３１、３３よりエッチング量が少ないた
め、接続孔４の側壁４ａは凸状に出っ張ることとなる。
に、接続孔４を写真製版技術を用い、ＲＩＥ等のドライ
エッチング法を利用して形成する。この時、ドライエッ
チングレートの小さい部材３２はドライエッチングレー
トの大きい部材３１、３３よりエッチング量が少ないた
め、接続孔４の側壁４ａは凸状に出っ張ることとなる。
【００４１】次に、上記接続孔４の形成後、上記製造中
の半導体装置の表面に吸着している水、窒素、水素ある
いはその他の有機物等を加熱除去する。具体的には、１
０-5Ｔｏｒｒ以下の高真空中あるいは０．５〜５０ｍＴ
ｏｒｒのＡｒ等の不活性ガス雰囲気中で、上記製造中の
半導体装置を１５０〜６００゜Ｃに加熱することにより
除去する。ここで、必要であれば、１０ー5Ｔｏｒｒ以下
の高真空を保持した状態で、接続孔の底部４ｂである第
１の導電体２上に形成されている自然酸化膜４ｃをスパ
ッタエッチ等の方法を用いて除去する。具体的には、
０．１〜３ｍＴｏｒｒのＡｒ雰囲気、１００〜７００Ｗ
のＲＦパワー、４０〜６００ＶのＤＣバイアスの条件に
より除去する。
の半導体装置の表面に吸着している水、窒素、水素ある
いはその他の有機物等を加熱除去する。具体的には、１
０-5Ｔｏｒｒ以下の高真空中あるいは０．５〜５０ｍＴ
ｏｒｒのＡｒ等の不活性ガス雰囲気中で、上記製造中の
半導体装置を１５０〜６００゜Ｃに加熱することにより
除去する。ここで、必要であれば、１０ー5Ｔｏｒｒ以下
の高真空を保持した状態で、接続孔の底部４ｂである第
１の導電体２上に形成されている自然酸化膜４ｃをスパ
ッタエッチ等の方法を用いて除去する。具体的には、
０．１〜３ｍＴｏｒｒのＡｒ雰囲気、１００〜７００Ｗ
のＲＦパワー、４０〜６００ＶのＤＣバイアスの条件に
より除去する。
【００４２】次に図１５に示すように、真空連続で、接
続孔の底部４ｂに位置する第１の導電体２上、及び、絶
縁層３上にスパッタ法を用いてバリア層５を形成する。
ここで、バリア層５は、例えば、ＴｉＮ／Ｔｉ：３００
０〜５００Å／３００〜３０Å、あるいはＴｉ／ＴｉＮ
／Ｔｉ：３００〜３０Å／３０００〜５００Å／３００
〜３０Å、あるいはＴｉ：３００〜３０Åからなるバリ
アメタル層で構成される。
続孔の底部４ｂに位置する第１の導電体２上、及び、絶
縁層３上にスパッタ法を用いてバリア層５を形成する。
ここで、バリア層５は、例えば、ＴｉＮ／Ｔｉ：３００
０〜５００Å／３００〜３０Å、あるいはＴｉ／ＴｉＮ
／Ｔｉ：３００〜３０Å／３０００〜５００Å／３００
〜３０Å、あるいはＴｉ：３００〜３０Åからなるバリ
アメタル層で構成される。
【００４３】次に、図１６に示すように、真空連続で、
スパッタ法により上記絶縁層３上および接続孔４内部に
Ａｌ−０．５％Ｃｕからなる第２の導電層６を蒸着させ
形成する。この時、一般には、接続孔４の側壁４ａおよ
び底面４ｂに蒸着される第２の導電層６の厚さは、絶縁
層３上に蒸着される第２の導電層６の厚さに対して薄く
なる。そして、さらに第２の導電層６のスパッタ法によ
る蒸着を続けると、接続孔４上の第２導電層６の間隙７
が塞がるが、この時、一般には、絶縁層３上に蒸着され
ている第２の導電層６の厚さは、接続孔４の最上部の径
の少なくとも２倍必要となる。しかし、本実施の形態２
においては、接続孔４の側壁４ａに凸部１０があるた
め、この凸部１０上にもスパッタ粒子が積もるので、図
１６に示されるように、接続孔４上の第２導電層６の間
隙７が塞がりやすくなる。
スパッタ法により上記絶縁層３上および接続孔４内部に
Ａｌ−０．５％Ｃｕからなる第２の導電層６を蒸着させ
形成する。この時、一般には、接続孔４の側壁４ａおよ
び底面４ｂに蒸着される第２の導電層６の厚さは、絶縁
層３上に蒸着される第２の導電層６の厚さに対して薄く
なる。そして、さらに第２の導電層６のスパッタ法によ
る蒸着を続けると、接続孔４上の第２導電層６の間隙７
が塞がるが、この時、一般には、絶縁層３上に蒸着され
ている第２の導電層６の厚さは、接続孔４の最上部の径
の少なくとも２倍必要となる。しかし、本実施の形態２
においては、接続孔４の側壁４ａに凸部１０があるた
め、この凸部１０上にもスパッタ粒子が積もるので、図
１６に示されるように、接続孔４上の第２導電層６の間
隙７が塞がりやすくなる。
【００４４】そこで、さらに第２の導電層６のスパッタ
法による蒸着を続けると、接続孔４上の第２導電層６の
間隙７が塞がる。よって、図１７に示すように、接続孔
４の内部に空間８を残した状態となる。これに続いて、
真空連続で、第２の導電層６を高温高圧の下で保持する
ことにより、図１８に示すように、上記空間８を消滅さ
せる。具体的には、Ａｒ等の不活性ガス雰囲気で、３０
０〜６００゜Ｃの温度、２００〜９００ｋｇ／ｃｍ2 の
圧力で１〜２０分保持する。これにより、接続孔４の内
部は第２の導電層６を形成するＡｌ−０．５％Ｃｕで満
たされることとなる。
法による蒸着を続けると、接続孔４上の第２導電層６の
間隙７が塞がる。よって、図１７に示すように、接続孔
４の内部に空間８を残した状態となる。これに続いて、
真空連続で、第２の導電層６を高温高圧の下で保持する
ことにより、図１８に示すように、上記空間８を消滅さ
せる。具体的には、Ａｒ等の不活性ガス雰囲気で、３０
０〜６００゜Ｃの温度、２００〜９００ｋｇ／ｃｍ2 の
圧力で１〜２０分保持する。これにより、接続孔４の内
部は第２の導電層６を形成するＡｌ−０．５％Ｃｕで満
たされることとなる。
【００４５】さらに、必要であれば、図１９に示すよう
に、真空連続で、スパッタ法により上記第２の導電層６
上にＴｉＮ：２００〜６００Åからなる反射防止膜９を
形成する。次に、図２０に示すように、写真製版技術を
用い、ＲＩＥ等のエッチング法を利用して、バリア層
５、第２の導電層６および反射防止膜９を加工する。
に、真空連続で、スパッタ法により上記第２の導電層６
上にＴｉＮ：２００〜６００Åからなる反射防止膜９を
形成する。次に、図２０に示すように、写真製版技術を
用い、ＲＩＥ等のエッチング法を利用して、バリア層
５、第２の導電層６および反射防止膜９を加工する。
【００４６】このようにして製造された半導体装置にお
いては、接続孔４の側壁４ａに凸部１０を有するように
したので、スパッタ法で形成した第２の導電層６により
接続孔４内部に空間８を残してその空間８の上部を塞い
だ後、高温高圧の印加により上記接続孔４へ第２の導電
層６を埋め込むことが容易にでき、そのため、接続孔４
への第２の導電層６の埋め込み特性が向上する。
いては、接続孔４の側壁４ａに凸部１０を有するように
したので、スパッタ法で形成した第２の導電層６により
接続孔４内部に空間８を残してその空間８の上部を塞い
だ後、高温高圧の印加により上記接続孔４へ第２の導電
層６を埋め込むことが容易にでき、そのため、接続孔４
への第２の導電層６の埋め込み特性が向上する。
【００４７】叉、本実施の形態２においては、バリア層
５をＴｉとその窒化物の積層膜としているが、Ｔｉの酸
化物、酸化窒化物、炭化物、硫化物若しくはケイ化物の
積層膜、または、それらの多層膜を用いても良い。さら
に、バリア層５として、Ｔａ、ＴｉＷ、Ｗ若しくはＭｏ
叉はそれらの窒化物、酸化物、窒化酸化物、炭化物、硫
化物若しくはケイ化物の積層膜、または、それらの多層
膜を用いても良い。叉、バリア層５の形成方法をスパッ
タ法としているが、ＴｉＣｌ４等またはＴｉを含む有機
系のガスを原材料ガスとしたＣＶＤ法を用いても良い。
ここで、これらの場合にも、上記と同様の効果を得られ
ることとなる。
５をＴｉとその窒化物の積層膜としているが、Ｔｉの酸
化物、酸化窒化物、炭化物、硫化物若しくはケイ化物の
積層膜、または、それらの多層膜を用いても良い。さら
に、バリア層５として、Ｔａ、ＴｉＷ、Ｗ若しくはＭｏ
叉はそれらの窒化物、酸化物、窒化酸化物、炭化物、硫
化物若しくはケイ化物の積層膜、または、それらの多層
膜を用いても良い。叉、バリア層５の形成方法をスパッ
タ法としているが、ＴｉＣｌ４等またはＴｉを含む有機
系のガスを原材料ガスとしたＣＶＤ法を用いても良い。
ここで、これらの場合にも、上記と同様の効果を得られ
ることとなる。
【００４８】叉、本実施の形態２においては、第２の導
電層６としてＡｌ−０．５％Ｃｕを用いているが、Ａｌ
に対してＣｕ，Ｔｉ，Ｓｃ，Ｐｄ，Ｓｉ，Ｔａ，Ｍｎ，
Ｍｇ，Ｎｂ，Ｃｒ，Ｃｏ，Ｎｉ，Ａｇ，Ｐｔ，Ｗ，Ａ
ｕ，Ｖを０．０１〜２％含むものであれば良く、また、
Ａｌに対して上記の元素を２種類以上それぞれ０．０１
〜２％含むものであっても良い。さらに、上記Ａｌの代
わりに、第２の導電体６の主成分をＣｕ，ＡｇまたはＰ
ｔとしても良い。加えて、第２の導電体６を純Ｃｕ、純
Ａｌ、純Ａｇまたは純Ｐｔとしても良い。ここで、これ
らの場合にも、上記と同様の効果を得られることとな
る。
電層６としてＡｌ−０．５％Ｃｕを用いているが、Ａｌ
に対してＣｕ，Ｔｉ，Ｓｃ，Ｐｄ，Ｓｉ，Ｔａ，Ｍｎ，
Ｍｇ，Ｎｂ，Ｃｒ，Ｃｏ，Ｎｉ，Ａｇ，Ｐｔ，Ｗ，Ａ
ｕ，Ｖを０．０１〜２％含むものであれば良く、また、
Ａｌに対して上記の元素を２種類以上それぞれ０．０１
〜２％含むものであっても良い。さらに、上記Ａｌの代
わりに、第２の導電体６の主成分をＣｕ，ＡｇまたはＰ
ｔとしても良い。加えて、第２の導電体６を純Ｃｕ、純
Ａｌ、純Ａｇまたは純Ｐｔとしても良い。ここで、これ
らの場合にも、上記と同様の効果を得られることとな
る。
【００４９】叉、本実施の形態２においては、第１の導
電体２を半導体素子１の上部に形成される配線層として
いるが、シリコン基板からなる半導体基板の一主面に形
成されるＢ，Ｐ，またはＡｓ等を含む拡散層としても良
い。この場合においては、絶縁層３のドライエッチング
レートの大きい部材３１、３３は、ＴＥＯＳあるいはシ
ランを原材料とした熱ＣＶＤにより形成したシリコン酸
化膜、酸素を含むガスを用いて形成した熱酸化膜、Ｂや
Ｐを含むＢＰＳＧやＢＰＴＥＯＳといったシリコン酸化
膜やシリコン窒化膜、または、これらの積層膜であって
も良い。ここで、これらの場合にも、上記と同様の効果
を得られることとなる。
電体２を半導体素子１の上部に形成される配線層として
いるが、シリコン基板からなる半導体基板の一主面に形
成されるＢ，Ｐ，またはＡｓ等を含む拡散層としても良
い。この場合においては、絶縁層３のドライエッチング
レートの大きい部材３１、３３は、ＴＥＯＳあるいはシ
ランを原材料とした熱ＣＶＤにより形成したシリコン酸
化膜、酸素を含むガスを用いて形成した熱酸化膜、Ｂや
Ｐを含むＢＰＳＧやＢＰＴＥＯＳといったシリコン酸化
膜やシリコン窒化膜、または、これらの積層膜であって
も良い。ここで、これらの場合にも、上記と同様の効果
を得られることとなる。
【００５０】叉、本実施の形態２においては、バリア層
５を形成後、真空連続で、スパッタ法により第２の導電
層６を形成するとしているが、その代わりに、バリア層
５を形成後、上記製造中の半導体装置を大気圧にさら
し、アニールを行い、脱ガスを行い、必要であればスパ
ッタエッチングおよびバリア層の再成膜等を行った後、
スパッタ法により第２の導電層６を形成しても良い。具
体的なアニールの方法は、例えば、Ｎ2 ，Ｏ2 若しくは
ＮＨ3 叉はこれらを２種類以上混合したガスの雰囲気
で、４５０〜９００゜Ｃの温度で、ＲａｐｉｄＴｈｅｒ
ｍａｌ Ａｎｎｅａｌの場合１０〜３００秒間、Ｆｕｒ
ｎａｃｅ Ａｎｎｅａｌの場合１０〜１２０分間行う。
また、上記において、バリア層５を形成後、真空連続
で、アニールを行っても良い。ここで、これらの場合に
も、上記と同様の効果を得られることとなる。
５を形成後、真空連続で、スパッタ法により第２の導電
層６を形成するとしているが、その代わりに、バリア層
５を形成後、上記製造中の半導体装置を大気圧にさら
し、アニールを行い、脱ガスを行い、必要であればスパ
ッタエッチングおよびバリア層の再成膜等を行った後、
スパッタ法により第２の導電層６を形成しても良い。具
体的なアニールの方法は、例えば、Ｎ2 ，Ｏ2 若しくは
ＮＨ3 叉はこれらを２種類以上混合したガスの雰囲気
で、４５０〜９００゜Ｃの温度で、ＲａｐｉｄＴｈｅｒ
ｍａｌ Ａｎｎｅａｌの場合１０〜３００秒間、Ｆｕｒ
ｎａｃｅ Ａｎｎｅａｌの場合１０〜１２０分間行う。
また、上記において、バリア層５を形成後、真空連続
で、アニールを行っても良い。ここで、これらの場合に
も、上記と同様の効果を得られることとなる。
【００５１】叉、本実施の形態２においては、反射防止
膜９はＴｉＮ：２００〜６００Åとしているが、ＴｉＮ
／Ｔｉ：２００〜６００Åとしても良く、Ｔｉ，Ｔａ，
ＴｉＷ，Ｗ若しくはＳｉ叉はそれらの窒化物、酸化物若
しくは酸化窒化物としても良い。また、形成方法もスパ
ッタ法の代わりに、ＣＶＤ法を用いても良い。ここで、
これらの場合にも、上記と同様の効果を得られることと
なる。
膜９はＴｉＮ：２００〜６００Åとしているが、ＴｉＮ
／Ｔｉ：２００〜６００Åとしても良く、Ｔｉ，Ｔａ，
ＴｉＷ，Ｗ若しくはＳｉ叉はそれらの窒化物、酸化物若
しくは酸化窒化物としても良い。また、形成方法もスパ
ッタ法の代わりに、ＣＶＤ法を用いても良い。ここで、
これらの場合にも、上記と同様の効果を得られることと
なる。
【００５２】実施の形態３．以下に、この発明の実施の
形態３について図２１ないし図３１に基づいて説明す
る。図２１はこの発明の実施の形態３を示す要部断面図
であり、図２１において、１は半導体素子であり、例え
ばシリコン基板からなる半導体基板の一主面に形成され
た導伝性を示す不純物拡散層及びその上層のシリコン酸
化膜からなる絶縁層などを含む。２はこの半導体素子１
の上部に形成される第１の導電体であり、例えばＡｌ−
０．５ｗｔ％Ｃｕ合金からなる配線層である。
形態３について図２１ないし図３１に基づいて説明す
る。図２１はこの発明の実施の形態３を示す要部断面図
であり、図２１において、１は半導体素子であり、例え
ばシリコン基板からなる半導体基板の一主面に形成され
た導伝性を示す不純物拡散層及びその上層のシリコン酸
化膜からなる絶縁層などを含む。２はこの半導体素子１
の上部に形成される第１の導電体であり、例えばＡｌ−
０．５ｗｔ％Ｃｕ合金からなる配線層である。
【００５３】３は上記第１の導電体２上に形成され、ウ
ェットエッチングレートの大きい部材３４、その部材３
４の上層に形成されるウェットエッチングレートの小さ
い部材３５、および、その部材３５の上層に形成される
ウェットエッチングレートの大きい部材３６を含む絶縁
層であり、例えば、ウェットエッチングレートの大きい
部材３４、３６は、ＴＥＯＳあるいはシランを原材料と
したプラズマＣＶＤ若しくは常圧ＣＶＤ等の方法により
形成したシリコン酸化膜と有機ＳＯＧあるいは無機ＳＯ
Ｇの組み合わせからなる層間絶縁膜からなり、ウェット
エッチングレートの小さい部材３５は、シリコン窒化膜
やシリコン窒化酸化膜の組み合わせからなる層間絶縁膜
からなる。ここで、ウェットエッチングレートの小さい
部材３２の膜厚は、例えば５０〜１０００Åであり、ウ
ェットエッチングレートの大きい部材３４を２００〜５
０００Å形成した上であればその部材３４の上層のどの
位置に形成しても良く、例えば絶縁層３の最上部に位置
しても良い。
ェットエッチングレートの大きい部材３４、その部材３
４の上層に形成されるウェットエッチングレートの小さ
い部材３５、および、その部材３５の上層に形成される
ウェットエッチングレートの大きい部材３６を含む絶縁
層であり、例えば、ウェットエッチングレートの大きい
部材３４、３６は、ＴＥＯＳあるいはシランを原材料と
したプラズマＣＶＤ若しくは常圧ＣＶＤ等の方法により
形成したシリコン酸化膜と有機ＳＯＧあるいは無機ＳＯ
Ｇの組み合わせからなる層間絶縁膜からなり、ウェット
エッチングレートの小さい部材３５は、シリコン窒化膜
やシリコン窒化酸化膜の組み合わせからなる層間絶縁膜
からなる。ここで、ウェットエッチングレートの小さい
部材３２の膜厚は、例えば５０〜１０００Åであり、ウ
ェットエッチングレートの大きい部材３４を２００〜５
０００Å形成した上であればその部材３４の上層のどの
位置に形成しても良く、例えば絶縁層３の最上部に位置
しても良い。
【００５４】４は絶縁層３に形成され、その側壁４ａに
上記ウェットエッチングレートの小さい部材３２を含む
凸部１０を有する接続孔である。５は接続孔４の底部４
ｂに位置する第１の導電体２上、及び、絶縁層３上に形
成されたバリア層であり、例えばスパッタ法により形成
されたＴｉＮ／Ｔｉ：３０００〜５００Å／３００〜３
０Å、あるいはＴｉ／ＴｉＮ／Ｔｉ：３００〜３０Å／
３０００〜５００Å／３００〜３０Å、あるいはＴｉ：
３００〜３０Åからなるバリアメタル層である。６は接
続孔４の内部に埋め込まれ、バリア層５を介して第１の
導電層２に電気的に接続される第２の導電体であり、例
えばＡｌ−０．５ｗｔ％Ｃｕ合金からなる配線層であ
る。９は第２の導電体６上に形成されている反射防止膜
であり、例えばスパッタ法により形成されたＴｉＮ：２
００〜６００Åからなるものである。
上記ウェットエッチングレートの小さい部材３２を含む
凸部１０を有する接続孔である。５は接続孔４の底部４
ｂに位置する第１の導電体２上、及び、絶縁層３上に形
成されたバリア層であり、例えばスパッタ法により形成
されたＴｉＮ／Ｔｉ：３０００〜５００Å／３００〜３
０Å、あるいはＴｉ／ＴｉＮ／Ｔｉ：３００〜３０Å／
３０００〜５００Å／３００〜３０Å、あるいはＴｉ：
３００〜３０Åからなるバリアメタル層である。６は接
続孔４の内部に埋め込まれ、バリア層５を介して第１の
導電層２に電気的に接続される第２の導電体であり、例
えばＡｌ−０．５ｗｔ％Ｃｕ合金からなる配線層であ
る。９は第２の導電体６上に形成されている反射防止膜
であり、例えばスパッタ法により形成されたＴｉＮ：２
００〜６００Åからなるものである。
【００５５】つぎに、このように構成された半導体装置
の製造方法について図２２ないし図３１を用いて説明す
る。図２２ないし図３１は本実施の形態３を示す半導体
装置を工程順に示したものである。まず図２２に示され
るように、シリコン基板からなる半導体基板の一主面に
形成された導伝性を示す不純物拡散層及びその上層のシ
リコン酸化膜からなる絶縁層などからなる半導体素子１
の上部に、第１の導電層２であり、例えばＡｌ−０．５
ｗｔ％Ｃｕ合金からなる配線層をスパッタ法により形成
する。
の製造方法について図２２ないし図３１を用いて説明す
る。図２２ないし図３１は本実施の形態３を示す半導体
装置を工程順に示したものである。まず図２２に示され
るように、シリコン基板からなる半導体基板の一主面に
形成された導伝性を示す不純物拡散層及びその上層のシ
リコン酸化膜からなる絶縁層などからなる半導体素子１
の上部に、第１の導電層２であり、例えばＡｌ−０．５
ｗｔ％Ｃｕ合金からなる配線層をスパッタ法により形成
する。
【００５６】次に図２３に示すように、第１の導電層２
上に、ウェットエッチングレートの大きい部材３４を形
成し、その部材３４の上層にウェットエッチングレート
の小さい部材３５を形成し、その部材３５の上層にウェ
ットエッチングレートの大きい部材３６を形成すること
により、それらの部材３４、３５および３６を含む絶縁
層３を形成する。具体的には、ウェットエッチングレー
トの大きい部材３４、３６は、ＴＥＯＳあるいはシラン
を原材料としたプラズマＣＶＤ若しくは常圧ＣＶＤ等の
方法により形成したシリコン酸化膜と有機ＳＯＧあるい
は無機ＳＯＧの組み合わせからなる層間絶縁膜から形成
する。ウェットエッチングレートの小さい部材３５は、
シリコン窒化膜やシリコン窒化酸化膜の組み合わせから
なる層間絶縁膜から形成する。
上に、ウェットエッチングレートの大きい部材３４を形
成し、その部材３４の上層にウェットエッチングレート
の小さい部材３５を形成し、その部材３５の上層にウェ
ットエッチングレートの大きい部材３６を形成すること
により、それらの部材３４、３５および３６を含む絶縁
層３を形成する。具体的には、ウェットエッチングレー
トの大きい部材３４、３６は、ＴＥＯＳあるいはシラン
を原材料としたプラズマＣＶＤ若しくは常圧ＣＶＤ等の
方法により形成したシリコン酸化膜と有機ＳＯＧあるい
は無機ＳＯＧの組み合わせからなる層間絶縁膜から形成
する。ウェットエッチングレートの小さい部材３５は、
シリコン窒化膜やシリコン窒化酸化膜の組み合わせから
なる層間絶縁膜から形成する。
【００５７】ここで、ウェットエッチングレートの大き
い部材３４の厚さは２００〜５０００Åとし、その上層
のウェットエッチングレートの小さい部材３５の膜厚
を、５０〜１０００Åとなるように形成する。この時、
ウェットエッチングレートの小さい部材３５は絶縁層３
中の半分より上の位置であればどこに形成しても良く、
また、その位置であれば、ドライエッチングレートの大
きい部材を挟んだ状態でドライエッチングレートの小さ
い部材を複数箇所に形成しても良い。。また、この時、
絶縁層３の最上部にウェットエッチングレートの小さい
部材３５を形成しても良い。
い部材３４の厚さは２００〜５０００Åとし、その上層
のウェットエッチングレートの小さい部材３５の膜厚
を、５０〜１０００Åとなるように形成する。この時、
ウェットエッチングレートの小さい部材３５は絶縁層３
中の半分より上の位置であればどこに形成しても良く、
また、その位置であれば、ドライエッチングレートの大
きい部材を挟んだ状態でドライエッチングレートの小さ
い部材を複数箇所に形成しても良い。。また、この時、
絶縁層３の最上部にウェットエッチングレートの小さい
部材３５を形成しても良い。
【００５８】次に図２４に示すように、上記絶縁層３
に、接続孔４を写真製版技術を用い、ＲＩＥ等のドライ
エッチング法を利用して形成する。次に、フッ酸、フッ
化アンモニア、水の混合液で、ＮＦ：ＮＨ４Ｆ：Ｈ２Ｏ
＝Ｘ：Ｙ：１００−（Ｘ＋Ｙ）（但し、単位は％であ
り、Ｘ＝０．２〜１０、Ｙ＝２０〜４０）という割合に
混合、希釈した溶液を用いてウェットエッチングを行
う。この時、図２５に示すように、ウェットエッチング
レートの小さい部材３５はウェットエッチングレートの
大きい部材３４、３６よりエッチング量が少ないため、
接続孔４の側壁４ａは凸状に出っ張ることとなる。
に、接続孔４を写真製版技術を用い、ＲＩＥ等のドライ
エッチング法を利用して形成する。次に、フッ酸、フッ
化アンモニア、水の混合液で、ＮＦ：ＮＨ４Ｆ：Ｈ２Ｏ
＝Ｘ：Ｙ：１００−（Ｘ＋Ｙ）（但し、単位は％であ
り、Ｘ＝０．２〜１０、Ｙ＝２０〜４０）という割合に
混合、希釈した溶液を用いてウェットエッチングを行
う。この時、図２５に示すように、ウェットエッチング
レートの小さい部材３５はウェットエッチングレートの
大きい部材３４、３６よりエッチング量が少ないため、
接続孔４の側壁４ａは凸状に出っ張ることとなる。
【００５９】次に、上記接続孔４の形成後、上記製造中
の半導体装置の表面に吸着している水、窒素、水素ある
いはその他の有機物等を加熱除去する。具体的には、１
０-5Ｔｏｒｒ以下の高真空中あるいは０．５〜５０ｍＴ
ｏｒｒのＡｒ等の不活性ガス雰囲気中で、上記製造中の
半導体装置を１５０〜６００゜Ｃに加熱することにより
除去する。ここで、必要であれば、１０ー5Ｔｏｒｒ以下
の高真空を保持した状態で、接続孔の底部４ｂである第
１の導電体２上に形成されている自然酸化膜４ｃをスパ
ッタエッチ等の方法を用いて除去する。具体的には、
０．１〜３ｍＴｏｒｒのＡｒ雰囲気、１００〜７００Ｗ
のＲＦパワー、４０〜６００ＶのＤＣバイアスの条件に
より除去する。
の半導体装置の表面に吸着している水、窒素、水素ある
いはその他の有機物等を加熱除去する。具体的には、１
０-5Ｔｏｒｒ以下の高真空中あるいは０．５〜５０ｍＴ
ｏｒｒのＡｒ等の不活性ガス雰囲気中で、上記製造中の
半導体装置を１５０〜６００゜Ｃに加熱することにより
除去する。ここで、必要であれば、１０ー5Ｔｏｒｒ以下
の高真空を保持した状態で、接続孔の底部４ｂである第
１の導電体２上に形成されている自然酸化膜４ｃをスパ
ッタエッチ等の方法を用いて除去する。具体的には、
０．１〜３ｍＴｏｒｒのＡｒ雰囲気、１００〜７００Ｗ
のＲＦパワー、４０〜６００ＶのＤＣバイアスの条件に
より除去する。
【００６０】次に図２６に示すように、真空連続で、接
続孔の底部４ｂに位置する第１の導電体２上、及び、絶
縁層３上にスパッタ法を用いてバリア層５を形成する。
ここで、バリア層５は、例えば、ＴｉＮ／Ｔｉ：３００
０〜５００Å／３００〜３０Å、あるいはＴｉ／ＴｉＮ
／Ｔｉ：３００〜３０Å／３０００〜５００Å／３００
〜３０Å、あるいはＴｉ：３００〜３０Åからなるバリ
アメタル層で構成される。
続孔の底部４ｂに位置する第１の導電体２上、及び、絶
縁層３上にスパッタ法を用いてバリア層５を形成する。
ここで、バリア層５は、例えば、ＴｉＮ／Ｔｉ：３００
０〜５００Å／３００〜３０Å、あるいはＴｉ／ＴｉＮ
／Ｔｉ：３００〜３０Å／３０００〜５００Å／３００
〜３０Å、あるいはＴｉ：３００〜３０Åからなるバリ
アメタル層で構成される。
【００６１】次に、図２７に示すように、真空連続で、
スパッタ法により上記絶縁層３上および接続孔４内部に
Ａｌ−０．５％Ｃｕからなる第２の導電層６を蒸着させ
形成する。この時、一般には、接続孔４の側壁４ａおよ
び底面４ｂに蒸着される第２の導電層６の厚さは、絶縁
層３上に蒸着される第２の導電層６の厚さに対して薄く
なる。そして、さらに第２の導電層６のスパッタ法によ
る蒸着を続けると、接続孔４上の第２導電層６の間隙７
が塞がるが、この時、一般には、絶縁層３上に蒸着され
ている第２の導電層６の厚さは、接続孔４の最上部の径
の少なくとも２倍必要となる。しかし、本実施の形態３
においては、接続孔４の側壁４ａに凸部１０があるた
め、この凸部１０上にもスパッタ粒子が積もるので、図
１６に示されるように、接続孔４上の第２導電層６の間
隙７が塞がりやすくなる。
スパッタ法により上記絶縁層３上および接続孔４内部に
Ａｌ−０．５％Ｃｕからなる第２の導電層６を蒸着させ
形成する。この時、一般には、接続孔４の側壁４ａおよ
び底面４ｂに蒸着される第２の導電層６の厚さは、絶縁
層３上に蒸着される第２の導電層６の厚さに対して薄く
なる。そして、さらに第２の導電層６のスパッタ法によ
る蒸着を続けると、接続孔４上の第２導電層６の間隙７
が塞がるが、この時、一般には、絶縁層３上に蒸着され
ている第２の導電層６の厚さは、接続孔４の最上部の径
の少なくとも２倍必要となる。しかし、本実施の形態３
においては、接続孔４の側壁４ａに凸部１０があるた
め、この凸部１０上にもスパッタ粒子が積もるので、図
１６に示されるように、接続孔４上の第２導電層６の間
隙７が塞がりやすくなる。
【００６２】そこで、さらに第２の導電層６のスパッタ
法による蒸着を続けると、接続孔４上の第２導電層６の
間隙７が塞がる。よって、図２８に示すように、接続孔
４の内部に空間８を残した状態となる。これに続いて、
真空連続で、第２の導電層６を高温高圧の下で保持する
ことにより、図２９に示すように、上記空間８を消滅さ
せる。具体的には、Ａｒ等の不活性ガス雰囲気で、３０
０〜６００゜Ｃの温度、２００〜９００ｋｇ／ｃｍ2 の
圧力で１〜２０分保持する。これにより、接続孔４の内
部は第２の導電層６を形成するＡｌ−０．５％Ｃｕで満
たされることとなる。
法による蒸着を続けると、接続孔４上の第２導電層６の
間隙７が塞がる。よって、図２８に示すように、接続孔
４の内部に空間８を残した状態となる。これに続いて、
真空連続で、第２の導電層６を高温高圧の下で保持する
ことにより、図２９に示すように、上記空間８を消滅さ
せる。具体的には、Ａｒ等の不活性ガス雰囲気で、３０
０〜６００゜Ｃの温度、２００〜９００ｋｇ／ｃｍ2 の
圧力で１〜２０分保持する。これにより、接続孔４の内
部は第２の導電層６を形成するＡｌ−０．５％Ｃｕで満
たされることとなる。
【００６３】さらに、必要であれば、図３０に示すよう
に、真空連続で、スパッタ法により上記第２の導電層６
上にＴｉＮ：２００〜６００Åからなる反射防止膜９を
形成する。次に、図３１に示すように、写真製版技術を
用い、ＲＩＥ等のエッチング法を利用して、バリア層
５、第２の導電層６および反射防止膜９を加工する。
に、真空連続で、スパッタ法により上記第２の導電層６
上にＴｉＮ：２００〜６００Åからなる反射防止膜９を
形成する。次に、図３１に示すように、写真製版技術を
用い、ＲＩＥ等のエッチング法を利用して、バリア層
５、第２の導電層６および反射防止膜９を加工する。
【００６４】このようにして製造された半導体装置にお
いては、接続孔４の側壁４ａに凸部１０を有するように
したので、スパッタ法で形成した第２の導電層６により
接続孔４内部に空間８を残してその空間８の上部を塞い
だ後、高温高圧の印加により上記接続孔４へ第２の導電
層６を埋め込むことが容易にでき、そのため、接続孔４
への第２の導電層６の埋め込み特性が向上する。
いては、接続孔４の側壁４ａに凸部１０を有するように
したので、スパッタ法で形成した第２の導電層６により
接続孔４内部に空間８を残してその空間８の上部を塞い
だ後、高温高圧の印加により上記接続孔４へ第２の導電
層６を埋め込むことが容易にでき、そのため、接続孔４
への第２の導電層６の埋め込み特性が向上する。
【００６５】叉、本実施の形態３においては、バリア層
５をＴｉとその窒化物の積層膜としているが、Ｔｉの酸
化物、酸化窒化物、炭化物、硫化物若しくはケイ化物の
積層膜、または、それらの多層膜を用いても良い。さら
に、バリア層５として、Ｔａ、ＴｉＷ、Ｗ若しくはＭｏ
叉はそれらの窒化物、酸化物、窒化酸化物、炭化物、硫
化物若しくはケイ化物の積層膜、または、それらの多層
膜を用いても良い。叉、バリア層５の形成方法をスパッ
タ法としているが、ＴｉＣｌ４等またはＴｉを含む有機
系のガスを原材料ガスとしたＣＶＤ法を用いても良い。
ここで、これらの場合にも、上記と同様の効果を得られ
ることとなる。
５をＴｉとその窒化物の積層膜としているが、Ｔｉの酸
化物、酸化窒化物、炭化物、硫化物若しくはケイ化物の
積層膜、または、それらの多層膜を用いても良い。さら
に、バリア層５として、Ｔａ、ＴｉＷ、Ｗ若しくはＭｏ
叉はそれらの窒化物、酸化物、窒化酸化物、炭化物、硫
化物若しくはケイ化物の積層膜、または、それらの多層
膜を用いても良い。叉、バリア層５の形成方法をスパッ
タ法としているが、ＴｉＣｌ４等またはＴｉを含む有機
系のガスを原材料ガスとしたＣＶＤ法を用いても良い。
ここで、これらの場合にも、上記と同様の効果を得られ
ることとなる。
【００６６】叉、本実施の形態３においては、第２の導
電層６としてＡｌ−０．５％Ｃｕを用いているが、Ａｌ
に対してＣｕ，Ｔｉ，Ｓｃ，Ｐｄ，Ｓｉ，Ｔａ，Ｍｎ，
Ｍｇ，Ｎｂ，Ｃｒ，Ｃｏ，Ｎｉ，Ａｇ，Ｐｔ，Ｗ，Ａ
ｕ，Ｖを０．０１〜２％含むものであれば良く、また、
Ａｌに対して上記の元素を２種類以上それぞれ０．０１
〜２％含むものであっても良い。さらに、上記Ａｌの代
わりに、第２の導電体６の主成分をＣｕ，ＡｇまたはＰ
ｔとしても良い。加えて、第２の導電体６を純Ｃｕ、純
Ａｌ、純Ａｇまたは純Ｐｔとしても良い。ここで、これ
らの場合にも、上記と同様の効果を得られることとな
る。
電層６としてＡｌ−０．５％Ｃｕを用いているが、Ａｌ
に対してＣｕ，Ｔｉ，Ｓｃ，Ｐｄ，Ｓｉ，Ｔａ，Ｍｎ，
Ｍｇ，Ｎｂ，Ｃｒ，Ｃｏ，Ｎｉ，Ａｇ，Ｐｔ，Ｗ，Ａ
ｕ，Ｖを０．０１〜２％含むものであれば良く、また、
Ａｌに対して上記の元素を２種類以上それぞれ０．０１
〜２％含むものであっても良い。さらに、上記Ａｌの代
わりに、第２の導電体６の主成分をＣｕ，ＡｇまたはＰ
ｔとしても良い。加えて、第２の導電体６を純Ｃｕ、純
Ａｌ、純Ａｇまたは純Ｐｔとしても良い。ここで、これ
らの場合にも、上記と同様の効果を得られることとな
る。
【００６７】叉、本実施の形態３においては、第１の導
電体２を半導体素子１の上部に形成される配線層として
いるが、シリコン基板からなる半導体基板の一主面に形
成されるＢ，Ｐ，またはＡｓ等を含む拡散層としても良
い。この場合においては、絶縁層３のウェットエッチン
グレートの大きい部材３４、３６は、ＴＥＯＳあるいは
シランを原材料とした熱ＣＶＤにより形成したシリコン
酸化膜、酸素を含むガスを用いて形成した熱酸化膜、Ｂ
やＰを含むＢＰＳＧやＢＰＴＥＯＳといったシリコン酸
化膜やシリコン窒化膜、または、これらの積層膜であっ
ても良い。ここで、これらの場合にも、上記と同様の効
果を得られることとなる。
電体２を半導体素子１の上部に形成される配線層として
いるが、シリコン基板からなる半導体基板の一主面に形
成されるＢ，Ｐ，またはＡｓ等を含む拡散層としても良
い。この場合においては、絶縁層３のウェットエッチン
グレートの大きい部材３４、３６は、ＴＥＯＳあるいは
シランを原材料とした熱ＣＶＤにより形成したシリコン
酸化膜、酸素を含むガスを用いて形成した熱酸化膜、Ｂ
やＰを含むＢＰＳＧやＢＰＴＥＯＳといったシリコン酸
化膜やシリコン窒化膜、または、これらの積層膜であっ
ても良い。ここで、これらの場合にも、上記と同様の効
果を得られることとなる。
【００６８】叉、本実施の形態３においては、バリア層
５を形成後、真空連続で、スパッタ法により第２の導電
層６を形成するとしているが、その代わりに、バリア層
５を形成後、上記製造中の半導体装置を大気圧にさら
し、アニールを行い、脱ガスを行い、必要であればスパ
ッタエッチングおよびバリア層の再成膜等を行った後、
スパッタ法により第２の導電層６を形成しても良い。具
体的なアニールの方法は、例えば、Ｎ2 ，Ｏ2 若しくは
ＮＨ3 叉はこれらを２種類以上混合したガスの雰囲気
で、４５０〜９００゜Ｃの温度で、ＲａｐｉｄＴｈｅｒ
ｍａｌ Ａｎｎｅａｌの場合１０〜３００秒間、Ｆｕｒ
ｎａｃｅ Ａｎｎｅａｌの場合１０〜１２０分間行う。
また、上記において、バリア層５を形成後、真空連続
で、アニールを行っても良い。ここで、これらの場合に
も、上記と同様の効果を得られることとなる。
５を形成後、真空連続で、スパッタ法により第２の導電
層６を形成するとしているが、その代わりに、バリア層
５を形成後、上記製造中の半導体装置を大気圧にさら
し、アニールを行い、脱ガスを行い、必要であればスパ
ッタエッチングおよびバリア層の再成膜等を行った後、
スパッタ法により第２の導電層６を形成しても良い。具
体的なアニールの方法は、例えば、Ｎ2 ，Ｏ2 若しくは
ＮＨ3 叉はこれらを２種類以上混合したガスの雰囲気
で、４５０〜９００゜Ｃの温度で、ＲａｐｉｄＴｈｅｒ
ｍａｌ Ａｎｎｅａｌの場合１０〜３００秒間、Ｆｕｒ
ｎａｃｅ Ａｎｎｅａｌの場合１０〜１２０分間行う。
また、上記において、バリア層５を形成後、真空連続
で、アニールを行っても良い。ここで、これらの場合に
も、上記と同様の効果を得られることとなる。
【００６９】叉、本実施の形態３においては、反射防止
膜９はＴｉＮ：２００〜６００Åとしているが、ＴｉＮ
／Ｔｉ：２００〜６００Åとしても良く、Ｔｉ，Ｔａ，
ＴｉＷ，Ｗ若しくはＳｉ叉はそれらの窒化物、酸化物若
しくは酸化窒化物としても良い。また、形成方法もスパ
ッタ法の代わりに、ＣＶＤ法を用いても良い。ここで、
これらの場合にも、上記と同様の効果を得られることと
なる。
膜９はＴｉＮ：２００〜６００Åとしているが、ＴｉＮ
／Ｔｉ：２００〜６００Åとしても良く、Ｔｉ，Ｔａ，
ＴｉＷ，Ｗ若しくはＳｉ叉はそれらの窒化物、酸化物若
しくは酸化窒化物としても良い。また、形成方法もスパ
ッタ法の代わりに、ＣＶＤ法を用いても良い。ここで、
これらの場合にも、上記と同様の効果を得られることと
なる。
【００７０】実施の形態４．本実施の形態４は、第２の
導電体を形成するためのスパッタ法について、スパッタ
ターゲットの表面と絶縁層の表面の間隔を１０〜５０ｍ
ｍとする点で、実施の形態１と相違し、また、接続孔の
開口角を限定するものでない点で、実施の形態１におい
ては接続孔の開口角が８５〜１００゜であることに対し
相違するだけであり、その他の点については上記した実
施の形態１と同様である。
導電体を形成するためのスパッタ法について、スパッタ
ターゲットの表面と絶縁層の表面の間隔を１０〜５０ｍ
ｍとする点で、実施の形態１と相違し、また、接続孔の
開口角を限定するものでない点で、実施の形態１におい
ては接続孔の開口角が８５〜１００゜であることに対し
相違するだけであり、その他の点については上記した実
施の形態１と同様である。
【００７１】本実施の形態４においては、実施の形態１
と比べ、図２ないし図５にて示した工程と、接続孔４の
開口角θが８５〜１００゜に限定されない点を除いて同
様である。また、図６および図７にて示した工程と、ス
パッタ法を用いて第２の導電層６を形成することについ
て同様である。また、図８ないし図１０にて示した工程
とも同様である。しかし、本実施の形態４においては、
図６及び図７にて示した工程において、そこで用いるス
パッタ法の条件が以下に示すような限定をされる点で実
施の形態１と異なる。この点につき、以下に図３２に基
づいて説明する。
と比べ、図２ないし図５にて示した工程と、接続孔４の
開口角θが８５〜１００゜に限定されない点を除いて同
様である。また、図６および図７にて示した工程と、ス
パッタ法を用いて第２の導電層６を形成することについ
て同様である。また、図８ないし図１０にて示した工程
とも同様である。しかし、本実施の形態４においては、
図６及び図７にて示した工程において、そこで用いるス
パッタ法の条件が以下に示すような限定をされる点で実
施の形態１と異なる。この点につき、以下に図３２に基
づいて説明する。
【００７２】図３２において、１〜５については実施の
形態１と同様である。３ａは絶縁層３の表面、１１はス
パッタ粒子であり、φは絶縁層の表面３ａを基準とした
場合のスパッタ粒子１１の入射角度である。１２はスパ
ッタターゲット、１２ａはこのスパッタターゲットの表
面である。１３はスパッタターゲットの表面１２ａと絶
縁層の表面３ａの間隔を表し、本実施の形態においては
１０〜５０ｍｍである。
形態１と同様である。３ａは絶縁層３の表面、１１はス
パッタ粒子であり、φは絶縁層の表面３ａを基準とした
場合のスパッタ粒子１１の入射角度である。１２はスパ
ッタターゲット、１２ａはこのスパッタターゲットの表
面である。１３はスパッタターゲットの表面１２ａと絶
縁層の表面３ａの間隔を表し、本実施の形態においては
１０〜５０ｍｍである。
【００７３】本実施の形態４においては、スパッタター
ゲットの表面１２ａと絶縁層の表面３ａの間隔１３を１
０〜５０ｍｍとすることにより、その間隔が６０ｍｍ程
度である通常のスパッタ法を用いた場合に比べ、絶縁層
の表面３ａに対し垂直以外の入射角度φを有するスパッ
タ粒子１１の割合が高くなり、接続孔４上の第２導電層
６の間隙７が塞がりやすくなる。そのため、スパッタ法
で形成した第２の導電層６により接続孔４内部に空間８
を残してその空間８の上部を塞いだ後、高温高圧の印加
により上記接続孔４へ第２の導電層６を埋め込むことが
容易にでき、接続孔４への第２の導電層６の埋め込み特
性が向上する。
ゲットの表面１２ａと絶縁層の表面３ａの間隔１３を１
０〜５０ｍｍとすることにより、その間隔が６０ｍｍ程
度である通常のスパッタ法を用いた場合に比べ、絶縁層
の表面３ａに対し垂直以外の入射角度φを有するスパッ
タ粒子１１の割合が高くなり、接続孔４上の第２導電層
６の間隙７が塞がりやすくなる。そのため、スパッタ法
で形成した第２の導電層６により接続孔４内部に空間８
を残してその空間８の上部を塞いだ後、高温高圧の印加
により上記接続孔４へ第２の導電層６を埋め込むことが
容易にでき、接続孔４への第２の導電層６の埋め込み特
性が向上する。
【００７４】実施の形態５．本実施の形態５は、第２の
導電体を形成するためのスパッタ法について、圧力を１
０〜１００ｍＴｏｒｒとする点で実施の形態１と相違
し、また、接続孔の開口角を限定するものでない点で、
実施の形態１においては接続孔の開口角が８５〜１００
゜であることに対し相違するだけであり、その他の点に
ついては上記した実施の形態１と同様である。
導電体を形成するためのスパッタ法について、圧力を１
０〜１００ｍＴｏｒｒとする点で実施の形態１と相違
し、また、接続孔の開口角を限定するものでない点で、
実施の形態１においては接続孔の開口角が８５〜１００
゜であることに対し相違するだけであり、その他の点に
ついては上記した実施の形態１と同様である。
【００７５】本実施の形態５においては、実施の形態１
と比べ、図２ないし図５にて示した工程と、接続孔４の
開口角θが８５〜１００゜に限定されない点を除いて同
様である。また、図６および図７にて示した工程と、ス
パッタ法を用いて第２の導電層６を形成することについ
て同様である。また、図８ないし図１０にて示した工程
とも同様である。しかし、本実施の形態５においては、
図６及び図７にて示した工程において、そこで用いるス
パッタ法の条件が以下に示されるような限定をされる点
で実施の形態１と異なる。この点につき、以下に図３３
に基づいて説明する。
と比べ、図２ないし図５にて示した工程と、接続孔４の
開口角θが８５〜１００゜に限定されない点を除いて同
様である。また、図６および図７にて示した工程と、ス
パッタ法を用いて第２の導電層６を形成することについ
て同様である。また、図８ないし図１０にて示した工程
とも同様である。しかし、本実施の形態５においては、
図６及び図７にて示した工程において、そこで用いるス
パッタ法の条件が以下に示されるような限定をされる点
で実施の形態１と異なる。この点につき、以下に図３３
に基づいて説明する。
【００７６】図３３において、１〜５については実施の
形態１と同様である。３ａは絶縁層３の表面、１１はス
パッタ粒子であり、φは絶縁層の表面３ａを基準とした
場合のスパッタ粒子１１の入射角度である。１２はスパ
ッタターゲット、１４は真空チャンバーであり、この中
でスパッタ法による第２の導電体６の積層が行われる。
本実施の形態５においては、この真空チャンバー内の圧
力を１０〜１００ｍＴｏｒｒとしている。
形態１と同様である。３ａは絶縁層３の表面、１１はス
パッタ粒子であり、φは絶縁層の表面３ａを基準とした
場合のスパッタ粒子１１の入射角度である。１２はスパ
ッタターゲット、１４は真空チャンバーであり、この中
でスパッタ法による第２の導電体６の積層が行われる。
本実施の形態５においては、この真空チャンバー内の圧
力を１０〜１００ｍＴｏｒｒとしている。
【００７７】本実施の形態５においては、真空チャンバ
ー内の圧力を１０〜１００ｍＴｏｒｒとすることによ
り、絶縁層の表面３ａに対し垂直以外の入射角度φを有
するスパッタ粒子１１の割合が高くなり、接続孔４上の
第２導電層６の間隙７が塞がりやすくなる。そのため、
スパッタ法で形成した第２の導電層６により接続孔４内
部に空間８を残してその空間８の上部を塞いだ後、高温
高圧の印加により上記接続孔４へ第２の導電層６を埋め
込むことが容易にでき、接続孔４への第２の導電層６の
埋め込み特性が向上する。
ー内の圧力を１０〜１００ｍＴｏｒｒとすることによ
り、絶縁層の表面３ａに対し垂直以外の入射角度φを有
するスパッタ粒子１１の割合が高くなり、接続孔４上の
第２導電層６の間隙７が塞がりやすくなる。そのため、
スパッタ法で形成した第２の導電層６により接続孔４内
部に空間８を残してその空間８の上部を塞いだ後、高温
高圧の印加により上記接続孔４へ第２の導電層６を埋め
込むことが容易にでき、接続孔４への第２の導電層６の
埋め込み特性が向上する。
【００７８】実施の形態６．本実施の形態６は、第２の
導電体を形成するためのスパッタ法について、スパッタ
ターゲットの表面を｛１１０｝面とする点で実施の形態
１と相違し、また、接続孔の開口角を限定するものでな
い点で、実施の形態１において接続孔の開口角が８５〜
１００゜であることに対し相違するだけであり、その他
の点については上記した実施の形態１と同様である。
導電体を形成するためのスパッタ法について、スパッタ
ターゲットの表面を｛１１０｝面とする点で実施の形態
１と相違し、また、接続孔の開口角を限定するものでな
い点で、実施の形態１において接続孔の開口角が８５〜
１００゜であることに対し相違するだけであり、その他
の点については上記した実施の形態１と同様である。
【００７９】本実施の形態６においては、実施の形態１
と比べ、図２ないし図５にて示した工程と、接続孔４の
開口角θが８５〜１００゜に限定されない点を除いて同
様である。また、図６および図７にて示した工程と、ス
パッタ法を用いて第２の導電層６を形成することについ
て同様である。また、図８ないし図１０にて示した工程
とも同様である。しかし、本実施の形態６においては、
図６及び図７にて示した工程において、そこで用いるス
パッタ法の条件が以下に示すような限定をされる点で実
施の形態１と異なる。この点につき、以下に図３４に基
づいて説明する。
と比べ、図２ないし図５にて示した工程と、接続孔４の
開口角θが８５〜１００゜に限定されない点を除いて同
様である。また、図６および図７にて示した工程と、ス
パッタ法を用いて第２の導電層６を形成することについ
て同様である。また、図８ないし図１０にて示した工程
とも同様である。しかし、本実施の形態６においては、
図６及び図７にて示した工程において、そこで用いるス
パッタ法の条件が以下に示すような限定をされる点で実
施の形態１と異なる。この点につき、以下に図３４に基
づいて説明する。
【００８０】図３４において、１〜５については実施の
形態１と同様である。３ａは絶縁層３の表面、１１はス
パッタ粒子であり、φは絶縁層の表面３ａを基準とした
場合のスパッタ粒子１１の入射角度である。１２はスパ
ッタターゲット、１２ａはこのスパッタターゲットの表
面である。本実施の形態６においては、上記スパッタタ
ーゲットの表面１２ａを｛１１０｝面としている。
形態１と同様である。３ａは絶縁層３の表面、１１はス
パッタ粒子であり、φは絶縁層の表面３ａを基準とした
場合のスパッタ粒子１１の入射角度である。１２はスパ
ッタターゲット、１２ａはこのスパッタターゲットの表
面である。本実施の形態６においては、上記スパッタタ
ーゲットの表面１２ａを｛１１０｝面としている。
【００８１】本実施の形態６においては、スパッタター
ゲットの表面１２ａを｛１１０｝面とすることにより、
絶縁層の表面３ａに対し垂直以外の入射角度φを有する
スパッタ粒子１１の割合が高くなり、接続孔４上の第２
導電層６の間隙７が塞がりやすくなる。そのため、スパ
ッタ法で形成した第２の導電層６により接続孔４内部に
空間８を残してその空間８の上部を塞いだ後、高温高圧
の印加により上記接続孔４へ第２の導電層６を埋め込む
ことが容易にでき、接続孔４への第２の導電層６の埋め
込み特性が向上する。
ゲットの表面１２ａを｛１１０｝面とすることにより、
絶縁層の表面３ａに対し垂直以外の入射角度φを有する
スパッタ粒子１１の割合が高くなり、接続孔４上の第２
導電層６の間隙７が塞がりやすくなる。そのため、スパ
ッタ法で形成した第２の導電層６により接続孔４内部に
空間８を残してその空間８の上部を塞いだ後、高温高圧
の印加により上記接続孔４へ第２の導電層６を埋め込む
ことが容易にでき、接続孔４への第２の導電層６の埋め
込み特性が向上する。
【００８２】
【発明の効果】この発明に係る半導体装置は、第１の導
電層と絶縁層を挟んでその上層に位置する第２の導電層
の電気的な接続のために、上記絶縁層に形成された接続
孔への第２の導電層の埋め込み特性を向上できるという
効果を有するものである。
電層と絶縁層を挟んでその上層に位置する第２の導電層
の電気的な接続のために、上記絶縁層に形成された接続
孔への第２の導電層の埋め込み特性を向上できるという
効果を有するものである。
【００８３】この発明に係る半導体装置の製造方法は、
第１の導電層と絶縁層を挟んでその上層に位置する第２
の導電層の電気的な接続のために、上記絶縁層に形成さ
れた接続孔への第２の導電層の埋め込み特性を向上でき
るという効果を有するものである。
第１の導電層と絶縁層を挟んでその上層に位置する第２
の導電層の電気的な接続のために、上記絶縁層に形成さ
れた接続孔への第２の導電層の埋め込み特性を向上でき
るという効果を有するものである。
【図１】 この発明の実施の形態１を示す要部断面図。
【図２】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図３】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図４】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図５】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図６】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図７】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図８】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図９】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図１０】 この発明の実施の形態１を工程順に示す要
部断面図。
部断面図。
【図１１】 この発明の実施の形態２を示す要部断面
図。
図。
【図１２】 この発明の実施の形態２を工程順に示す要
部断面図。
部断面図。
【図１３】 この発明の実施の形態２を工程順に示す要
部断面図。
部断面図。
【図１４】 この発明の実施の形態２を工程順に示す要
部断面図。
部断面図。
【図１５】 この発明の実施の形態２を工程順に示す要
部断面図。
部断面図。
【図１６】 この発明の実施の形態２を工程順に示す要
部断面図。
部断面図。
【図１７】 この発明の実施の形態２を工程順に示す要
部断面図。
部断面図。
【図１８】 この発明の実施の形態２を工程順に示す要
部断面図。
部断面図。
【図１９】 この発明の実施の形態２を工程順に示す要
部断面図。
部断面図。
【図２０】 この発明の実施の形態２を工程順に示す要
部断面図。
部断面図。
【図２１】 この発明の実施の形態３を示す要部断面
図。
図。
【図２２】 この発明の実施の形態３を工程順に示す要
部断面図。
部断面図。
【図２３】 この発明の実施の形態３を工程順に示す要
部断面図。
部断面図。
【図２４】 この発明の実施の形態３を工程順に示す要
部断面図。
部断面図。
【図２５】 この発明の実施の形態３を工程順に示す要
部断面図。
部断面図。
【図２６】 この発明の実施の形態３を工程順に示す要
部断面図。
部断面図。
【図２７】 この発明の実施の形態３を工程順に示す要
部断面図。
部断面図。
【図２８】 この発明の実施の形態３を工程順に示す要
部断面図。
部断面図。
【図２９】 この発明の実施の形態３を工程順に示す要
部断面図。
部断面図。
【図３０】 この発明の実施の形態３を工程順に示す要
部断面図。
部断面図。
【図３１】 この発明の実施の形態３を工程順に示す要
部断面図。
部断面図。
【図３２】 この発明の実施の形態４におけるスパッタ
法を示す図。
法を示す図。
【図３３】 この発明の実施の形態５におけるスパッタ
法を示す図。
法を示す図。
【図３４】 この発明の実施の形態６におけるスパッタ
法を示す図。
法を示す図。
【図３５】 従来の半導体装置の製造方法を工程順に示
す要部断面図。
す要部断面図。
【図３６】 従来の半導体装置の製造方法を工程順に示
す要部断面図。
す要部断面図。
【図３７】 従来の半導体装置の製造方法を工程順に示
す要部断面図。
す要部断面図。
【図３８】 従来の半導体装置の製造方法を工程順に示
す要部断面図。
す要部断面図。
１ 半導体素子叉は半導体基板、 ２ 第１の導電体、
３ 絶縁層、３ａ 絶縁層の表面、 ４ 接続
孔、 ４ａ 接続孔の側壁、４ｂ 接続孔の底部、
５ バリア層、 ６ 第２の導電体、７ 第２の導
電体の間隙、 ８ 空間、 ９ 反射防止膜、１０
接続孔の側壁の凸部、 １１ スパッタ粒子、１２
スパッタターゲット、 １２ａ スパッタターゲッ
トの表面、１３ スパッタターゲットの表面と絶縁層の
表面の間隔、１４ 真空チャンバー ３１、３３ ドライエッチングレートの大きい部材、３
２ ドライエッチングレートの小さい部材、３４、３６
ウェットエッチングレートの大きい部材、３５ ウェ
ットエッチングレートの小さい部材、θ 接続孔の開口
角、 φ スパッタ粒子の入射角度。
３ 絶縁層、３ａ 絶縁層の表面、 ４ 接続
孔、 ４ａ 接続孔の側壁、４ｂ 接続孔の底部、
５ バリア層、 ６ 第２の導電体、７ 第２の導
電体の間隙、 ８ 空間、 ９ 反射防止膜、１０
接続孔の側壁の凸部、 １１ スパッタ粒子、１２
スパッタターゲット、 １２ａ スパッタターゲッ
トの表面、１３ スパッタターゲットの表面と絶縁層の
表面の間隔、１４ 真空チャンバー ３１、３３ ドライエッチングレートの大きい部材、３
２ ドライエッチングレートの小さい部材、３４、３６
ウェットエッチングレートの大きい部材、３５ ウェ
ットエッチングレートの小さい部材、θ 接続孔の開口
角、 φ スパッタ粒子の入射角度。
Claims (23)
- 【請求項１】 半導体素子の上部叉は半導体基板の一主
面に形成された第１の導電層と、 この第１の導電層上に形成され、径が底部以外の部分で
最小となる接続孔が形成された絶縁層と、 この絶縁層の上に形成された第２の導電層とを備えた半
導体装置。 - 【請求項２】 半導体素子の上部叉は半導体基板の一主
面に形成された第１の導電層と、 この第１の導電層上に形成され、側壁に凸部を有する接
続孔が形成された絶縁層と、 この絶縁層の上に形成された第２の導電層とを備えた半
導体装置。 - 【請求項３】 絶縁層はエッチングレートの異なる複数
の部材を有し、接続孔の側壁の凸部の一部は上記複数の
部材の内のエッチングレートの小さい部材により形成さ
れていることを特徴とする請求項２記載の半導体装置。 - 【請求項４】 接続孔の側壁の凸部は上記接続孔の深さ
の半分より浅い部分に位置することを特徴とする請求項
２または請求項３記載の半導体装置。 - 【請求項５】 第１の導電層は配線層または導電性を有
する拡散層を備えることを特徴とする請求項１ないし請
求項４のいずれか一項記載の半導体装置。 - 【請求項６】 第２の導電層は配線層を有することを特
徴とする請求項１ないし請求項５のいずれか一項記載の
半導体装置。 - 【請求項７】 第１の導電層または第２の導電層は金属
膜を有することを特徴とする請求項５または請求項６記
載の半導体装置。 - 【請求項８】 接続孔の底部にはバリア層が形成されて
いることを特徴とする請求項１ないし請求項７のいずれ
か一項記載の半導体装置。 - 【請求項９】 第２の導電層の上部には反射防止膜が形
成されていることを特徴とする請求項１ないし請求項８
のいずれか一項記載の半導体装置。 - 【請求項１０】 半導体素子の上部叉は半導体基板の一
主面に第１の導電層を形成する工程と、 上記第１の導電層上に絶縁層を形成する工程と、 上記絶縁層に接続孔を形成する工程と、 スパッタ法により上記絶縁層上に第２の導電層を形成す
る工程と、 上記第２の導電層に圧力を加えることにより、上記接続
孔に第２の導電層を埋め込む工程を含み、 上記接続孔は、上記第２の導電層がその接続孔内部に空
間を残してその空間の上部を覆うことが可能な形状に形
成することを特徴とする半導体装置の製造方法。 - 【請求項１１】 半導体素子の上部叉は半導体基板の一
主面に第１の導電層を形成する工程と、 上記第１の導電層上に絶縁層を形成する工程と、 上記絶縁層に開口角が８５〜１００゜となる接続孔を形
成する工程と、 スパッタ法により上記絶縁層上に第２の導電層を形成す
る工程と、 上記第２の導電層に圧力を加えることにより、上記接続
孔に第２の導電層を埋め込む工程を含む半導体装置の製
造方法。 - 【請求項１２】 半導体素子の上部叉は半導体基板の一
主面に第１の導電層を形成する工程と、 上記第１の導電層上に絶縁層を形成する工程と、 側壁が凸部を有するように、上記絶縁層に接続孔を形成
する工程と、 スパッタ法により上記絶縁層上に第２の導電層を形成す
る工程と、 上記第２の導電層に圧力を加えることにより、上記接続
孔に第２の導電層を埋め込む工程を含む半導体装置の製
造方法。 - 【請求項１３】 絶縁層の一部はエッチングレートの異
なる複数の部材により形成し、接続孔の側壁の凸部の一
部はエッチングレートの小さい部材により形成すること
を特徴とする請求項１２記載の半導体装置の製造方法。 - 【請求項１４】 接続孔の側壁の凸部は上記接続孔の深
さの半分より浅い部分に形成することを特徴とする請求
項１２または請求項１３記載の半導体装置の製造方法。 - 【請求項１５】 第１の導電層の少なくとも一部は配線
層または導電性を有する拡散層により形成することを特
徴とする請求項１０ないし請求項１４のいずれか一項記
載の半導体装置の製造方法。 - 【請求項１６】 第２の導電層の少なくとも一部は配線
層により形成することを特徴とする請求項１０ないし請
求項１５のいずれか一項記載の半導体装置の製造方法。 - 【請求項１７】 第１の導電層の少なくとも一部または
第２の導電層の少なくとも一部は金属膜により形成する
ことを特徴とする請求項１５または請求項１６記載の半
導体装置の製造方法。 - 【請求項１８】 接続孔の底部にバリア層を形成するこ
とを特徴とする請求項１０ないし請求項１７のいずれか
一項記載の半導体装置の製造方法。 - 【請求項１９】 第２の導電層の上部に反射防止膜を形
成することを特徴とする請求項１０ないし請求項１８の
いずれか一項記載の半導体装置の製造方法。 - 【請求項２０】 半導体素子の上部叉は半導体基板の一
主面に第１の導電層を形成する工程と、 上記第１の導電層上に絶縁層を形成する工程と、 上記絶縁層に接続孔を形成する工程と、 上記絶縁層の表面に対し垂直以外の入射角度を有するス
パッタ粒子の割合が高くなるようなスパッタ法により、
上記絶縁層上に第２の導電層を形成する工程と、 上記第２の導電層に圧力を加えることにより、上記接続
孔を第２の導電層で埋め込む工程を含む半導体装置の製
造方法。 - 【請求項２１】 半導体素子の上部叉は半導体基板の一
主面に第１の導電層を形成する工程と、 上記第１の導電層上に絶縁層を形成する工程と、 上記絶縁層に接続孔を形成する工程と、 スパッタターゲットの表面と上記絶縁層の表面の間隔を
１０〜５０ｍｍとするスパッタ法により上記絶縁層上に
第２の導電層を形成する工程と、 上記第２の導電層に圧力を加えることにより、上記接続
孔を第２の導電層で埋め込む工程を含む半導体装置の製
造方法。 - 【請求項２２】 半導体素子の上部叉は半導体基板の一
主面に第１の導電層を形成する工程と、 上記第１の導電層上に絶縁層を形成する工程と、 上記絶縁層に接続孔を形成する工程と、 圧力を１０〜１００ｍＴｏｒｒとするスパッタ法により
上記絶縁層上に第２の導電層を形成する工程と、 上記第２の導電層に圧力を加えることにより、上記接続
孔を第２の導電層で埋め込む工程を含む半導体装置の製
造方法。 - 【請求項２３】 半導体素子の上部叉は半導体基板の一
主面に第１の導電層を形成する工程と、 上記第１の導電層上に絶縁層を形成する工程と、 上記絶縁層に接続孔を形成する工程と、 スパッタターゲットの表面を｛１１０｝面とするスパッ
タ法により上記絶縁層上に第２の導電層を形成する工程
と、 上記第２の導電層に圧力を加えることにより、上記接続
孔を第２の導電層で埋め込む工程を含む半導体装置の製
造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7258523A JPH09102541A (ja) | 1995-10-05 | 1995-10-05 | 半導体装置及びその製造方法 |
| TW084113792A TW344125B (en) | 1995-10-05 | 1995-12-21 | Semiconductor device and its manufacture |
| US08/618,304 US6002175A (en) | 1995-10-05 | 1996-03-18 | Semiconductor device with improved connection hole for embedding an electrically conductive layer portion |
| KR1019960010799A KR100246485B1 (ko) | 1995-10-05 | 1996-04-10 | 반도체 장치 및 그 제조방법 |
| DE19614331A DE19614331A1 (de) | 1995-10-05 | 1996-04-11 | Halbleiterbauelement und Verfahren zur Herstellung desselben |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7258523A JPH09102541A (ja) | 1995-10-05 | 1995-10-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102541A true JPH09102541A (ja) | 1997-04-15 |
Family
ID=17321400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7258523A Pending JPH09102541A (ja) | 1995-10-05 | 1995-10-05 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6002175A (ja) |
| JP (1) | JPH09102541A (ja) |
| KR (1) | KR100246485B1 (ja) |
| DE (1) | DE19614331A1 (ja) |
| TW (1) | TW344125B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429120B1 (en) | 2000-01-18 | 2002-08-06 | Micron Technology, Inc. | Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals |
| US6171957B1 (en) | 1997-07-16 | 2001-01-09 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of semiconductor device having high pressure reflow process |
| JP3033564B2 (ja) * | 1997-10-02 | 2000-04-17 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| DE69939255D1 (de) * | 1998-02-27 | 2008-09-18 | Stella Chemifa K K | Oberflächenbehandlungsmittel für mikrobearbeitung und verfahren zur behandlung einer oberfläche |
| JPH11317446A (ja) * | 1998-05-01 | 1999-11-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3631392B2 (ja) | 1998-11-02 | 2005-03-23 | 株式会社神戸製鋼所 | 配線膜の形成方法 |
| US6333560B1 (en) * | 1999-01-14 | 2001-12-25 | International Business Machines Corporation | Process and structure for an interlock and high performance multilevel structures for chip interconnects and packaging technologies |
| US6146517A (en) * | 1999-05-19 | 2000-11-14 | Infineon Technologies North America Corp. | Integrated circuits with copper metallization for interconnections |
| US6777738B2 (en) * | 1999-06-09 | 2004-08-17 | Renesas Technology Corp. | Semiconductor integrated circuit |
| US6380628B2 (en) * | 1999-08-18 | 2002-04-30 | International Business Machines Corporation | Microstructure liner having improved adhesion |
| WO2001013427A1 (en) * | 1999-08-18 | 2001-02-22 | Advanced Micro Devices, Inc. | Method for contact size control for nand technology |
| JP2001148367A (ja) * | 1999-11-22 | 2001-05-29 | Nec Corp | 半導体装置の製造方法及び半導体装置の製造装置 |
| US6420262B1 (en) | 2000-01-18 | 2002-07-16 | Micron Technology, Inc. | Structures and methods to enhance copper metallization |
| US6376370B1 (en) | 2000-01-18 | 2002-04-23 | Micron Technology, Inc. | Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy |
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- 1995-10-05 JP JP7258523A patent/JPH09102541A/ja active Pending
- 1995-12-21 TW TW084113792A patent/TW344125B/zh not_active IP Right Cessation
-
1996
- 1996-03-18 US US08/618,304 patent/US6002175A/en not_active Expired - Lifetime
- 1996-04-10 KR KR1019960010799A patent/KR100246485B1/ko not_active IP Right Cessation
- 1996-04-11 DE DE19614331A patent/DE19614331A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| KR970023742A (ko) | 1997-05-30 |
| DE19614331A1 (de) | 1997-04-10 |
| TW344125B (en) | 1998-11-01 |
| US6002175A (en) | 1999-12-14 |
| KR100246485B1 (ko) | 2000-03-15 |
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