KR101847628B1 - 금속함유 도전 라인을 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

금속함유 도전 라인을 포함하는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

반도체 소자는 반도체 기판에 형성된 트렌치 내부에서 트렌치의 내벽을 따라 연장되고 트렌치 내부에서 제1 방향을 따라 제1 폭의 배선 공간을 한정하는 금속함유 배리어막과, 금속함유 배리어막 위에서 배선 공간 내에 형성되고, 제1 방향을 따라 제1 폭의 입경을 가지는 적어도 하나의 금속 그레인을 포함하는 금속함유 도전 라인을 포함한다. 반도체 소자 제조 방법에서는, 반도체 기판상에 적어도 2 개의 시드층과, 적어도 2 개의 시드층 사이에 개재되고 복수의 금속 그레인을 포함하는 적어도 1 개의 금속층을 포함하는 금속함유 적층 구조를 형성한다. 금속함유 적층 구조의 일부를 식각하여 금속함유 적층 구조의 나머지 일부로 구성되는 금속함유 배선 패턴을 형성하고, 금속함유 배선 패턴을 열처리한다.

Description

금속함유 도전 라인을 포함하는 반도체 소자 및 그 제조 방법 {Semiconductor device including metal-containing conductive line and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 금속함유 도전 라인을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 피쳐 사이즈 (feature size)가 감소함에 따라 반도체 기판의 트렌치 내에 매립형 배선, 예를 들면 매립형 워드 라인을 형성하는 기술에 대한 연구가 진행되고 있다. 반도체 소자의 디자인 룰 (design rule)이 감소할수록 낮은 저항을 가지는 매립형 워드 라인을 구현할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 낮은 저항의 매립형 배선을 구비하는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 낮은 저항의 매립형 배선을 구비하는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 사상에 따른 반도체 소자는 트렌치가 형성된 반도체 기판과, 상기 트렌치 내부에서 상기 트렌치의 내벽을 따라 연장되고 상기 트렌치 내부에서 제1 방향을 따라 제1 폭의 배선 공간을 한정하는 금속함유 배리어막과, 상기 금속함유 배리어막 위에서 상기 배선 공간 내에 형성되고, 상기 제1 방향을 따라 상기 제1 폭의 입경을 가지는 적어도 하나의 금속 그레인을 포함하는 금속함유 도전 라인을 포함한다.
본 발명의 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서는, 반도체 기판상에 적어도 2 개의 시드층 (seed layer)과, 상기 적어도 2 개의 시드층 사이에 개재되고 복수의 금속 그레인을 포함하는 적어도 1 개의 금속층을 포함하는 금속함유 적층 구조를 형성한다. 상기 금속함유 적층 구조의 일부를 식각하여 상기 금속함유 적층 구조의 나머지 일부로 구성되는 금속함유 배선 패턴을 형성한다. 상기 금속함유 배선 패턴을 열처리한다.
또한, 본 발명의 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서는, 반도체 기판에 트렌치를 형성한다. 상기 트렌치 내부에서 상기 트렌치의 내벽을 따라 연장되고 상기 트렌치 내부에서 제1 방향을 따라 제1 폭의 배선 공간을 한정하는 하부막을 형성한다. 상기 하부막 위에서 상기 트렌치의 내벽을 따라 연장되는 복수의 시드층 (seed layer)과, 상기 복수의 시드층 중 어느 하나의 시드층 위에서 상기 트렌치의 내벽을 따라 연장되고 상기 제1 방향을 따라 상기 제1 폭의 1/2 보다 작은 폭의 입경을 가지는 복수의 금속 그레인으로 이루어지는 적어도 하나의 금속층을 포함하는 금속함유 적층 구조를 형성한다. 상기 금속함유 적층 구조의 일부를 식각하여 상기 금속함유 적층 구조의 나머지 일부로 구성되는 금속함유 배선 패턴을 형성한다. 상기 금속함유 배선 패턴 내에서 상기 복수의 금속 그레인중 적어도 일부의 금속 그레인의 크기를 증가시킨다.
본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법에서는 금속함유 도전 라인을 형성하는 데 있어서, 먼저 비교적 작은 두께를 가지는 복수의 금속층을 포함하는 원하는 두께의 금속함유 적층 구조를 형성한 후, 상기 적층 구조 중 필요한 부분 만을 남기기 위한 에치백 공정을 행하고, 상기 식각 공정 후 남아 있는 적층 구조를 열처리하여 금속 그레인의 크기를 증가시켜 원하는 전기적 특성을 제공할 수 있는 도전 라인을 형성한다. 상기 에치백 공정은 비교적 작은 두께로 형성된 복수의 금속층 내에 비교적 작은 크기의 금속 그레인들을 포함하고 있는 상태에서 행하므로, 에치백 후 남아 있는 적층 구조에서의 표면 모폴로지 특성이 양호하게 되고, 반도체 기판상에 형성되는 복수의 금속함유 배선 패턴에서의 모폴로지 균일도 편차가 작아진다. 따라서, 이와 같은 방법으로 형성된 도전 라인을 트랜지스터의 워드 라인으로 사용할 때, 문턱 전압 (Vt)의 산포 열화를 방지할 수 있다. 또한, 상기 식각 공정 후 남아 있는 적층 구조의 열처리에 의해 금속 그레인들의 크기가 증가되므로, 이와 같이 증가된 금속 그레인들을 포함하는 도전 라인에서의 저항을 감소시킬 수 있다.
도 1a 및 도 1b는 각각 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2e는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a는 도 2d의 금속함유 적층 구조에 포함된 상기 제1, 제2, 및 제3 금속층을 구성하는 복수의 금속 그레인을 개략적으로 도시한 단면도이다.
도 3b는 도 2e의 금속함유 도전 라인을 구성하는 복수의 금속 그레인을 개략적으로 도시한 단면도이다.
도 4a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 레이아웃이다.
도 4b는 도 4a의 4B - 4B'선 단면도이다.
도 4c는 도 4a 및 도 4b의 매몰 워드 라인 및 그 주변에 있는 일부 요소들의 평면도이다.
도 5a 내지 도 5k는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6은 도 5e의 사각형 점선 영역(A)을 확대하여 도시한 단면도이다.
도 7a 내지 도 7d는 본 발명의 기술적 사상에 의한 방법에 의해 형성된 벌크 W 막의 표면 모폴로지를 평가한 SEM (scanning electron microscope) 사진들이다.
도 8a 및 도 8b는 본 발명의 기술적 사상에 의한 방법에 의해 형성된 금속함유 적층 구조의 열처리에 따른 효과를 평가한 SEM 사진들이다.
도 9는 본 발명의 기술적 사상에 의한 방법에 의해 반도체 기판의 복수의 트렌치 내에 형성된 금속함유 적층 구조의 열처리에 따른 저항 감소 효과를 평가한 그래프이다.
도 10은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 11은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 12는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 시스템의 개략도이다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a 및 도 1b는 각각 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 1a의 공정 S10에서, 도전 영역을 포함하는 반도체 기판상에 금속함유 배리어막을 형성한다. 상기 금속함유 배리어막은 상기 도전 영역 위에 형성될 수 있다. 일부 실시예에서, 상기 금속함유 배리어막은 Ti, Ta, TiN, TaN, 또는 TiSiN 중 적어도 하나를 포함할 수 있다.
공정 S20에서, 상기 금속함유 배리어막상에 적어도 2 개의 시드층 (seed layer)과, 상기 적어도 2 개의 시드층 사이에 개재되고 복수의 금속 그레인을 포함하는 적어도 1 개의 금속층을 포함하는 금속함유 적층 구조를 형성한다. 일부 실시예에서, 상기 복수의 금속 그레인은 W, Mo, Pt, 또는 Rh 중 적어도 하나를 포함할 수 있다.
도 1b에는 공정 S20을 수행하기 위한 다양한 방법들 중 하나의 방법이 예시되어 있다.
공정 S22에서, 먼저 상기 금속함유 배리어막상에 시드층을 형성한다. 상기 시드층을 형성하기 위하여, 붕소 (B) 함유 가스를 사용하는 ALD (atomic layer deposition) 공정을 이용할 수 있다. 일부 실시예에서, 상기 시드층을 형성하기 위하여, 상기 금속함유 배리어막 위에 붕소 함유 가스를 공급하고 퍼지 (purge)한 후, 금속함유 가스를 공급하고 퍼지하는 과정으로 이루어지는 ALD 공정 사이클을 3 ∼ 10 회 반복할 수 있다. 상기 붕소 함유 가스로서 B2H6 가스를 사용할 수 있다. 상기 금속층으로서 텅스텐막을 형성하는 경우에는 상기 금속함유 가스로서 WF6 가스를 사용할 수 있다. 상기 시드층은 적어도 30 Å의 두께를 가지도록 형성될 수 있다.
공정 S24에서, 상기 시드층 위에 금속 함유 가스를 공급하여 금속층을 형성한다. 상기 금속 함유 가스는 형성하고자 하는 금속층에 따라 다양하게 선택될 수 있다. 일부 실시예에서, 상기 금속 함유 가스는 W, Mo, Pt, 또는 Rh 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 금속층이 텅스텐 (W) 막인 경우, 상기 금속 함유 가스로서 WF6 가스를 사용할 수 있다. 일부 실시예에서, 상기 시드층 위에 WF6 가스 및 H2 가스를 공급하여 CVD (chemical vapor deposition) 공정에 의해 W 막을 성장시킬 수 있다. 상기 금속층은 원하는 바에 따라 다양한 두께로 형성될 수 있다. 예를 들면, 상기 금속층은 약 100 ∼ 500 Å의 두께로 형성될 수 있다.
공정 S26에서, 원하는 두께의 금속함유 적층 구조가 얻어졌는지 판단한다. 상기 금속함유 적층 구조의 총 두께가 원하는 두께 미만이면, 공정 S22 및 공정 S24를 반복한다. 공정 S26에서 상기 금속함유 적층 구조의 총 두께가 원하는 두께로 되었다고 판단하면, 도 1a의 공정 S30을 수행한다.
도 1a의 공정 S30에서, 상기 금속함유 적층 구조의 일부를 식각하여 상기 금속함유 적층 구조의 나머지 일부로 이루어지는 금속함유 배선 패턴을 형성한다.
공정 S40에서, 상기 금속함유 배선 패턴을 열처리하여 상기 금속함유 배선 패턴에 포함되어 있는 복수의 금속 그레인의 크기를 증가시킨다. 일부 실시예에서, 상기 금속함유 배선 패턴의 열처리는 약 800 ∼ 1000 ℃의 범위 내에서 선택되는 온도 하에서 행해질 수 있다. 일부 실시예에서, 상기 금속함유 배선 패턴의 열처리는 H2, N2, 또는 Ar 중 적어도 하나의 가스 분위기 하에서 행해질 수 있다.
도 2a 내지 도 2e는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(200)상의 도전 영역(202) 위에 금속함유 배리어막(210)을 형성한다. 일부 실시예에서, 상기 금속함유 배리어막(210)은 Ti, Ta, TiN, TaN, 또는 TiSiN 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 금속함유 배리어막(210)은 TiN, Ti＼TiN, TaN, Ta＼TaN, 또는 TiSiN으로 이루어질 수 있다. 상기 금속함유 배리어막(210)은 ALD 또는 CVD 공정을 이용하여 형성될 수 있다. 상기 금속함유 배리어막(210)은 약 20 ∼ 100 Å의 두께로 형성될 수 있다.
도 2b를 참조하면, 상기 금속함유 배리어막(210) 위에 제1 시드층(222)을 형성한다. 일부 실시예에서, 상기 제1 시드층(222)은 B2H6 가스를 사용하는 ALD 공정에 의해 형성될 수 있다. 상기 제1 시드층(222)은 적어도 30 Å의 두께를 가지도록 형성될 수 있다. 상기 제1 시드층(222)은 B 원자 및 W 원자를 포함하는 비정질 시드층으로 이루어질 수 있다. 일부 실시예에서, 상기 제1 시드층(222)을 형성하기 위하여, 상기 금속함유 배리어막(210) 위에 B2H6 가스를 공급하고 퍼지한 후, WF6 가스를 공급하고 퍼지하는 과정으로 이루어지는 ALD 공정 사이클을 3 ∼ 10 회 반복할 수 있다. 이와 같은 방법으로 상기 제1 시드층(222)을 형성한 경우, 상기 제1 시드층(222)은 W 원자 및 B 원자를 포함하게 된다.
도 2c를 참조하면, 상기 제1 시드층(222) 위에 제1 금속층(232)을 형성한다. 일부 실시예에서, 상기 제1 금속층(232)은 W, Mo, Pt, 또는 Rh 중 적어도 하나를 포함하도록 형성될 수 있다. 상기 제1 금속층(232)은 CVD 공정에 의해 형성될 수 있다. 상기 제1 금속층(232)을 형성하기 위하여, 상기 제1 시드층(222) 위에 WF6 가스 및 H2 가스를 공급하여 CVD 공정에 의해 W 막을 성장시킬 수 있다. 상기 제1 금속층(232)은 약 50 ∼ 500 Å의 두께로 형성될 수 있으며, 이에 제한되는 것은 아니다.
도 2d를 참조하면, 상기 제1 금속층(232) 위에 제2 시드층(224), 제2 금속층(234), 제3 시드층(226), 및 제3 금속층(236)을 차례로 형성한다. 일부 실시예에서, 상기 제2 시드층(224) 및 제3 시드층(226)은 각각 도 2b를 참조하여 설명한 상기 제1 시드층(222) 형성 공정과 동일한 공정에 의해 형성될 수 있으며, 이에 제한되는 것은 아니다. 또한, 상기 제2 금속층(234) 및 제3 금속층(236)은 각각 도 2c를 참조하여 설명한 상기 제1 금속층(232) 형성 공정과 동일한 공정에 의해 형성될 수 있으며, 이에 제한되는 것은 아니다.
상기한 공정들을 행한 결과로서, 상기 금속함유 배리어막(210) 위에는 제1, 제2, 및 제3 시드층 (222, 224, 226)으로 구성되는 3 개의 시드층과 제1, 제2, 및 제3 금속층(232, 234, 236)으로 구성되는 3 개의 금속층을 포함하는 금속함유 적층 구조(240)가 형성된다. 상기 제1, 제2, 및 제3 금속층(232, 234, 236)은 각각 제1, 제2 및 제3 시드층 (222, 224, 226)의 위에 비교적 작은 두께로 형성된다. 금속층을 CVD 공정에 의해 형성할 때, 금속층을 구성하는 복수의 금속 그레인의 크기는 상기 금속층의 두께에 비례하게 된다. 따라서, 비교적 작은 두께를 가지는 상기 제1, 제2, 및 제3 금속층(232, 234, 236)을 구성하는 복수의 금속 그레인 각각의 크기는 상기 제1, 제2, 및 제3 금속층(232, 234, 236) 각각의 두께의 총 합에 상응하는 두께를 가지는 비교적 두꺼운 금속층을 구성하는 금속 그레인의 크기에 비해 작다. 따라서, 필요한 두께의 금속층을 형성하기 위하여 상기 제1, 제2, 및 제3 금속층(232, 234, 236)으로 여러 횟수에 걸쳐 나누어 형성함으로써, 비교적 작은 크기의 금속 그레인으로 이루어지는 금속층을 형성할 수 있다.
도 3a는 도 2d의 결과물에서 상기 금속함유 적층 구조(240)에 포함된 상기 제1, 제2, 및 제3 금속층(232, 234, 236)을 구성하는 복수의 금속 그레인(232G, 234G, 236G)을 개략적으로 도시한 단면도이다.
도시하지는 않았으나, 도 2d의 결과물로부터 상기 금속함유 적층 구조(240)의 불필요한 부분을 식각하여 제거할 수 있다. 이 때, 상기 제1, 제2, 및 제3 금속층(232, 234, 236)은 각각 조밀하게 형성된 비교적 작은 입경을 가지는 복수의 금속 그레인(232G, 234G, 236G)을 포함하고 있으므로, 식각 후 반도체 기판(200)상에 남아 있는 금속함유 적층 구조(240)의 식각면에서의 모폴로지(morphology)가 양호하게 된다.
도 2e를 참조하면, 상기 금속함유 적층 구조(240)를 열(250) 처리하여 상기 복수의 금속 그레인의 크기가 증가된 금속함유 도전 라인(240A)을 형성한다. 일부 실시예에서, 상기 금속함유 적층 구조(240)의 열(250) 처리는 약 800 ∼ 1000 ℃의 범위 내에서 선택되는 온도 하에서 행해질 수 있다. 상기 열(250) 처리 온도가 800 ℃ 미만인 경우에는 상기 금속함유 적층 구조(240)에서 금속 그레인이 충분히 성장하지 않을 수 있다. 상기 열(250) 처리 온도가 1000 ℃를 초과하는 경우에는 상기 반도체 기판(200)에 이미 형성되어 있는 다른 단위 소자들이 열에 의해 열화될 수 있다. 상기 금속함유 적층 구조(240)의 열(250) 처리 시간은 특별히 제한되는 것은 아니며, 상기 금속함유 도전 라인(240A) 내의 금속 그레인 사이즈를 충분히 증가시킬 수 있는 시간 동안 유지될 수 있다. 상기 열(250) 처리를 위하여 RTP (rapid thermal processing), 스파이크 RTA (rapid thermal annealing), 플래쉬 어닐링, 레이저 어닐링, 또는 퍼니스 (furnace) 어닐링 공정을 이용할 수 있다. 일부 실시예에서, 상기 금속함유 적층 구조(240)의 열(250) 처리는 비산화 분위기에서 행해진다. 일부 실시예에서, 상기 금속함유 적층 구조(240)의 열(250) 처리는 H2, N2, 또는 Ar 중 적어도 하나의 가스 분위기 하에서 행해질 수 있다. 예를 들면, 상기 열(250) 처리시의 분위기 가스는 H2 만으로 이루어지거나 N2 만으로 이루어질 수 있다. 또는, 상기 열(250) 처리시의 분위기 가스는 H2 및 N2의 혼합 가스 분위기로 이루어질 수 있다. 상기 열(250) 처리 공정을 H2 분위기 하에서 행함으로써 상기 금속함유 적층 구조(240)에 포함된 금속의 산화를 방지할 수 있다. 상기 열(250) 처리에 의해 상기 제1, 제2, 및 제3 시드층 (222, 224, 226)에 포함되어 있는 붕소 원자들이 금속함유 적층 구조(240) 내에서 확산되어, 상기 열(250) 처리 결과 얻어지는 상기 금속함유 도전 라인(240A) 내에 붕소 원자들이 확산된 상태로 남아 있게 된다.
도 3b는 도 2e의 결과물에서 상기 금속함유 도전 라인(240A)을 구성하는 복수의 금속 그레인(240G)을 개략적으로 도시한 단면도이다. 도 3a 및 도 3b를 비교하여 알 수 있는 바와 같이, 상기 열(250) 처리 후 얻어진 금속함유 도전 라인(240A) 내의 금속 그레인(240G)의 크기가 증가된다. 상기 금속함유 도전 라인(240A) 내의 금속 그레인(240G)의 입경은 대략 금속함유 적층 구조(240)의 총 두께에 대응하는 크기로 증가될 수 있다.
도 2a 내지 도 2e를 참조하여 설명한 실시예에서는 제1, 제2 및 제3 시드층 (222, 224, 226)으로 구성되는 3 개의 시드층과 제1, 제2, 및 제3 금속층(232, 234, 236)으로 구성되는 3 개의 금속층을 포함하는 금속함유 적층 구조(240)를 형성하는 경우를 설명하였으나, 이에 한정되는 것은 아니다. 필요에 따라, 2 개, 또는 4 개 이상의 시드층과, 2 개, 또는 4 개 이상의 금속층을 포함하면서 상기 시드층 및 금속층이 각각 1 층씩 교대로 형성된 금속함유 적층 구조를 형성할 수도 있다.
도 2a 내지 도 2e를 참조하여 설명한 공정에 따라 얻어진 금속함유 도전 라인(240A)은 반도체 소자에서 다양한 용도의 도전층으로 사용될 수 있다. 예를 들면, 상기 금속함유 도전 라인(240A)은 워드 라인, 비트 라인, 복수의 도전층들을 상호 전기적으로 연결시키기 위한 콘택 플러그, 또는 다양한 배선 라인들을 구성할 수 있다.
도 4a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(400)의 레이아웃이다. 도 4b는 도 4a의 4B - 4B'선 단면도이다. 도 4c는 도 4a 및 도 4b에 도시된 매몰 워드 라인(450) 및 그 주변에 있는 일부 요소들의 평면도이다. 일부 실시예에서, 도 4a, 도 4b, 및 도 4c에 예시한 반도체 소자(400)는 DRAM (Dynamic Random Access Memory) 소자의 메모리 셀 영역을 구성할 수 있다.
도 4a, 도 4b, 및 도 4c를 참조하면, 상기 반도체 소자(400)는 반도체 기판(410)에 복수의 활성 영역(412)을 정의하는 소자분리막(414)을 포함한다. 상기 반도체 기판(410)은 Si와 같은 반도체로 이루어질 수 있다.
상기 반도체 기판(410)에는 활성 영역(412) 및 소자분리막(414)을 가로질러 연장되는 복수의 트렌치(416)가 형성되어 있다. 상기 트렌치(416) 내부에는 상기 활성 영역(412)의 상면(412T) 보다 낮은 레벨의 상면(450T)을 가지는 복수의 매몰 워드 라인(450)이 "x" 방향 (도 4a 및 도 4c 참조)으로 연장되어 있다.
상기 활성 영역(412)의 상면(412T)에는 소스/드레인 영역(470)이 형성되어 있다. 상기 반도체 기판(410)의 위에는 복수의 비트 라인(480) (도 4a 참조)이 형성되어 있다. 상기 복수의 비트 라인(480)은 상기 매몰 워드 라인(450)의 연장 방향에 직교하는 방향인 "y" 방향 (도 4a 참조)으로 연장되어 있다.
상기 매몰 워드 라인(450)과 활성 영역(412)과의 사이에는 게이트 유전막(420) 및 금속함유 배리어막(430)이 형성되어 있다.
상기 게이트 유전막(420)은 상기 트렌치(416)의 내부에서 상기 활성 영역(412)에 직접 접하면서 상기 트렌치(416)의 내벽을 따라 연장되도록 형성되어 있다. 일부 실시예에서, 상기 게이트 유전막(420)은 실리콘 산화막으로 이루어질 수 있다. 다른 일부 실시예에서, 상기 게이트 유전막(420)은 하프늄 산화막 (HfO2)과 같은 고유전막으로 이루어질 수도 있다.
상기 금속함유 배리어막(430)은 상기 트렌치(416)의 내부에 형성된 게이트 유전막(420)의 위에서 상기 트렌치(416)의 내벽을 따라 연장되도록 형성되어 있다. 상기 금속함유 배리어막(430)은 상기 트렌치(416)의 내부에서 "y" 방향 (도 4a 및 도 4c 참조)으로 제1 폭(W1)의 배선 공간을 한정한다. 상기 금속함유 배리어막(430)에 대한 보다 상세한 사항은 도 2a를 참조하여 상기 금속함유 배리어막(210)에 대하여 설명한 바와 같다.
상기 매몰 워드 라인(450)은 상기 제1 폭(W1)의 배선 공간 내에 형성되어 있다. 상기 매몰 워드 라인(450)은 "y" 방향 (도 4a 및 도 4c 참조)을 따라 상기 제1 폭(W1)과 동일한 크기의 입경(粒徑) (D1)을 가지는 복수의 금속 그레인(450G)을 포함한다. 일부 실시예에서, 상기 복수의 금속 그레인(450G)은 W, Mo, Pt, 또는 Rh 중 적어도 하나로 이루어진다. 상기 매몰 워드 라인(450)은 상기 매몰 워드 라인(450) 내에 확산되어 있는 붕소 (B) 원자들을 더 포함할 수 있다.
도 5a 내지 도 5k는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자(400)의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 5k에서, 도 4a 내지 도 4c에서와 동일한 참조 부호는 동일 부재를 의미하며, 따라서 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 5a 내지 도 5k에는 도 4b에 도시된 도 4a의 4B - 4B'선 단면 부분에 대응하는 부분의 단면 구조들이 나타나 있다.
도 5a를 참조하면, 반도체 기판(410)에 소자분리막(414)을 형성하여 복수의 활성 영역(412)을 정의한다. 일부 실시예에서, 상기 소자분리막(414)을 형성하기 위하여 STI (shallow trench isolation) 공정을 이용한다. 일부 실시예에서, 상기 소자분리막(414)은 반도체 기판(410)에 형성된 소자분리용 트렌치(404)의 내벽을 덮는 열산화막(도시 생략)과, 상기 열산화막 위에 형성된 질화막 라이너(도시 생략)와, 상기 소자분리용 트렌치(404)의 내부를 매립하는 산화막(도시 생략)이 차례로 적층된 구조를 가지도록 형성될 수 있다.
상기 소자분리막(414)이 형성된 반도체 기판(410) 위에 패드산화막 패턴(406) 및 마스크 패턴(408)의 적층 구조를 형성한다. 상기 패드산화막 패턴(406) 및 마스크 패턴(408)의 적층 구조는 상기 활성 영역(412)의 상면(412T)의 일부와 상기 소자분리막(414)의 상면(414T)의 일부를 노출시킨다. 상기 마스크 패턴(408)은 질화막 또는 폴리실리콘막으로 이루어지는 하드마스크 패턴으로 구성될 수 있다. 또는, 상기 마스크 패턴(408)은 상기 하드마스크 패턴과 포토레지스트 패턴의 적층 구조로 구성될 수 있다.
그 후, 상기 마스크 패턴(408)을 식각 마스크로 이용하여 노출된 활성 영역(412) 및 소자분리막(414)을 식각하여, 상기 반도체 기판(410)에 복수의 활성 영역(412) 및 상기 소자분리막(414)을 가로질어 연장되는 복수의 트렌치(416)를 형성한다. 상기 복수의 트렌치(416)는 상기 반도체 기판(410)에서 일정한 방향 (도 4a에서 "x" 방향)을 따라 상호 평행하게 연장되는 복수의 라인 패턴 형상을 가진다.
도 5b를 참조하면, 상기 트렌치(416)의 내벽에서 노출되는 활성 영역(412)의 표면에 게이트 유전막(420)을 형성한다. 일부 실시예에서, 상기 게이트 유전막(420)을 형성하기 위하여, 상기 활성 영역(412)의 노출 표면에 대하여 열산화 공정 또는 라디칼(radical) 산화 공정을 행할 수 있다.
도 5c를 참조하면, 상기 게이트 유전막(420) 위에 금속함유 배리어막(430)을 형성한다. 상기 금속함유 배리어막(430)을 형성하기 위하여, CVD 공정 또는 ALD 공정을 이용할 수 있다.
도 5d를 참조하면, 상기 금속함유 배리어막(430) 위에 제1 시드층(442)을 형성하고, 상기 제1 시드층(442) 위에 제1 금속층(444)을 형성한다.
상기 제1 시드층(442)을 형성하기 위하여, 도 2b를 참조하여 설명한 상기 제1 시드층(222) 형성 공정과 동일한 공정을 이용할 수 있다. 일부 실시예에서, 상기 제1 시드층(442)은 상기 금속함유 배리어막(430) 위에서 상기 트렌치(416)의 내벽을 따라 연장되도록 형성되며, 적어도 30 Å의 두께를 가지도록 형성된다.
상기 제1 금속층(444)을 형성하기 위하여, 도 2c를 참조하여 설명한 상기 제1 금속층(232) 형성 공정과 동일한 공정을 이용할 수 있다. 상기 제1 금속층(444)은 상기 제1 시드층(442)의 위에서 상기 트렌치(416)의 내벽을 따라 연장되도록 형성된다. 일부 실시예에서, 상기 제1 금속층(444)을 형성하기 위하여 CVD 공정을 이용한다. 상기 제1 금속층(444)은 상기 트렌치(416) 내부에서 상기 트렌치(416)의 폭 방향, 특히 도 4a에서 "y" 방향인 폭 방향을 따라 상기 금속함유 배리어막(430)에 의해 한정되는 배선 공간의 폭(W1)의 1/2 보다 작은 두께(D2)를 가지도록 형성된다. 상기 제1 금속층(444) 내에 포함된 복수의 금속 그레인의 크기는 상기 제1 금속층(444)의 두께에 의해 제한된다. 상기 제1 금속층(444)의 두께가 작아질수록 상기 제1 금속층(444)을 구성하는 복수의 금속 그레인의 크기가 작아진다.
일부 실시예에서, 상기 제1 금속층(444)은 약 50 ∼ 500 Å의 두께로 형성될 수 있으며, 이에 제한되는 것은 아니다. 상기 제1 금속층(444)의 두께는 상기 트렌치(416)의 폭과, 상기 트렌치(416) 내에 형성되는 시드층 및 금속층 각각의 층 수에 따라 결정될 수 있다. 예를 들면, 상기 트렌치(416)의 폭(W2)이 약 300 Å인 경우, 상기 제1 시드층(442)은 약 30 Å의 두께로 형성하고, 상기 제1 금속층(444)은 약 50 Å의 두께로 형성할 수 있다.
도 5e를 참조하면, 상기 제1 금속층(444) 위에 제2 시드층(446)을 형성하고, 상기 제2 시드층(446) 위에 제2 금속층(448)을 형성한다. 상기 제2 시드층(446) 및 제2 금속층(448) 형성 공정은 도 5d를 참조하여 상기 제1 시드층(446) 및 제1 금속층(444) 형성 공정과 유사하게 행해질 수 있다. 단, 도 5e에 예시된 바와 같이, 상기 제2 금속층(448)은 상기 트렌치(416)의 내부를 완전히 채우도록 형성될 수 있다. 상기 제1 시드층(442), 제1 금속층(444), 제2 시드층(446), 및 제2 금속층(448)은 트렌치(416) 내부의 배선 공간을 채우는 금속함유 적층 구조(440)를 구성한다.
상기 제2 금속층(448)을 CVD 공정에 의해 형성하는 경우, 도 5e에 예시된 바와 같이, 상기 트렌치(416)의 내부에서 서로 마주 보면서 성장하던 복수의 금속 그레인들이 계속 성장하면서 상기 트렌치(416)의 대략 중앙부에서 서로 맞닿게 되고, 상기 제2 금속층(448)이 완성된 후에는 상기 트렌치(416)의 대략 중앙부에서 상기 트렌치(416)의 길이 방향 (도 4a에서 "x" 방향에 대응하는 방향)을 따라 라인 형상의 심(seam) 부분(448S)이 남게 된다.
도 6은 상기 심 부분(448S)을 보다 상세히 설명하기 위하여 도 5e의 사각형 점선 영역(A)을 확대하여 도시한 단면도이다. 도 6에서는 상기 심 부분(448S)의 형성에 대한 이해를 돕기 위하여 상기 제1 금속층(444) 및 제2 금속층(448)을 구성하는 복수의 금속 그레인(444G, 448G)을 도시하였다. 상기 제2 금속층(448)의 형성 공정시 CVD 공정에 의해 상기 제2 시드층(446)의 표면으로부터 상기 트렌치(416)의 중앙을 향하여 복수의 금속 그레인(448G)이 성장한다. 상기 복수의 금속 그레인(448G)이 성장하는 과정에서 상기 트렌치(416) 내부의 중앙부까지 상기 복수의 금속 그레인(448G)에 의해 채워지면, 서로 마주보면서 성장하던 복수의 금속 그레인(448G)이 상기 트렌치(416)의 중앙부에서 상호 맞닿게 된다. 상기 제2 금속층(448)에 의해 상기 트렌치(416) 내부가 채워져서 상기 트렌치(416)의 중앙부에 남은 공간이 없어지게 되면, 상기 트렌치(416)의 대략 중앙부에서 상기 트렌치(416)의 길이 방향을 따라 연속적 또는 간헐적으로 연장되는 상기 심 부분(448S)이 남게 된다.
상기 제1 및 제2 금속층(444, 448) 각각은 조밀하게 형성된 비교적 작은 입경을 가지는 복수의 금속 그레인(444G, 448G)을 포함하도록 형성되므로, 상기 트렌치(416) 내부를 보이드(void) 없이 조밀하게 매립할 수 있다.
도 5f를 참조하면, 상기 금속함유 배리어막(430) 위에 형성되어 있는 금속함유 적층 구조(440)를 그 상부로부터 일부 에치백하여, 트렌치(416) 내부에 남아 있는 상기 금속함유 적층 구조(440)의 나머지 일부로 이루어지는 금속함유 배선 패턴(450A)을 형성한다. 그 결과, 상기 반도체 기판(410)의 상부에서는 상기 금속함유 배리어막(430)이 노출되고, 상기 트렌치(416) 내부에서 상기 금속함유 배선 패턴(450A)의 상부인 상기 트렌치(416) 내부의 입구측 공간에는 리세스 홀(416H)이 형성된다. 상기 금속함유 적층 구조(440)를 에치백하기 위하여 건식 식각 공정을 이용할 수 있다.
상기 제1 및 제2 금속층(444, 448)은 조밀하게 형성된 비교적 작은 입경을 가지는 복수의 금속 그레인(444G, 448G)을 포함하고 있다. 상기 복수의 금속 그레인(444G, 448G)에서의 그레인 바운더리(boundary)는 에치백 공정 후 반도체 기판(410)상에 형성되는 복수의 금속함유 배선 패턴(450A)의 상부 표면(450S)의 모폴로지 편차에 큰 영향을 미친다. 즉, 상기 복수의 금속 그레인(444G, 448G)의 입경이 클수록 상기 모폴로지 편차가 커지고, 금속 그레인(444G, 448G)의 입경이 작을수록 상기 모폴로지 편차가 작아진다. 상기 제1 및 제2 시드층(442, 446)과 제1 및 제2 금속층(444, 448)을 에치백하는 데 있어서, 상기 제1 및 제2 금속층(444, 448)은 각각 조밀하게 형성된 비교적 작은 입경을 가지는 복수의 금속 그레인(444G, 448G)을 포함하고 있으므로, 에치백 공정 후 얻어지는 금속함유 배선 패턴(450A)의 상부 표면(450S)의 모폴로지(morphology) 편차가 작아져서 모폴로지 특성이 양호하게 되고, 반도체 기판(410)의 모든 영역에 걸쳐서 복수의 트렌치(416) 내에 각각 형성되는 복수의 금속함유 배선 패턴(450A)에서의 모폴로지 균일도 편차가 작아지고, 그 결과 모폴로지 균일도가 증가한다. 따라서, 상기 금속함유 배선 패턴(450A)으로부터 얻어지는 복수의 셀 트랜지스터의 문턱 전압 (Vt)의 산포 열화를 방지할 수 있다.
도 5g를 참조하면, 상기 금속함유 배리어막(430) 중 상기 금속함유 배선 패턴(450A)의 하부에 있는 부분이 남도록 상기 금속함유 배리어막(430)의 노출된 부분을 제거한다. 상기 금속함유 배리어막(430)의 노출된 부분을 제거하기 위하여, 습식 식각 공정을 이용할 수 있다. 그 결과, 상기 리세스 홀(416H)의 내부 측벽에서 상기 게이트 유전막(420)의 일부가 노출된다.
도 5h를 참조하면, 상기 금속함유 배선 패턴(450A)이 형성된 결과물을 열(452) 처리하여, 상기 금속함유 배선 패턴(450A)에 포함되어 있는 복수의 금속 그레인(444G, 448G)의 크기를 증가시킨다. 그 결과, 증가된 크기를 가지는 복수의 금속 그레인을 포함하는 도전 라인(450B)이 얻어진다. 상기 도전 라인(450B)은 도 4a 내지 도 4c에 예시된 매몰 워드 라인(450)을 구성할 수 있으며, 도 4c에 예시한 바와 같이 상기 금속함유 배리어막(430)에 의해 한정되는 배선 공간의 폭(W1)에 대응하는 입경을 가지는 복수의 금속 그레인(450G)을 포함한다.
상기 열(452) 처리에 대한 보다 상세한 사항은 도 2e를 참조하여 상기 금속함유 적층 구조(240)의 열(250) 처리에 대하여 설명한 바를 참조한다.
상기 열(452) 처리에 의해 상기 제1 및 제2 시드층 (442, 446)에 포함되어 있는 붕소 원자들이 금속함유 배선 패턴(450A) 내에서 확산되어, 상기 열(452) 처리 결과 얻어지는 상기 금속함유 도전 라인(450B) 내에 붕소 원자들이 확산된 상태로 남아 있게 된다.
도 5i를 참조하면, 상기 리세스 홀(416H)의 내부 공간을 완전히 채우도록 상기 금속함유 배리어막(430), 금속함유 도전 라인(450B), 및 마스크 패턴(408) 위에 절연층을 형성한 후, 상기 마스크 패턴(408)이 노출되도록 상기 절연층을 다시 에치백하여, 상기 리세스 홀(416H)의 내부 공간 내에 캡핑층(460)을 형성한다. 일부 실시예에서, 상기 절연층을 CMP (chemical mechanical polishing) 공정에 의해 연마하여 상기 캡핑층(460)을 형성할 수도 있다. 상기 캡핑층(460)은 질화막 또는 산화막으로 이루어질 수 있다. 이 경우, 상기 마스크 패턴(408)이 함께 연마될 수 있다.
도 5j를 참조하면, 상기 캡핑층(460)이 형성된 도 5h의 결과물로부터 상기 마스크 패턴(408) 및 패드산화막 패턴(406)을 제거하여 활성 영역(412)의 상면을 노출시킨다. 일부 실시예에서, 상기 마스크 패턴(408) 및 패드산화막 패턴(406)을 제거하기 위하여 습식 식각 공정을 이용한다. 상기 캡핑층(460)이 질화막으로 이루어지고, 상기 마스크 패턴(408)이 산화막으로 이루어진 경우, 상기 캡핑층(460)과 상기 마스크 패턴(408) 및 패드산화막 패턴(406)과의 식각 선택비 차이를 이용하는 습식 식각 공정을 이용하여 상기 마스크 패턴(408) 및 패드산화막 패턴(406)을 제거할 수 있다.
도 5k를 참조하면, 상기 활성 영역(412)의 상면으로부터 불순물 이온을 주입하여 상기 활성 영역(412)의 상면에 소스/드레인 영역(470)을 형성한다. 상기 소스/드레인 영역(470) 형성을 위한 이온주입 공정은 반도체 기판(410)의 주변회로 영역(도시 생략)에 형성되는 주변회로용 트랜지스터(도시 생략)의 소스/드레인 영역 형성을 위한 이온주입 공정과 동시에 행해질 수 있다. 일부 실시예에서, 도 5a를 참조하여 설명한 공정에서와 같이 상기 반도체 기판(410)에 상기 소자분리막(414)을 형성한 후, 상기 트렌치(416)를 형성하기 전에, 상기 소스/드레인 영역(470)을 형성하기 위한 이온주입 공정을 행할 수도 있다.
도 5a 내지 도 5k를 참조하여 설명한 실시예에서는 제1 및 제2 시드층 (442, 446)으로 구성되는 2 개의 시드층과 제1 및 제2 금속층(444, 448)으로 구성되는 2 개의 금속층을 포함하는 금속함유 적층 구조(440) (도 5e 참조)를 형성하는 경우를 설명하였으나, 이에 한정되는 것은 아니다. 필요에 따라, 3 개 이상의 시드층과, 3 개 이상의 금속층을 포함하면서 상기 시드층 및 금속층이 각각 1 층씩 교대로 형성된 금속함유 적층 구조를 형성할 수도 있다.
도 5a 내지 도 5k를 참조하여 설명한 실시예에서는 금속함유 도전 라인(450B)을 형성하는 데 있어서, 먼저 비교적 작은 두께를 가지는 복수의 금속층, 즉 제1 및 제2 금속층(444, 448)으로 구성되는 2 개의 금속층을 포함하는 원하는 두께의 금속함유 적층 구조(440)를 형성한 후, 상기 적층 구조 중 필요한 부분 만을 남기기 위한 에치백 공정을 행하고, 상기 식각 공정 후 남아 있는 적층 구조를 열처리하여 금속 그레인의 크기를 증가시켜 원하는 전기적 특성을 제공할 수 있는 도전 라인을 형성한다. 상기 에치백 공정은 비교적 작은 두께로 형성된 복수의 금속층 내에 비교적 작은 크기의 금속 그레인들을 포함하고 있는 상태에서 행하므로, 에치백 후 남아 있는 적층 구조에서의 표면 모폴로지 특성이 양호하게 되고, 반도체 기판상에 형성되는 복수의 금속함유 배선 패턴에서의 모폴로지 균일도 편차가 작아진다. 따라서, 반도체 기판상에서의 모폴로지 균일도가 증가한다. 이와 같은 방법으로 형성된 도전 라인을 트랜지스터의 워드 라인으로 사용할 때, 문턱 전압 (Vt)의 산포 열화를 방지할 수 있다. 또한, 도 5h의 공정에서와 같이, 열(452) 처리에 의해 복수의 금속 그레인(450G)의 크기가 증가된다. 따라서, 증가된 금속 그레인(450G)을 포함하는 상기 금속함유 도전 라인(450B)을 매몰 워드 라인(450)으로 사용함으로써 저항을 감소시킬 수 있다.
도 7a 내지 도 7d는 시드층 위에 벌크 W 막을 형성하는 데 있어서, 상기 벌크 W 막을 별도의 시드층 위에 비교적 작은 두께로 복수 회에 걸쳐서 나누어 형성한 경우와, 상기 벌크 W 막을 비교적 큰 두께로 1 회에 형성한 경우의 표면 모폴로지를 비교한 결과를 보여주는 SEM (scanning electron microscope) 사진들이다.
보다 구체적으로 설명하면, 도 7a 및 도 7b는 각각 반도체 기판에 복수의 트렌치를 형성하고, 상기 복수의 트렌치 내부 및 반도체 기판 위에 TiN 배리어막을 형성한 후, 상기 TiN 배리어막 위에 50 Å 두께의 시드층, 및 400 Å 두께의 벌크 W 막을 차례로 형성하여 금속 함유막을 형성하였을 때, 상기 금속 함유막의 표면 모폴로지(도 7a)와, 상기 금속 함유막을 구성하는 W 그레인들(도 7b)을 보여주는 SEM 사진이다.
도 7c 및 도 7d는 각각 반도체 기판에 복수의 트렌치를 형성하고, 상기 복수의 트렌치 내부 및 반도체 기판 위에 TiN 배리어막을 형성한 후, 상기 TiN 배리어막 위에 50 Å 두께의 제1 시드층, 180 Å 두께의 제1 벌크 W 막, 50 Å 두께의 제2 시드층, 및 180 Å 두께의 제2 벌크 W 막을 차례로 형성하여 금속함유 적층 구조를 형성하였을 때, 상기 금속함유 적층 구조의 표면 모폴로지(도 7c)와, 상기 금속함유 적층 구조를 구성하는 W 그레인들(도 7d)을 보여주는 SEM 사진이다.
도 7c 및 도 7d에서 확인할 수 있는 바와 같이, 시드층과 비교적 작은 두께의 벌크 W막을 교대로 반복하여 금속함유 적층 구조를 형성하였을 때, 상기 벌크 W막 내의 금속 그레인의 크기가 감소되어 금속함유 적층 구조의 표면 모폴로지가 개선된다.
도 8a 및 도 8b는 반도체 기판에 복수의 트렌치를 형성하고, 상기 복수의 트렌치 내부 및 반도체 기판 위에 TiN 배리어막을 형성하고, 상기 TiN 배리어막 위에 50 Å 두께의 제1 시드층, 180 Å 두께의 제1 벌크 W 막, 50 Å 두께의 제2 시드층, 및 180 Å 두께의 제2 벌크 W 막을 차례로 형성하여 금속함유 적층 구조를 형성한 결과물에 대하여, 열처리 전 (도 8a) 및 열처리 후 (도 8b)의 W 그레인들의 크기를 비교한 결과를 보여주는 SEM 사진이다.
보다 구체적으로 설명하면, 도 8a는 상기 금속함유 적층 구조를 형성한 후, 상기 금속함유 적층 구조를 그 상부로부터 일부 에치백한 후의 결과물을 보여주는 SEM 사진이다.
도 8b는 도 8a의 결과물에 대하여 800 ℃의 온도 및 H2 가스 분위기 하에서 상기 에치백 후 반도체 기판상에 남아 있는 금속함유 적층 구조를 열처리한 결과물을 보여주는 SEM 사진이다.
도 8a 및 도 8b를 비교하여 알 수 있는 바와 같이, 열처리에 의해 W 그레인들의 크기가 증가한 것을 알 수 있다.
도 9는 반도체 기판에 복수의 트렌치를 형성하고, 상기 복수의 트렌치 내부및 반도체 기판 위에 TiN 배리어막을 형성한 후, 상기 TiN 배리어막 위에 50 Å 두께의 제1 시드층, 180 Å 두께의 제1 벌크 W 막, 50 Å 두께의 제2 시드층, 및 180 Å 두께의 제2 벌크 W 막을 차례로 형성하여 금속함유 적층 구조를 형성한 결과물에 대하여, 열처리 전 및 열처리 후의 저항 (RWL)변화를 보여주는 그래프이다. 도 9의 그래프에서 횡축은 상호 인접한 2 개의 금속함유 적층 구조 사이의 커패시턴스 (CWL)이고, 종축은 저항 (RWL)이다.
도 9에서, "■" 및 "▼"은 각각 상기 금속함유 적층 구조를 열처리하지 않은 경우이고, "◆"은 H2 가스 분위기에서 860 ℃로 열처리한 경우이고, "△"는 H2 가스 분위기에서 800 ℃로 열처리한 경우이고, "□"는 TiN 배리어막 위에 금속함유 적층 구조를 형성하지 않고 열처리도 행하지 않는 경우이다.
도 9에서와 확인할 수 있는 바와 같이, 금속함유 적층 구조를 열처리한 경우에는 금속함유 적층 구조 내에서의 W 그레인의 크기가 증가되어 저항이 감소한다.
도 10은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈(4000)의 평면도이다.
상기 메모리 모듈(4000)은 인쇄회로 기판(4100) 및 복수의 반도체 패키지(4200)를 포함한다.
상기 복수의 반도체 패키지(4200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 형성된 반도체 소자를 포함할 수 있다. 특히, 상기 복수의 반도체 패키지(4200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따라 제조한 반도체 소자를 포함할 수 있다.
본 발명의 기술적 사상에 의한 메모리 모듈(4000)은 인쇄회로 기판의 한쪽면에만 복수의 반도체 패키지(4200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(4200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(4000)은 외부로부터의 신호들을 복수의 반도체 패키지(4200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 11은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(5000)의 개략도이다.
상기 메모리 카드(5000)는 제어기(5100)와 메모리(5200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다.
상기 메모리(5200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 형성된 반도체 소자를 포함할 수 있다.
상기 메모리 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티 미디어 카드 (multimedia card: MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
도 12는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(6000)의 개략도이다.
상기 시스템(6000)에서, 프로세서(6100), 입/출력 장치(6300) 및 메모리(6200)는 버스(6400)를 이용하여 상호 데이터 통신할 수 있다.
상기 시스템(6000)의 메모리(6200)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 상기 시스템(6000)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(6400)를 포함할 수 있다.
상기 메모리(6200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 형성된 반도체 소자를 포함할 수 있다. 특히, 상기 메모리(6200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따라 제조한 반도체 소자를 포함할 수 있다. 상기 메모리(6200)는 프로세서(6100)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
상기 시스템(6000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
200: 반도체 기판, 202: 도전 영역, 210: 금속함유 배리어막, 222: 제1 시드층, 224: 제2 시드층, 226: 제3 시드층, 232: 제1 금속층, 232G: 금속 그레인, 234: 제2 금속층, 234G: 금속 그레인, 236: 제3 금속층, 236G: 금속 그레인, 240: 금속함유 적층 구조, 240G: 금속 그레인, 240A: 금속함유 도전 라인, 250: 열, 400: 반도체 소자, 410: 반도체 기판, 412: 활성 영역, 414: 소자분리막, 416: 트렌치, 420: 게이트 유전막, 430: 금속함유 배리어막, 442: 제1 시드층, 444: 제1 금속층, 444G: 금속 그레인, 446: 제2 시드층, 448: 제2 금속층, 448G: 금속 그레인, 450: 매몰 워드 라인, 450G: 금속 그레인, 460: 캡핑층, 470: 소스/드레인 영역, 480: 비트 라인.

Claims (10)

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  7. 반도체 기판에 트렌치를 형성하는 단계와,
    상기 트렌치 내부에서 상기 트렌치의 내벽을 따라 연장되고 상기 트렌치 내부에서 제1 방향을 따라 제1 폭의 배선 공간을 한정하는 하부막을 형성하는 단계와,
    상기 하부막 위에서 상기 트렌치의 내벽을 따라 연장되는 복수의 시드층 (seed layer)과, 상기 복수의 시드층 중 어느 하나의 시드층 위에서 상기 트렌치의 내벽을 따라 연장되고 상기 제1 방향을 따라 상기 제1 폭의 1/2 보다 작은 폭의 입경을 가지는 복수의 금속 그레인으로 이루어지는 적어도 하나의 금속층을 포함하는 금속함유 적층 구조를 형성하는 단계와,
    상기 금속함유 적층 구조의 일부를 식각하여 상기 금속함유 적층 구조의 나머지 일부로 구성되는 금속함유 배선 패턴을 형성하는 단계와,
    상기 금속함유 배선 패턴 내에서 상기 복수의 금속 그레인중 적어도 일부의 금속 그레인의 크기를 증가시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 금속 그레인의 크기를 증가시키는 단계는 상기 금속함유 배선 패턴을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 금속 그레인의 크기를 증가시키는 단계는, 상기 금속 그레인을 포함하는 상기 배선 공간 내에서 상기 제1 방향을 따라 상기 제1 폭의 입경을 가지는 적어도 하나의 금속 그레인을 포함하도록 상기 금속 그레인의 크기를 증가시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서,
    상기 금속함유 적층 구조를 형성하는 단계는
    상기 하부막 위에 붕소 (B)를 포함하는 제1 시드층을 형성하는 단계와,
    상기 제1 시드층 위에서 상기 트렌치의 내벽을 따라 연장되고 상기 제1 방향을 따라 상기 제1 폭의 1/2 보다 작은 폭의 입경을 가지는 복수의 그레인으로 이루어지는 제1 금속층을 CVD (chemical vapor deposition) 방법으로 형성하는 단계와,
    상기 제1 금속층 위에 붕소를 포함하는 제2 시드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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