DE112013005442T5 - Halbleitervorrichtung und Verfahren zur Herstellung derselben - Google Patents

Halbleitervorrichtung und Verfahren zur Herstellung derselben Download PDF

Info

Publication number
DE112013005442T5
DE112013005442T5 DE112013005442.6T DE112013005442T DE112013005442T5 DE 112013005442 T5 DE112013005442 T5 DE 112013005442T5 DE 112013005442 T DE112013005442 T DE 112013005442T DE 112013005442 T5 DE112013005442 T5 DE 112013005442T5
Authority
DE
Germany
Prior art keywords
film
insulating film
semiconductor device
barrier
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE112013005442.6T
Other languages
English (en)
Inventor
Shinichi Nakata
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Longitude Licensing Ltd
Original Assignee
PS5 Luxco SARL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PS5 Luxco SARL filed Critical PS5 Luxco SARL
Publication of DE112013005442T5 publication Critical patent/DE112013005442T5/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/308—Oxynitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Abstract

Diese Halbleitervorrichtung umfasst: einen Graben, der in einem Halbleitersubstrat bereitgestellt ist; einen Isolationsfilm, der die innere Fläche des Grabens bedeckt; und eine eingebettete Verdrahtungsleitung, die den unteren Teil im Graben ausfüllt und in Kontakt mit dem Isolationsfilm ist. Ein Barriereisolationsfilm ist zumindest an der Grenzfläche zwischen dem Isolationsfilm und der eingebetteten Verdrahtungsleitung angeordnet.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben, und insbesondere betrifft sie eine Halbleitervorrichtung, die Transistoren enthält, die mit einer eingebetteten Metall-Gate-Elektrode ausgestattet sind, und ein Verfahren zur Herstellung derselben.
  • Hintergrund der Erfindung
  • In Halbleitervorrichtungen, wie z. B. DRAMs (Dynamic Random Access Memory), ist Miniaturisierung mit der Aufnahme von Speicheranordnungen einhergegangen, die eine eingebettete Wort-Leitungs-Konstruktion aufweisen, in der die aktiven Bereiche von Speicherzellen in einem Leitungsmuster angeordnet sind, Gräben, die sich in eine Richtung erstrecken, welche die aktiven Bereiche schneidet, in einem Substrat ausgebildet sind, und Wort-Leitungen (Gate-Elektroden) in die Gräben eingebettet sind (Patentliteratur 1). Wenn F die minimale Verarbeitungsdimension ist, dann werden in DRAMs der Generation F30 und F25 die Gräben mit einer Breite von etwa 30 nm bzw. 25 nm ausgebildet.
  • Die eingebetteten Wort-Leitungen werden mithilfe eines Verfahrens ausgebildet, bei dem eine harte Maskenstruktur auf der Oberfläche eines Halbleiter-(Silicium-)Substrats ausgebildet wird, wonach die Grabenstrukturen durch Trockenätzen ausgebildet werden. Ein Siliciumdioxidfilm, der als Gate-Isolationsfilm dient, wird durch thermische Oxidation auf der Halbleiter-(Silicium-)Substratoberfläche ausgebildet, die in den Gräben freiliegt, wonach ein Barrierefilm unter Verwendung von Titannitrid (TiN) oder dergleichen und Wolfram (W) mit geringem Widerstand ausgebildet wird, das als elektrischer Hauptleiter dient. CVD (Gasphasenabscheidung), die für eine Stufenbedeckung ausreicht, wird verwendet, um das TiN und das W abzuscheiden. Der abgeschiedene TiN-Film und W-Film werden verarbeitet, indem sie so zurückgeätzt werden, dass ihre Oberflächen niedriger sind als die Halbleitersubstratoberfläche, wobei die Oberflächen vorzugsweise auf einer Tiefe sind, die gleich der unteren Fläche einer Schicht mit diffundierten Verunreinigungen ist, die im Halbleitersubstrat ausgebildet ist. Ein Siliciumdioxidfilm oder dergleichen wird dann auf der Oberfläche des TiN-Films und des W-Films, die zurückgewichen sind, abgeschieden, und dies wird durch CMP (chemisch-mechanisches Polieren) oder dergleichen eingeebnet, um einen Verkappungsisolationsfilm zu bilden, wodurch die eingebettete Wort-Leitung vervollständigt wird, die den TiN-Film und den W-Film umfasst.
  • Literatur zum Stand der Technik
  • Patentliteratur
    • Patentliteratur 1: Japanisches Patent Kokai 2012-19035
  • Zusammenfassung der Erfindung
  • Durch die Erfindung zu lösende Probleme
  • Wie im Abschnitt über den Hintergrund der Erfindung erläutert, wird CVD eingesetzt, um einen W-Film in eine gestufte Struktur einzubetten, wie z. B. den Graben einer eingebetteten Wort-Leitung. Wenn der W-Film unter Verwendung von CVD ausgebildet wird, wird eine Zweischrittabscheidung eingesetzt, die einen Keimschicht-(W-Kern-)Ausbildungsschritt und einen Massen-W-Abscheideschritt umfasst. Beim Keimschichtausbildungsschritt wird WF6 als Beschickungsgas verwendet, und SiH4 oder B2H6 werden als Reduktionsgas verwendet. Ferner wird in dem Massen-W-Abscheideschritt, der schnelle Abscheidung benötigt, WF6 als Beschickungsgas und H2 als Reduktionsgas verwendet. Nebenprodukte der Reaktion, wie z. B. F und HF, die das Siliciumsubstrat oder den Gate-Isolationsfilm schädigen können, werden erzeugt, wenn diese Filme abgeschieden werden.
  • Wenn die Breite der Grabenstruktur aufgrund der Miniaturisierung der Halbleitervorrichtung geringer wird, wird der Raum, in dem der Masse-W-Film einzubetten ist, enger, und es besteht das Risiko, dass er verschwindet. Um einen Raum zu erhalten, in dem der Masse-W-Film ausgebildet werden kann, ist es möglich, Verfahren einzusetzen, bei denen die Dicke der Barriereschicht oder der Keimschicht verringert wird. Laut Forschungsarbeiten, die von den Erfindern durchgeführt wurden, treten jedoch, wenn die Dicke der Barriereschicht auf weniger als 5 nm verringert wird, Probleme dahingehend auf, dass es zu einer Verschlechterung der Transistoreigenschaften kommt und keine Verlässlichkeit sichergestellt werden kann. Die Ursache dafür ist wahrscheinlich, dass eine Verringerung der Dicke der Barriereschicht zu einer Verschlechterung der Barriereeigenschaften in Bezug auf eine Diffusion von Reaktionsnebenprodukten, wie z. B. Fluor (F) und Wasserstoff (H), die entstehen, wenn der W-Film durch CVD gebildet wird, in den Siliciumdioxidfilm kommt. Außerdem dient auch die W-Keimschicht selbst als Barrierefilm, wenn der Masse-W-Film gebildet wird, und es wurde bestätigt, dass es bei einer Verringerung der Dicke der Keimschicht auf weniger als 5 nm zu einer Verschlechterung der Transistoreigenschaften kommt. Die Dicke der W-Keimschicht ist kein Thema, wenn der TiN-Barrierefilm als dicker Film mit einer Dicke von 10 nm oder mehr ausgebildet werden kann, aber wenn die Dicke des TiN-Barrierefilms auf 5 nm verringert wird, dann sind die Barriereeigenschaften der Barriereschicht selbst grenzwertig. Um eine Verschlechterung des Transistors zu vermeiden, müssen beide Filme mit einer Dicke von zumindest 5 nm ausgebildet werden.
  • Mittel zur Überwindung der Probleme
  • Gemäß einer Ausführungsform der Erfindung wird eine Halbleitervorrichtung bereitgestellt, die dadurch gekennzeichnet ist, dass sie mit Folgendem ausgestattet ist: einem Graben, der in einem Halbleitersubstrat bereitgestellt ist; einem Isolationsfilm, der eine innere Fläche des Grabens bedeckt; und eine eingebettete Verdrahtungsleitung, die einen unteren Teil im Graben ausfüllt und in Kontakt mit dem Isolationsfilm ist, und dadurch, dass ein Barriereisolationsfilm auf einer Grenzfläche zwischen dem Isolationsfilm und der eingebetteten Verdrahtungsleitung angeordnet ist.
  • Ferner wird gemäß einer weiteren Ausführungsform der vorliegenden Erfindung ein Verfahren zur Herstellung einer Halbleitervorrichtung bereitgestellt, dadurch gekennzeichnet, dass es Folgendes umfasst: einen Schritt des Ausbildens eines Grabens in einem Halbleitersubstrat; einen Schritt des Ausbildens eines ersten Isolationsfilms auf einer inneren Fläche des Grabens; einen Schritt des Ausbildens eines Barriereisolationsfilms zumindest auf dem ersten Isolationsfilm; einen Schritt des Ausbildens eines Barrieremetallfilms über der gesamten Oberfläche, einschließlich des Barriereisolationsfilms; einen Schritt des Ausbildens einer Keimschicht auf dem Barrieremetallfilm; einen Schritt des Füllens des Grabens durch Ausbilden eines Metallfilms auf der Keimschicht; und einen Schritt des Rückätzens des Metallfilms, der Keimschicht und des Barrieremetallfilms, um eine eingebettete Verdrahtungsleitung auszubilden, die einen unteren Teil des Grabens füllt.
  • Vorteile der Erfindung
  • Gemäß einer Ausführungsform der vorliegenden Erfindung ist die Konfiguration so, dass ein Barriereisolationsfilm an einer Grenzfläche zwischen einem Isolationsfilm, der auf der inneren Fläche eines Grabens bereitgestellt ist, und einer eingebetteten Verdrahtungsleitung, die auf dem Isolationsfilm bereitgestellt ist, angeordnet ist. Der Barriereisolationsilm unterscheidet sich von einem Barrieremetallfilm mit Korngrenzen darin, dass er eine amorphe Konfiguration aufweist, weshalb Barriereeffekte erhöht werden können. Auch wenn die Dicke des Barrieremetallfilms oder der Keimschicht, welche die eingebettete Verdrahtungsleitung bildet, reduziert wird, ist es daher möglich, das Problem zu vermeiden, dass bei der Ausbildung des Metallfilms entstehende Nebenprodukte in den Isolationsfilm diffundieren, was dazu führt, dass sich die Verlässlichkeit des Isolationsfilms verschlechtert. Daher ist es möglich, eine Halbleitervorrichtung bereitzustellen, die Transistoren mit zufriedenstellenden Eigenschaften umfasst, während gleichzeitig eine Steigerung des Widerstands der eingebetteten Verdrahtungsleitung verhindert wird, auch wenn die Halbleitervorrichtung miniaturisiert ist.
  • Kurze Erläuterung der Zeichnungen
  • [1] ist ein Grundriss der Anordnung von Bestandteile bildenden Elementen in einer Halbleitervorrichtung gemäß Ausführungsform 1 der vorliegenden Erfindung.
  • [1A] ist eine Querschnittsansicht entlang der Linie A-A' in 1.
  • [1B] ist eine Querschnittsansicht entlang der Linie B-B' in 1.
  • [1C] ist eine Querschnittsansicht entlang der Linie C-C' in 1.
  • [1D] ist eine Querschnittsansicht entlang der Linie D-D' in 1.
  • [1E] ist eine perspektivische Ansicht, die zur Beschreibung der internen Struktur der Halbleitervorrichtung in 1 dient.
  • [2] ist ein Grundriss, der zur Beschreibung eines Schritts bei der Herstellung der Halbleitervorrichtung gemäß Ausführungsform 2 der vorliegenden Erfindung dient.
  • [2A] ist eine Querschnittsansicht entlang der Linie A-A' in 2.
  • [2B] ist eine Querschnittsansicht entlang der Linie B-B' in 2.
  • [3] ist ein Grundriss, der zur Beschreibung des Schritts dient, der nach dem in 2 veranschaulichten Schritt folgt.
  • [3A] ist eine Querschnittsansicht entlang der Linie A-A' in 3.
  • [3B] ist eine Querschnittsansicht entlang der Linie B-B' in 3.
  • [4] ist ein Grundriss, der zur Beschreibung des Schritts dient, der nach dem in 3 veranschaulichten Schritt folgt.
  • [4A] ist eine Querschnittsansicht entlang der Linie A-A' in 4.
  • [4B] ist eine Querschnittsansicht entlang der Linie B-B' in 4.
  • [4D] ist eine Querschnittsansicht entlang der Linie D-D' in 4.
  • [5] ist ein Grundriss, der zur Beschreibung des Schritts dient, der nach dem in 4 veranschaulichten Schritt folgt.
  • [5A] ist eine Querschnittsansicht entlang der Linie A-A' in 5.
  • [5B] ist eine Querschnittsansicht entlang der Linie B-B' in 5.
  • [5D] ist eine Querschnittsansicht entlang der Linie D-D' in 5.
  • [5G] ist eine Querschnittsansicht, die ein weiteres Beispiel für die Form einer Sattelrippe veranschaulicht.
  • [5H] ist eine Querschnittsansicht, die ein weiteres Beispiel für die Form einer Sattelrippe veranschaulicht.
  • [6B] ist eine Zeichnung, die zur Beschreibung des Schritts dient, der nach dem in 5 veranschaulichten Schritt folgt, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie B-B' in 5 entspricht.
  • [6D] ist eine Zeichnung, die zur Beschreibung des Schritts dient, der nach dem in 5 veranschaulichten Schritt folgt, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie D-D' in 5 entspricht.
  • [7B] ist eine Zeichnung, die zur Beschreibung des Schritts dient, der nach dem in 6B und 6D veranschaulichten Schritt folgt, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie B-B' in 5 entspricht.
  • [7D] ist eine Zeichnung, die zur Beschreibung des Schritts dient, der nach dem in 6B und 6D veranschaulichten Schritt folgt, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie D-D' in 5 entspricht.
  • [8B] ist eine Zeichnung, die zur Beschreibung des Schritts dient, der nach dem in 7B und 7D veranschaulichten Schritt folgt, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie B-B' in 5 entspricht.
  • [8D] ist eine Zeichnung, die zur Beschreibung des Schritts verwendet wird, der nach dem in 7B und 7D veranschaulichten Schritt folgt, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie D-D' in 5 entspricht.
  • [9D] ist eine Querschnittsansicht in einer Position, die der Linie D-D' in 5 entspricht und dazu dient, die Struktur eines Vergleichsbeispiels zu beschreiben.
  • [10B] ist eine Zeichnung, die zur Beschreibung des Schritts dient, der nach dem in 8B und 8D veranschaulichten Schritt folgt, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie B-B' in 5 entspricht.
  • [10D] ist eine Zeichnung, die zur Beschreibung des Schritts verwendet wird, der nach dem in 7B und 7D veranschaulichten Schritt folgt, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie D-D' in 5 entspricht.
  • [11A] ist eine Zeichnung, die zur Beschreibung des Schritts dient, der nach dem in 10B und Figur 10D veranschaulichten Schritt folgt, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie A-A' in 5 entspricht.
  • [11B] ist eine Zeichnung, die zur Beschreibung des Schritts dient, der nach dem in 10B und 10D veranschaulichten Schritt folgt, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie B-B' in 5 entspricht.
  • [11D] ist eine Zeichnung, die zur Beschreibung des Schritts dient, der nach dem in 10B und 10D veranschaulichten Schritt folgt, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie D-D' in 5 entspricht.
  • [12A] ist eine Zeichnung, die zur Beschreibung des Schritts dient, der nach dem in 11A, 11B und 11D veranschaulichten Schritt folgt, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie A-A' in 5 entspricht.
  • [13A] ist eine Zeichnung, die zur Beschreibung des Schritts dient, der nach dem in 12A veranschaulichten Schritt folgt, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie A-A' in 5 entspricht.
  • [14A] ist eine Zeichnung, die zur Beschreibung des Schritts dient, der nach dem in 13A veranschaulichten Schritt folgt, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie A-A' in 5 entspricht.
  • [15A] ist eine Zeichnung, die zur Beschreibung des Schritts dient, der nach dem in 12A veranschaulichten Schritt folgt, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie A-A' in 5 entspricht.
  • [16D] ist eine Zeichnung, die zur Beschreibung der Konfiguration einer Halbleitervorrichtung gemäß Ausführungsform 3 der vorliegenden Erfindung dient, wobei es sich um eine Querschnittsansicht in einer Position handelt, die der Linie D-D' in 5 entspricht.
  • Ausführungsformen der Erfindung
  • Auf bevorzugte beispielhafte Ausführungsformen der vorliegenden Erfindung Bezug nehmend wird nachstehend unter Verweis auf die Zeichnungen beispielhaft eine Halbleitervorrichtung beschrieben, die ein DRAM (Dynamic Random Access Memory) bildet. Die vorliegende Erfindung ist jedoch nicht auf diese beispielhaften Ausführungsformen eingeschränkt.
  • (Ausführungsform 1)
  • Die Konfiguration der Halbleitervorrichtung in dieser Ausführungsform wird zuerst unter Bezugnahme auf 1, 1A, 1B, 1C, 1D und 1E beschrieben. 1 ist ein Grundriss, der die planare Anordnung der Bestandteile bildenden Elemente der Halbleitervorrichtung veranschaulicht, 1A ist eine Querschnittsansicht entlang der Linie A-A' in 1, 1B ist eine Querschnittsansicht entlang der Linie B-B', 10 ist eine Querschnittsansicht entlang der Linie C-C' und 1D ist eine Querschnittsansicht entlang der Linie D-D'. Ferner ist 1E eine perspektivische Schnittansicht der Halbleitervorrichtung, die dazu dient, die interne Struktur der Halbleitervorrichtung gemäß dieser Ausführungsform zu veranschaulichen. Es gilt anzumerken, dass die Abmessungen der Teile in den Zeichnungen nicht notwendigerweise proportional zu den Abmessungen der tatsächlichen Teile sind. Außerdem ist der Maßstab der Zeichnungen nicht notwendigerweise gleich. Darüber hinaus sind in jeder Zeichnung der einfacheren Beschreibung halber Teile weggelassen, und in manchen Fällen stimmen die Zeichnungen nicht miteinander überein.
  • Die Gliederung der Hauptteile der Halbleitervorrichtung in dieser Ausführungsform wird zuerst unter Bezugnahme auf den Grundriss aus 1 beschrieben. 1 veranschaulicht die Anordnung eines Teils eines Speicherzellbereichs 100, der auf einem Halbleitersubstrat angeordnet ist. Die Struktur von Kondensatorteilen ist in 1 weggelassen. Der Speicherzellbereich 100 ist auf dem Halbleitersubstrat definiert. Das Halbleitersubstrat ist beispielsweise ein Siliciumeinkristallsubstrat vom p-Typ, ist jedoch nicht darauf eingeschränkt.
  • Im Speicherzellbereich 100 erstrecken sich erste Elementisolationsbereiche 2 entlang einer Geraden in die X'-Richtung (erste Richtung), die bezüglich der X-Richtung (dritte Richtung) geneigt ist, und aktive Bereiche 5, die sich angrenzend an die ersten Elementisolationsbereiche 2 entlang einer Geraden in die X'-Richtung erstrecken, sind mit gleichem Abstand sich wiederholend in die Y-Richtung (zweite Richtung) angeordnet. Die Y-Richtung ist eine Richtung, welche die X-Richtung und die X'-Richtung schneidet.
  • Jeder aktive Bereich 5 ist mittels erster Elementisolationsbereiche 2 gegenüber anderen aktiven Bereichen 5, die in die Y-Richtung daran angrenzen, elektrisch isoliert. Ferner ist jeder aktive Bereich 5 mittels zweiter Elementisolationsbereiche 3, die sich in die Y-Richtung erstrecken, gegenüber anderen aktiven Bereichen 5, die in die X'-Richtung daran angrenzen, elektrisch isoliert. Mit anderen Worten ist jeder aktive Bereich 5 als inselförmiger aktiver Bereich konfiguriert.
  • Die ersten Elementisolationsbereiche 2 und die zweiten Elementisolationsbereiche 3 sind durch ein bekanntes STI-(Grabenisolations-)Verfahren ausgebildet und unter Verwendung eines isolierenden Elementisolationsfilms, der einen Siliciumdioxidfilm umfasst, der im Halbleitersubstrat ausgebildete Gräben ausfüllt, konfiguriert. Die Tiefe der ersten Elementisolationsbereiche 2 und der zweiten Elementisolationsbereiche 3 ist beispielsweise 250 nm.
  • Zwei eingebettete Verdrahtungsleitungen WL1 und WL2, die sich entlang einer Geraden in die Y-Richtung erstrecken, sind durch Überspannen einer Vielzahl von Elementisolationsbereichen 2 und einer Vielzahl von aktiven Bereichen 5 angeordnet. Die eingebetteten Verdrahtungsleitungen WL1 und WL2 sind in unteren Abschnitten von Wort-Gräben (Gräben) 7B eingebettet, die sich entlang einer Geraden in die Y-Richtung erstrecken, durch Überspannen der ersten Elementisolationsbereiche 2 und der aktiven Bereiche 5.
  • Jeder Wort-Graben 7B ist durch abwechselndes Anordnen von ersten Gräben 2b, die an den Positionen der ersten Elementisolationsbereiche 2 bereitgestellt sind, und von zweiten Gräben 10A, die an den Positionen der aktiven Bereiche 5 bereitgestellt sind, ausgebildet.
  • Die eingebetteten Verdrahtungsleitungen WL1 und WL2 bilden Wort-Leitungen des DRAM und dienen auch als Gate-Elektroden von Transistoren, wie nachstehend erläutert ist. In der nachstehenden Beschreibung werden die eingebetteten Verdrahtungsleitungen WL1 und WL2 als Wort-Leitungen bezeichnet.
  • Ein zweiter Elementisolationsbereich 3 und zwei Wort-Leitungen WL1 und WL2 bilden einen Satz, und diese Sätze sind sich wiederholend in die X-Richtung angeordnet. In 1 sind zwei Wort-Leitungen WL1 und WL2 in einem gleichen Abstand zwischen zwei benachbarten zweiten Elementisolationsbereichen 3 angeordnet. Mit anderen Worten sind die zweiten Elementisolationsbereiche 3 und die Wort-Leitungen WL1 und WL2 jeweils mit der gleichen Breite und dem gleichen Abstand angeordnet.
  • Durch die oben genannte Anordnung werden die inselförmigen aktiven Bereiche 5 in einen Kondensatorkontaktbereich (erster Kontaktbereich) 5A, der an einen zweiten Elementisolationsbereich 3 und die Wort-Leitung WL1 angrenzt, einen Bit-Leitungs-Kontaktbereich (zweiter Kontaktbereich) 5B, der an die Wort-Leitung WL1 und die Wort-Leitung WL2 angrenzt, und einen weiteren Kondensatorkontaktbereich (dritter Kontaktbereich) 5C, der an die Wort-Leitung WL2 und einen weiteren zweiten Elementisolationsbereich 3 angrenzt, abgegrenzt.
  • Einer der Kondensatorkontaktbereiche 5A, die Wort-Leitung WL1 und der Bit-Leitungs-Kontaktbereich 5B bilden einen Transistor Tr1. Außerdem bilden der Bit-Leitungs-Kontaktbereich 5B, die andere Wort-Leitung WL2 und der andere Kondensatorkontaktbereich 5C einen weiteren Transistor Tr2. Die Konfiguration ist daher so, dass sich die beiden Transistoren Tr1 und Tr2 den Bit-Leitungs-Kontaktbereich 5B teilen.
  • Eine Bit-Leitung 20, die sich in die X-Richtung erstreckt, ist auf jedem Bit-Leitungs-Kontaktbereich 5B angeordnet. Ein Kondensator (der in den Zeichnungen nicht dargestellt ist), ist auf jedem der Kondensatorkontaktbereiche 5A und 5C angeordnet. Der Transistor Tr1 und der Transistor Tr2 bilden Schalttransistoren der DRAM-Speicherzellen.
  • Nachstehend wird auf 1E Bezug genommen. Auf einem Halbleitersubstrat 1 sind Wort-Gräben 7B bereitgestellt, die sich entlang einer Geraden in die Y-Richtung erstrecken, indem die ersten Elementisolationsbereiche 2 und die aktiven Bereiche 5, umfassend das Halbleitersubstrat 1, die sich wiederholend in die Y-Richtung angeordnet sind, überspannt werden. Die Wort-Gräben 7B werden aus den ersten Gräben 2b, die an den Grenzflächen mit den ersten Elementisolationsbereichen 2 bereitgestellt sind, und aus den zweiten Gräben 10A, die an den Grenzflächen mit den aktiven Bereichen 5 bereitgestellt sind, gebildet.
  • Die zweiten Gräben 10A, die in den aktiven Bereichen 5 bereitgestellt sind, weisen in einem unteren Abschnitt davon einen Rippenabschnitt (vorspringenden Abschnitt) 12 auf, der von einer unteren Fläche 12d in Form einer Rippe nach oben vorspringt. Die Rippenabschnitte 12 weisen zwei schräge Flächen 12b und 12c auf, die in die Y-Richtung einander entgegengesetzt sind, und eine obere Fläche 12a. Ferner treffen die beiden schrägen Flächen 12b und 12c und die obere Fläche 12a in die X'-Richtung auf zwei seitliche Flächen (12e und 12f, wie in 1C und 1D veranschaulicht und nachstehend erläutert), welche die Wort-Gräben 7B bilden und in die X'-Richtung einander entgegengesetzt sind. Die Wort-Leitungen WL1 und WL2 bedecken die Rippenabschnitte 12 und sind so angeordnet, dass sie sich in die Y-Richtung in unteren Abschnitten (unteren Gräben) innerhalb der Wort-Gräben 7B erstrecken.
  • Die aktiven Bereiche 5, die sich in X'-Richtung auf beiden Seiten der Wort-Leitung WL1 befinden und die Wort-Leitung WL1 einklemmen, bilden die Kondensatorkontaktbereiche 5A und die Bit-Leitungs-Kontaktbereiche 5B. Kondensatordiffusionsschichten 6a sind in den oberen Abschnitten innerhalb der Kondensatorkontaktbereiche 5A bereitgestellt, und Bit-Leitungs-Diffusionsschichten 6bb sind in oberen Abschnitten innerhalb der Bit-Leitungs-Kontaktbereiche 5B bereitgestellt. Die Kondensatordiffusionsschicht 6a, die Wort-Leitung WL1 und die Bit-Leitungs-Diffusionsschicht 6bb bilden den Transistor Tr1. Die Wort-Leitung WL1, die sich in die Y-Richtung erstreckt, dient als Gate-Elektrode, die von einer Vielzahl von Transistoren geteilt wird, die entlang der Wort-Leitung WL1 angeordnet sind. Ferner dient der Rippenabschnitt 12 als Graben des Transistors.
  • Nachstehend wird auf die Querschnittsansicht in 1A Bezug genommen. Die Wort-Leitungen WL1 und WL2 sind jeweils unter Anordnung eines Gate-Isolationsfilms 11 dazwischen in einem Paar von zweiten Gräben 10A eingebettet, die mit der gleichen Breite und dem gleichen Abstand an der Oberfläche des inselförmigen aktiven Bereichs 5 (Halbleitersubstrat 1) ausgebildet sind, eingeschoben zwischen zwei zweiten Elementisolationsbereichen 3. Verkappungsisolationsfilme (zweite Isolationsfilme) 17, die einen Siliciumnitridfilm umfassen, sind so angeordnet, dass sie einen oberen Graben 16 ausfüllen, der sich über jeder der Wort-Leitungen WL1 und WL2 befindet.
  • Der Kondensatorkontaktbereich 5A (siehe 1), der an die Wort-Leitung WL1 angrenzt, bildet eine Halbleitersäule 5a, die auf drei Seiten durch Elementisolationsbereiche abgegrenzt ist, und die auf der verbleibenden einen Seite durch den zweiten Graben 10A abgegrenzt ist. Eine Verunreinigungendiffusionsschicht vom n-Typ ist in einem oberen Abschnitt der Halbleitersäule 5a so angeordnet, dass sie eine obere Fläche aufweist, die mit einer oberen Fläche 1a des Halbleitersubstrats 1 zusammenfällt, um eine der Kondensatordiffusionsschichten (eine erste Diffusionsschicht) 6a zu bilden. Auf ähnliche Weise bildet der Kondensatorkontaktbereich 5C (siehe 1), der an die Wort-Leitung WL2 angrenzt, eine Halbleitersäule 5c, und eine Verunreinigungendiffusionsschicht vom n-Typ ist in einem oberen Abschnitt der Halbleitersäule 5c so angeordnet, dass sie eine obere Fläche aufweist, die mit der oberen Fläche 1a des Halbleitersubstrats 1 zusammenfällt, um die andere Kondensatordiffusionsschicht (dritte Diffusionsschicht) 6c zu bilden. Ferner bildet der Bit-Leitungs-Kontaktbereich 5B (siehe 1), der zwischen den beiden Wort-Leitungen WL1 und WL2 eingeschoben ist, eine Halbleitersäule 5b, und eine Verunreinigungendiffusionsschicht vom n-Typ ist in einem oberen Abschnitt der Halbleitersäule 5b so angeordnet, dass sie eine obere Fläche aufweist, die mit der oberen Fläche 1a des Halbleitersubstrats 1 zusammenfällt, um die Bit-Leitungs-Diffusionsschicht (zweite Diffusionsschicht) 6bb zu bilden. Die untere Fläche der Bit-Leitungs-Diffusionsschicht 6bb ist koplanar mit den unteren Flächen der Gräben 10A. Die unteren Flächen der Gräben 10A sind die gleiche Fläche wie die oben beschriebene Fläche 12a des Rippenabschnitts 12.
  • Ein Maskierungsfilm (erster Zwischenisolationsfilm) 8, der einen Siliciumnitridfilm umfasst und als Maske zur Ausbildung des Wort-Grabens 7B verwendet wird, ist auf der oberen Fläche 1a des Siliciumsubstrats 1 angeordnet, und die obere Fläche des Maskierungsfilms 8 und die obere Fläche des Verkappungsisolationsfilms 17 sind koplanar.
  • Ein Bit-Leitungs-Kontaktstift (zweiter Kontaktstift) 19, der einen Verunreinigungen enthaltenden polykristallinen Siliciumfilm (DOPOS: dotiertes Polysilicium) umfasst und mit der oberen Fläche der Bit-Leitungs-Diffusionsschicht 6bb verbunden ist, ist zwischen den angrenzenden Verkappungsisolationsfilmen 17 eingeschoben. Die obere Fläche des Bit-Leitungs-Kontaktstifts 19 ist koplanar mit der oberen Fläche des Verkappungsisolationsfilms 17.
  • Die Bit-Leitung 20, die sich in die X-Richtung erstreckt, ist so angeordnet, dass sie mit der oberen Fläche des Bit-Leitungs-Kontaktstifts 19 verbunden ist. Die Bit-Leitung 20 ist aus Metall gebildet und enthält zumindest Wolfram. Ein Deckisolationsfilm 21, der einen Siliciumnitridfilm umfasst, ist so angeordnet, dass er die obere Fläche der Bit-Leitung 20 bedeckt. Seitenflächenfilme 22, die Siliciumnitridfilme umfassen, sind so angeordnet, dass sie die seitlichen Flächen des Deckisolationsfilms 21 und der Bit-Leitung 20 bedecken.
  • Ein zweiter Zwischenisolationsfilm 23, der einen Siliciumdioxidfilm umfasst, ist so bereitgestellt, dass er den Deckisolationsfilm 21 bedeckt, und seine obere Fläche geebnet ist. Ein erster Kondensatorkontaktstift (erster Kontaktstift) 24a und ein zweiter Kondensatorkontaktstift (zweiter Kontaktstift) 24b sind so bereitgestellt, dass sie den zweiten Zwischenisolationsfilm 23 und den Maskierungsfilm 8 durchdringen und mit den oberen Fläche der Kondensatordiffusionsschichten 6a bzw. 6c verbunden sind. Kondensatorelemente 25 sind so angeordnet, dass sie mit den oberen Flächen der einzelnen Kondensatorkontaktstifte 24 verbunden sind.
  • Nachstehend wird auf 1C und 1D Bezug genommen. 1C veranschaulicht einen Querschnitt in die X'-Richtung, der nicht durch den Rippenabschnitt 12 führt. Ferner veranschaulicht 1D einen Querschnitt in die X-Richtung, die durch den Rippenabschnitt 12 führt. Daher erscheint die untere Fläche 12d des Rippenabschnitts 12 in 1C als untere Fläche des zweiten Grabens 10A, während in 1D die obere Fläche 12a des Rippenabschnitts 12 als untere Fläche des zweiten Grabens 10A erscheint. Andere Aspekte der Konfiguration sind gleich. Es gilt anzumerken, dass die Konfiguration über der oberen Fläche 1a des Halbleitersubstrats 1 weggelassen wurde. Die Bezugszeichen 12a und 12d werden hierin im Folgenden manchmal verwendet, um auf die unteren Flächen des zweiten Grabens 10A zu verweisen.
  • Der zweite Graben 10A umfasst die unteren Flächen 12a und 12d und die beiden geneigten seitlichen Flächen 12e und 12f, die in die X'-Richtung einander entgegengesetzt sind. Ein erster Isolationsfilm 11A ist auf den Oberflächen des zweiten Grabens 10A angeordnet, mit anderen Worten auf den unteren Flächen 12a und 12d und den beiden geneigten seitlichen Flächen 12e und 12f. Ein Siliciumoxidfilm (SiO), der durch thermische Oxidation gebildet ist, wird als erster Isolationsfilm 11A verwendet. Der Siliciumoxidfilm ist amorph.
  • Ein Barriereisolationsfilm 11B ist auf der Oberfläche des ersten Isolationsfilms 11A angeordnet. Der Barriereisolationsfilm 11B kann unter Einsatz eines einschichtigen Films oder eines Laminatfilms, der einen Siliciumnitridfilm (SiN), einen Siliciumoxynitridfilm (SiON), einen Aluminiumnitridfilm (AlN) oder einen Aluminiumoxynitridfilm (AlON) umfasst, ausgebildet sein. Alle oben genannten Materialien sind amorph. Der Barriereisolationsfilm 11B kann mit einer Dicke im Bereich von 0,8 bis 4,0 nm ausgebildet sein. Der erste Isolationsfilm 11A und der Barriereisolationsfilm 11B bilden den Gate-Isolationsfilm 11. In dieser Ausführungsform muss der Gate-Isolationsfilm 11 unter Verwendung des Laminatfilms ausgebildet werden, der den ersten Isolationsfilm 11A und den Barriereisolationsfilm 11B umfasst.
  • Ein Barrieremetallfilm 13, dessen äußere Fläche (die untere Fläche und die äußeren Flächen) einen U-förmigen Querschnitt aufweist, ist auf Flächen 11ee und 11ff des Barriereisolationsfilms 11B angeordnet, der sich im unteren Graben innerhalb des zweiten Grabens 10A befindet. Der Barrieremetallfilm 13 ist aus einem Titannitrid-(TiN-)Film, einem Wolframnitrid-(WN-)Film oder dergleichen gebildet. Ein erster Aussparungsabschnitt 13a ist ausgebildet, indem der Barrieremetallfilm 13 angeordnet wird.
  • Eine Metallkeimschicht (Keimschicht) 14 mit einem U-förmigen Querschnitt ist mit ihrer äußeren Fläche in Kontakt mit der inneren Fläche des ersten Aussparungsabschnitts 13a angeordnet. Die Metallkeimschicht 14 ist aus einem Wolfram-(W-)Film gebildet. Ein zweiter Aussparungsabschnitt 14a ist durch Anordnen der Metallkeimschicht 14 ausgebildet.
  • Ferner ist ein Metallfilm 15 mit geringem Widerstand in Kontakt mit der inneren Fläche des zweiten Aussparungsabschnitts 14a angeordnet und füllt den zweiten Aussparungsabschnitt 14a aus. Der Metallfilm 15 ist aus einem W-Film gebildet. Der Barrieremetallfilm 13, die Metallkeimschicht 14 und der Metallfilm 15 bilden die Wort-Leitung WL1. Die Wort-Leitung WL1 ist in Kontakt mit dem Gate-Isolationsfilm 11, und der Barriereisolationsfilm 11B ist auf der Grenzfläche dazwischen angeordnet.
  • Der oben genannte untere Graben ist als Teil des Wort-Grabens 7B definiert, der sich weiter unten befindet als die untere Fläche der angrenzenden Kondensatordiffusionsschicht 6a.
  • Wie in 1C und 1D veranschaulicht, weisen der Barrieremetallfilm 13, die Metallkeimschicht 14 und der Metallfilm 15 jeweils eine obere Fläche 13b, 14b bzw. 15b auf, und diese oberen Flächen sind koplanar. Ferner ist, wie in 1D veranschaulicht, die untere Fläche der Bit-Leitungs-Diffusionsschicht 6bb koplanar mit der oberen Fläche 12a des Rippenabschnitts 12. Dadurch wird, wie in 1D durch den gestrichelten Pfeil Ch angezeigt, der Graben des Transistors Tr1 in der Nähe der Oberfläche des Halbleitersubstrats 1 ausgebildet, gemeinsam mit der oberen Fläche 12a des Rippenabschnitts 12 und der seitlichen Fläche 12e des zweiten Grabens 10A, die sich näher bei der Kondensatordiffusionsschicht 6a befindet.
  • Nachstehend folgt eine ausführlichere Beschreibung unter Bezugnahme auf 1D. Die Beschreibung zeigt einen beispielhaften Fall, bei dem die minimale Verarbeitungsabmessung F, welche die Auflösungsgrenze für Lithographie darstellt, 25 nm beträgt. Bei der Produkterzeugung, bei der F 25 nm ist, ist die Dicke des Gate-Isolationsfilms 11 5 nm.
  • In dieser Ausführungsform sind, wie nachstehend beim Herstellungsverfahren erläutert, der erste Isolationsfilm 11A und der Barriereisolationsfilm 11B so bereitgestellt, dass die Summe ihrer jeweiligen Dicken TG1 und TG2 bei 5 nm gehalten wird. Ferner ist die Öffnungsbreite W1 des zweiten Grabens 10A in die X-Richtung nach dem Anordnen des Barriereisolationsfilms 11B 25 nm. Die seitlichen Flächen des zweiten Grabens 10A sind geneigt, sodass die Breite W2 der oberen Fläche der Wort-Leitung WL1, die im unteren Graben eingebettet ist, 23 nm beträgt. In dieser Ausführungsform können der Barrieremetallfilm 13 und die Metallkeimschicht 14 beide mit ihrer jeweiligen Dicke TB und TN auf 3 nm reduziert angeordnet sein. In dem Stadium, in dem die Metallkeimschicht 14 mit dem U-förmigen Querschnitt bereitgestellt wird, ist es jedoch möglich, dass der zweite Aussparungsabschnitt 14a, wobei die Breite TW der zentral positionierten Öffnung davon 11 nm beträgt, verbleibt, wodurch es möglich ist, einen Zwischenraum aufrecht zu erhalten, in dem der Metallfilm mit geringem Widerstand anzuordnen ist.
  • Wenn der Barriereisolationsfilm 11B nicht bereitgestellt ist, wie im Vergleichsbeispiel, das unter Bezugnahme auf Ausführungsform 2 nachstehend beschrieben ist (siehe 9), verschlechtern sich die Barriereeigenschaften, wenn der Barrieremetallfilm 13 und die Metallkeimschicht 14 dünner gemacht werden, und es kommt zu einer Verschlechterung der Transistoreigenschaften, weshalb die jeweiligen Dicken nicht geringer als 5 nm gehalten werden können. Somit besteht das Problem, dass es nicht möglich ist, einen Zwischenraum im unteren Graben aufrecht zu erhalten, in dem der Metallfilm 15 des unteren Grabens anzuordnen ist. Als Ergebnis nimmt der Widerstand der Wort-Leitung WL1 zu, und es ist schwierig, ein Hochleistungs-DRAM zu erhalten.
  • In dieser Ausführungsform wird eine Konfiguration angenommen, in welcher der Barriereisolationsfilm 11B, der hervorragende Barriereeigenschaften aufweist, innerhalb des Gate-Isolationsfilms 11 angeordnet ist, weshalb, auch wenn der Metallfilm 15 in einem Zustand angeordnet ist, in dem die Dicke des Barrieremetallfilms 13 auf zwischen 0,5 und 3 nm verringert wurde und die Dicke der Metallkeimschicht 14 auf zwischen 3 und 4 nm verringert wurde, die Barriereeigenschaften als Ganzes aufrecht erhalten werden können, und dies weist den Vorteil auf, dass es möglich ist, eine Verschlechterung des Transistors zu vermeiden.
  • Es gilt anzumerken, dass die Tiefe H1 der unteren Fläche 12d des Rippenabschnitts 12 von der oberen Fläche 1a des Halbleitersubstrats 1 beispielsweise 180 nm betragen kann. Ferner kann die Tiefe H2 der oberen Fläche 12a des Rippenabschnitts 12 auf ähnliche Weise beispielsweise 140 nm betragen, und die Tiefe H3 der unteren Fläche der Kondensatordiffusionsschicht 6a kann beispielsweise 70 nm betragen.
  • Nachstehend wird auf 1B Bezug genommen. 1B ist eine Querschnittsansicht entlang der Linie B-B' in 1. Der trapezförmige Rippenabschnitt 12 ist im Zentrum des aktiven Bereichs 5 bereitgestellt, der zwischen den ersten Elementisolationsbereichen 2 eingeschoben ist. Der Rippenabschnitt 12 umfasst die untere Fläche 12d, die obere Fläche 12a und die geneigten seitlichen Flächen 12b und 12c, die in die Y-Richtung einander entgegengesetzt sind. Die Konfiguration des Rippenabschnitts 12 ist so, dass das Halbleitersubstrat 1 aus der unteren Fläche 12d hervorspringt. Die Höhe H4 des Rippenabschnitts, definiert zwischen der unteren Fläche 12d und dem oberen Flächenabschnitt 12a, beträgt zwischen 38 und 48 nm.
  • Der Gate-Isolationsfilm 11 der den Laminatfilm umfasst, der den ersten Isolationsfilm 11A und den Barriereisolationsfilm 11B umfasst, ist so angeordnet, dass er die oben genannten vier Oberflächen bedeckt. Der Barrieremetallfilm 13, die Metallkeimschicht 14 und der Metallfilm 15 mit geringem Widerstand sind nacheinander so bereitgestellt, dass sie die Oberfläche des Gate-Isolationsfilms 11 bedecken, wodurch die Wort-Leitung WL1 gebildet wird. Die Wort-Leitung WL1 erstreckt sich in die Y-Richtung und füllt den unteren Graben innerhalb des Wort-Grabens 7B aus. Der Verkappungsisolationsfilm 17, der den oberen Graben 16 innerhalb des Wort-Grabens 7B ausfüllt, ist auf der oberen Fläche der Wort-Leitung WL1 angeordnet. Die Wort-Leitung WL2 ist auf die gleiche Weise konfiguriert wie die Wort-Leitung WL1.
  • Es gilt anzumerken, dass die untere Fläche 12d des Rippenabschnitts 12 nicht notwendigerweise ausgebildet werden muss. Wie in der nachstehend erläuterten Ausführungsform 2 beschrieben, kann der Rippenabschnitt einer sein, bei dem die geneigten seitlichen Flächen 12b und 12c, die in die Y-Richtung einander entgegengesetzt sind, als Fortsetzung der seitlichen Flächen 2a des ersten Elementisolationsbereich nach oben hervorspringen.
  • Gemäß der Halbleitervorrichtung in dieser Ausführungsform umfasst die Konfiguration den Graben, der im Halbleitersubstrat bereitgestellt ist, den Isolationsfilm (Gate-Isolationsfilm), der die inneren Flächen des Grabens bedeckt, und die eingebettete Verdrahtungsleitung (Wort-Leitung), die den unteren Abschnitt innerhalb des Grabens ausfüllt und in Kontakt mit dem Isolationsfilm ist, und der Barriereisolationsfilm ist zumindest an der Grenzfläche zwischen dem Isolationsfilm und der eingebetteten Verdrahtungsleitung angeordnet.
  • (Ausführungsform 2)
  • Nachstehend wird ein Verfahren zur Herstellung der oben erläuterten Halbleitervorrichtung unter Bezugnahme auf 2 bis 15A erläutert. Beiliegende Zeichnungen mit einer Zeichnungsnummer ohne Buchstabe sind Grundrisse der einzelnen Schritte. Zeichnungen mit einer Zeichnungsnummer und dem angehängten Buchstaben A sind Querschnittsansichten entlang der Linie A-A', wie im entsprechenden Grundriss eingezeichnet, oder Querschnittsansichten an einer Position, die der Linie A-A' entspricht, und Zeichnungen mit dem angehängten Buchstaben B sind Querschnittsansichten entlang der Linie B-B', wie im entsprechenden Grundriss eingezeichnet, oder Querschnittsansichten an einer Position, die der Linie B-B' entspricht.
  • Unter Bezugnahme auf 2, 2A und 2B wird zuerst ein Schritt des Ausbildens von Elementisolationsbereichen und aktiven Bereichen implementiert.
  • In einem Halbleitersubstrat 1, das einen Siliciumeinkristall vom p-Typ umfasst, werden erste Elementisolationsrillen mit seitlichen Flächen 2a und einer Erstreckung in die X'-Richtung (erste Richtung) und zweite Elementisolationsrillen mit seitlichen Flächen 3a und einer Erstreckung in die Y-Richtung (zweite Richtung) unter Verwendung eines bekannten STI(Grabenisolations-)Verfahrens mit isolierenden Elementisolationsfilmen 4 ausgefüllt.
  • Ein durch CVD (Gasphasenabscheidung) hergestellter Siliciumdioxidfilm wird als isolierender Elementisolationsfilm 4 ausgebildet. Somit wird eine Vielzahl von ersten Elementisolationsbereichen 2 und eine Vielzahl von zweiten Elementisolationsbereichen 3 ausgebildet, deren Tiefe H von der oberen Fläche 1a des Halbleitersubstrats 1 beispielsweise 250 nm beträgt. Außerdem wird eine Vielzahl von inselförmigen aktiven Bereichen 5 ausgebildet, die in die X'-Richtung durch die zweiten Elementisolationsbereiche 3 und in die Y-Richtung durch die ersten Elementisolationsbereiche 2 abgegrenzt sind.
  • Verunreinigungendiffusionsschichten 6 vom n-Typ mit einer Verunreinigungenkonzentration von 1E18 bis 1E19 (Atome/cm3) werden dann auf der Oberfläche der aktiven Bereiche 5 unter Verwendung von Vollflächen-Ionenimplantation ausgebildet. In einem nachfolgenden Schritt bilden die Verunreinigungendiffusionsschichten 6 vom n-Typ Kondensatordiffusionsschichten 6a und 6c und einen Teil einer Bit-Leitungs-Diffusionsschicht 6bb. In dieser beispielhaften Ausführungsform beträgt die Tiefe der unteren Fläche 6d der Verunreinigungendiffusionsschicht 6 vom n-Typ 70 nm.
  • Unter Bezugnahme auf 3, 3A und 3B wird als Nächstes ein Schritt des Ausbildens erster Gräben implementiert, die Bestandteile von Wort-Gräben sind.
  • Ein Maskierungsfilm 8 mit Wort-Graben-Öffnungen 7A, die sich in die Y-Richtung erstrecken und eine Vielzahl von aktiven Bereichen 5 und ersten Elementisolationsbereichen 2 überspannen, wird unter Einsatz bekannter Lithographie- und anisotroper Trockenätzverfahren ausgebildet. Der Maskierungsfilm 8 dient später als erster Zwischenisolationsfilm. Ein Siliciumnitridfilm wird als Maskierungsfilm 8 verwendet. In einem aktiven Bereich 5 werden zwei Wort-Graben-Öffnungen 7A so ausgebildet, dass sie gleichförmig in die X-Richtung angeordnet sind. In dieser Ausführungsform beträgt die Breite W1 der Wort-Graben-Öffnungen 7A in die X-Richtung (dritte Richtung) 25 nm. Dadurch werden die oberen Flächen der aktiven Bereiche 5 und die oberen Flächen der ersten Elementisolationsbereiche 2, die abwechselnd angeordnet sind, an der unteren Fläche der Wort-Graben-Öffnungen 7A, die sich in die Y-Richtung erstreckt, freigelegt.
  • Die Wort-Gräben werden als Nächstes unter den Wort-Graben-Öffnungen 7A ausgebildet, aber zuerst werden die ersten Elementisolationsbereiche 2 selektivem anisotropem Trockenätzen unter Verwendung des Maskierungsfilms 8 als Maske ausgesetzt. Dadurch werden die ersten Elementisolationsbereiche 2 geätzt, um erste Gräben 2b auszubilden, wie in 3B veranschaulicht ist. Die ersten Gräben 2b umfassen die seitlichen Flächen 2a der ersten Elementisolationsrillen und die oberen Flächen 2c des ersten isolierenden Elementisolationsfilms 4. Die Tiefe H1 der ersten Gräben 2b von der oberen Fläche 1a des Halbleitersubstrats 1 beträgt 180 nm.
  • Als Nächstes wird ein Schritt der Ausbildung zweiter Gräben implementiert, die Bestandteile der Wort-Gräben darstellen. Beim Schritt des Ausbildens der zweiten Gräben wird ein Schritt der Ausbildung vorläufiger Gräben implementiert, bevor die zweiten Gräben 10A ausgebildet werden.
  • Unter Bezugnahme auf 4, 4A, 4B und 4D veranschaulichen die Zeichnungen den Zustand nach dem Schritt des Ausbildens der vorläufigen Gräben durch Aussetzen der aktiven Bereiche 5, deren obere Oberflächen freiliegen, gegenüber anisotropem Trockenätzen unter Verwendung des Maskierungsfilms 8 als Maske. So werden beispielsweise durch Bereitstellen einer Ätztiefe H2a von 130 nm vorläufige Gräben 9A mit oberen Flächen 9a ausgebildet. Die Breite W5 der oberen Flächen 9a in die Y-Richtung beträgt 28 nm. Durch Ausbilden der vorläufigen Gräben 9A werden vorläufige Rippenabschnitte 9, in denen der aktive Bereich 5 aus der oberen Fläche 2c des ersten isolierenden Elementisolationsfilm 4 hervorspringt, in den unteren Abschnitten der vorläufigen Gräben 9A ausgebildet. Ferner wird durch Ausbilden von zwei vorläufigen Gräben 9A in einem aktiven Bereich 5 die Verunreinigungendiffusionsschicht 6 vom n-Typ in drei Teile unterteilt, nämlich Kondensatordiffusionsschichten 6a und 6c und eine Bit-Leitungs-Diffusionsschicht 6b.
  • Unter Bezugnahme auf 5, 5A, 5B und 5D wird nach dem Schritt des Ausbildens der vorläufigen Gräben 9A als Nächstes ein Schritt des Ausbildens von zweiten Gräben 10A implementiert.
  • Bei der Ausbildung der zweiten Gräben 10A werden Trockenätzbedingungen eingesetzt, die sowohl anisotropes als auch isotropes Ätzen ermöglichen. Isotropes Trockenätzen kann implementiert werden, indem Bedingungen eingesetzt werden, die so angepasst sind, dass der Druck im Vergleich zu anisotropem Trockenätzen erhöht ist und die Vorspannung verringert ist. Mit anderen Worten sollten die Bedingungen in eine Richtung gesteuert werden, sodass der Effekt der Ionen im Ätzgasplasma verringert wird. Dadurch treten alle oberen Flächen 9a und seitlichen Flächen 2a, welche die vorläufigen Rippenabschnitte 9 bilden, zurück, um die zweiten Gräben 10A zu bilden, die in einem unteren Abschnitt einen Rippenabschnitt 10 aufweisen, der neue obere Flächen 10a, geneigte seitliche Flächen 10b und 10c, die in die Y-Richtung einander entgegengesetzt sind, und untere Flächen 10d aufweist. Dadurch wird die Tiefe H2 der oberen Fläche 10a des Rippenabschnitts 10 140 nm, und die Breite W6 der oberen Fläche 10a in die Y-Richtung wird 8 nm. Es gilt anzumerken, dass die Breite W6 variiert werden kann, indem die oben genannten Ätzbedingungen angepasst werden. Ferner wird der Rippenabschnitt so ausgebildet, dass seine Höhe H4 zwischen 38 und 48 nm beträgt. Wort-Gräben 7B sind so ausgebildet, dass die Wort-Gräben 7B die ersten Gräben 2b umfassen, die in den ersten Elementisolationsbereichen 2 ausgebildet sind, und die zweiten Gräben 10A seitliche Flächen 10e und 10f aufweisen, die in den aktiven Bereichen 5 ausgebildet sind und in die X'-Richtung einander entgegengesetzt sind.
  • Es gilt anzumerken, dass in 5B der Rippenabschnitt 10 trapezförmig ist, nicht jedoch auf diese Form eingeschränkt ist. Wenn die Miniaturisierung von Halbleitervorrichtungen fortschreitet, weil die Breite W5 des vorläufigen Rippenabschnitts 9 in die Y-Richtung selbst gering ist, kann der Rippenabschnitt selbst in manchen Fällen aufhören zu existieren, wenn übermäßiges isotropes Ätzen implementiert wird. Bedingungen, die das isotrope Ätzen steuern, werden eingesetzt, um dies zu vermeiden. In diesem Fall werden Rippenabschnitte 10 wie in 5G und 5H veranschaulicht, ausgebildet, die nur die seitlichen Flächen 10b und 10c umfassen, die sich als Fortsetzung der seitlichen Flächen 2a der ersten Elementisolationsbereiche 2 nach oben erstrecken, ohne dass die obere Fläche 10a und die untere Fläche 10d vorhanden sind. Auch wenn Rippenabschnitte 10 mit solch einer Form eingesetzt werden, treten keine Probleme in Bezug auf die Transistoreigenschaften auf, und diese Ausführungsform weist keine Störung auf.
  • Unter Bezugnahme auf 6B und 6D wird als Nächstes ein Schritt des Ausbildens erster Isolationsfilme auf den inneren Flächen der zweiten Gräben 10A implementiert.
  • Ein erster Isolationsfilm 11A, der einen Siliciumdioxidfilm mit einer Dicke TG1 von 5 nm umfasst, wird unter Verwendung eines bekannten thermischen Oxidationsverfahrens ausgebildet. Es ist bekannt, dass die Ausbildung eines thermisch oxidierten. Films einen Mechanismus umfasst, durch den ein Oxidans durch den entstehenden Siliciumdioxidfilm diffundiert und das Oxidans, das die Grenzfläche zwischen dem Silicium und dem Siliciumdioxid erreicht hat, einen neuen Siliciumdioxidfilm bildet. Wenn also ein Siliciumdioxidfilm mit einer Dicke von 5 nm ausgebildet wird, wird ein 2,5 nm dicker Siliciumdioxidfilm auf der Innenseite des ursprünglichen zweiten Grabens 10A ausgebildet, wie durch die gestrichelte Linie angezeigt ist, und ein 2,5 nm dicker Siliciumdioxidfilm wird auf der Außenseite ausgebildet. Dadurch wird, wie in 6D veranschaulicht, ein neuer zweiter Graben 10A (die durch den Pfeil angezeigte Linie), der das Halbleitersubstrat 1 umfasst, an einer Position ausgebildet, die vom ursprünglichen zweiten Graben 10A 2,5 nm nach innen verlegt ist.
  • Ferner befinden sich im Stadium der 5 die seitlichen Flächen 10e und 10f des ursprünglichen zweiten Grabens 10A in einer zurückgewichenen Position im Vergleich zu den Rändern des Maskierungsfilms 8. Daher werden durch Ausbilden des ersten Isolationsfilms 11A in diesem Zustand durch thermische Oxidation Siliciumdioxidfilme 11e und 11f auf den seitlichen Flächen 10e und 10f des ursprünglichen zweiten Grabens 10A so ausgebildet, dass die Positionen der Oberflächen der Siliciumdioxidfilme 11e und 11f mit den Rändern des Maskierungsfilms 8 fluchten. Mit anderen Worten ist die Öffnungsbreite eines dritten Aussparungsabschnitts 11AA, der durch den ersten Isolationsfilm 11A gebildet wird, W1.
  • Unter Bezugnahme auf 6B, werden ein Siliciumdioxidfilm 11a auf der oberen Fläche, Siliciumdioxidfilme 11b und 11c auf den seitlichen Flächen und Siliciumdioxidfilm 11d auf der unteren Fläche so ausgebildet, dass der ursprüngliche Rippenabschnitt 10 bedeckt wird, um einen neuen Rippenabschnitt 12 zu bilden. Der neue Rippenabschnitt 12 umfasst eine obere Fläche 12a, seitliche Flächen 12b und 12c und eine untere Fläche 12d.
  • In dieser Ausführungsform wird der erste Isolationsfilm 11A durch thermische Oxidation gebildet und wird daher nur in den freiliegenden Teilen des Silicium-Halbleitersubstrats gebildet. Es gibt keine Änderung in der Form des Maskierungsfilms 8, weshalb sich die Breite W1 des Öffnungsabschnitts nicht ändert. Es gilt anzumerken, dass eine O2-Atmosphäre mit 20% H2 bei einer Temperatur von 900°C als Bedingungen zur Ausbildung des ersten Isolationsfilm 11A eingesetzt werden kann.
  • Unter Bezugnahme auf 7B und 7D wird als Nächstes ein Schritt des Ausbildens eines Barriereisolationsfilms auf der Oberfläche des ersten Isolationsfilms 11A implementiert.
  • In dieser beispielhaften Ausführungsform wird ein Siliciumnitridfilm, der durch thermische Nitridierung gebildet wurde, als Barriereisolationsfilm 11B verwendet. Als Verfahren zur thermischen Nitridierung kann einfache Wärmebehandlung eingesetzt werden, bei der die Wärmebehandlung in einer Ammoniak-(NH3-)Atmosphäre durchgeführt wird, oder plasmagestützte Wärmebehandlung, bei der Stickstoffreste, die in einem Gasplasma erzeugt wurden, als Nitridierungsmaterial dienen. Eine einfache Wärmebehandlung erfolgt bei einer Temperatur zwischen 600 und 800°C, und plasmagestützte Wärmebehandlung kann bei einer Temperatur zwischen 50 und 500°C erfolgen.
  • Wenn thermische Nitridierung zur Ausbildung des Barriereisolationsfilms 11B auf der Oberfläche des ersten Isolationsfilms 11A verwendet wird, der einen Siliciumdioxidfilm umfasst, tritt ein Nitridierungsmitteldiffusionsvorgang gemeinsam mit einer Siliciumdioxidfilmnitridierungsreaktion auf. Mit anderen Worten wird der Barriereisolationsfilm 11B gebildet, indem der erste Isolationsfilm 11A durch Nitrid ersetzt wird. Wenn übermäßige Diffusion eines Nitridierungsmittels vorhanden ist, die nicht zur Nitridierungsreaktion beiträgt, wird Stickstoff an den Grenzflächen 12a, 12b, 12c und 12d zwischen dem ersten Isolationsfilm 11A und dem Halbleitersubstrat 1 eingefangen, wodurch die Grenzflächenzustandsdichte steigt, und es besteht das Risiko, dass sich die Transistoreigenschaften verschlechtern können. Die Dicke TG2 des Barriereisolationsfilms 11B muss daher geringer sein als die Dicke TG1 des ersten Isolationsfilms 11A.
  • In dieser Ausführungsform ist die Dicke TG1 des ersten Isolationsfilms 11A 5 nm, weshalb der Barriereisolationsfilm 11B so ausgebildet wird, dass seine Dicke in einem Bereich zwischen 0,8 und 4,0 nm liegt. Um die Diffusion des Nitridierungsmittels zu steuern, wird die Wärmebehandlung vorzugsweise bei niedriger Temperatur durchgeführt. Von diesem Standpunkt gesehen, ist es bevorzugter, plasmagestützte Wärmebehandlung einzusetzen als einfache Wärmebehandlung. Im Plasma wird ein Reste-Nitridierungsmittel mit einer Energie gebildet, die höher ist als die von Atomen im Grundzustand, weshalb die Nitridierungsreaktion adäquat gefördert werden kann, auch wenn die Atmosphärentemperatur niedrig ist.
  • Die Dicke TG2 des Barriereisolationsfilms 11B liegt vorzugsweise im Bereich zwischen 0,8 und 4,0 nm, noch bevorzugter im Bereich zwischen 0,8 und 2,5 nm. Wenn die Dicke weniger als 0.8 nm beträgt, dann ist die Barrierewirkung inadäquat, und wenn sie mehr als 4 nm beträgt, führt die oben erläuterte Steigerung der Grenzflächenzustandsdichte zu einer Verschlechterung der Transistoreigenschaften.
  • Es gilt anzumerken, dass der Barriereisolationsfilm 11B gebildet wird, indem der erste Isolationsfilm 11A durch Nitrid ersetzt wird, und wenn daher der Barriereisolationsfilm 11B beispielsweise mit einer Dicke von 2 nm auf der Oberfläche des ersten Isolationsfilm 11A ausgebildet wird, die mit einer Dicke von 5 nm ausgebildet wurde, dann ändert sich die Dicke des ersten Isolationsfilms 11A auf 3 nm. Die Gesamtdicke des ersten Isolationsfilms 11A und des Barriereisolationsfilms 11B verändert sich jedoch nicht, sondern bleibt bei 5 nm. Daher ändert sich die Positionsbeziehung zwischen dem Rand des Maskierungsfilms 8 und dem dritten Aussparungsabschnitt 11AA, gebildet durch den Barriereisolationsfilm 11B, nicht.
  • Für das Plasmabeschickungsgas wird vorzugsweise Stickstoff (N2), Ammoniak (NH3) oder Hydrazin (N2H4) verwendet. In einem Plasma tritt gleichzeitig die Dissoziation von Gasmolekülen auf. Daher ist beispielsweise ein Beschickungsgas wie NF3 nicht bevorzugt, weil das dissoziierte Fluor (F) den Siliciumdioxidfilm ätzen würde. Ferner führen Beschickungsgase, die aus C, N, H und Cl gebildet sind, wie z. B. organische Amine, dazu, dass ein Kohlenstoff(C-)Film abgeschieden wird, weshalb sie nicht bevorzugt sind.
  • Der Barriereisolationsfilm 11B wird aus einem Siliciumnitridfilm gebildet. Genauer gesagt, wird er aus entweder einem einschichtigen SiN-Film, einem einschichtigen SiON-(Siliciumoxynitrid-)Film, einem zweischichtigen Film, in dem ein SiN-Film auf einem SiON-Film ausgebildet ist, oder einem dreischichtigen Film, der einen SiON-Film/einen SiN-Film/einen SiON-Film umfasst, gebildet. Für die Bedingungen zur Ausbildung des Barriereisolationsfilms 11B ist es möglich, eine Temperatur von 500°C mit Ar und N2 als Plasmabeschickungsgas, einen Druck von 30 (Pa) und eine Mikrowellenleistung von 1950 (W) einzusetzen. Hier trägt Ar nicht zur Reaktion bei, sondern wird als Plasmastabilisationsgas verwendet.
  • Der Barriereisolationsfilm 11B wird durch eine thermische Nitridierungsreaktion gebildet und wird daher auch auf der Oberfläche 2c des ersten isolierenden Elementisolationsfilms 4 gebildet, zusätzlich zur Oberfläche des ersten Isolationsfilms 11A, die aus einem Siliciumdioxidfilm besteht. Mit anderen Worten werden die Barriereisolationsfilme 11ee, 11ff, 11aa, 11bb, 11cc und 11dd jeweils auf den Oberflächen der Siliciumdioxidfilme 11e und 11f, die auf den seitlichen Flächen des zweiten Grabens 10A ausgebildet sind, der Siliciumdioxidfilme 11a, 11b, 11c und 11d, die auf den oberen Flächen, den seitlichen Flächen und der unteren Fläche des Rippenabschnitts 12 ausgebildet sind, und der Fläche 2c des ersten isolierenden Elementisolationsfilms 4 ausgebildet. Es ist zwar in den Zeichnungen nicht dargestellt, aber der Barriereisolationsfilm 11B wird auch auf den seitlichen Flächen des ersten Grabens 2b ausgebildet. Durch Ausbilden des Barriereisolationsfilms 11B wird der Gate-Isolationsfilm 11 ausgebildet, der den ersten Gate-Isolationsfilm 11A und den Barriereisolationsfilm 11B umfasst.
  • Nachstehend wird auf 8B und 8D Bezug genommen. Ein Schritt des Ausbildens eines Barrieremetallfilms auf dem Barriereisolationsfilm 11B wird implementiert.
  • Der Barrieremetallfilm 13 kann mit einer reduzierten Dicke TB in einem Bereich zwischen 0,5 und 3,0 nm ausgebildet werden, aber hier beträgt die Dicke beispielsweise 3 nm. Ein Titannitrid-(TiN-)Film oder ein Wolframnitrid-(WN-)Film kann als Barrieremetallfilm 13 verwendet werden.
  • Wenn der Barrieremetallfilm 13 unter Verwendung eines TiN-Films ausgebildet werden soll, kann beispielsweise sequentielle Strömungsabscheidung (SFD) eingesetzt werden, bei welcher der Film unter Verwendung der folgenden sequentiellen, aufeinander folgenden Schritte ausgebildet wird. Es gilt anzumerken, dass in allen Schritten die gleiche Temperatur, beispielsweise 650°C, verwendet wird.
  • Die folgenden Schritte bilden einen Zyklus, und der Zyklus wird dreimal ausgeführt:
    • 1. ein TiN-Abscheideschritt, bei dem der Druck in der Abscheidekammer bei 260 (Pa) gehalten wird, wobei beispielsweise Titantetrachlorid (TiCl4) als Beschickungsgas dient, NH3 als Nitridierungsgas zugeführt wird und TiN auf dem Barriereisolationsfilm 11B abgeschieden wird,
    • 2. ein erster Spülschritt, bei dem die Zufuhr des Beschickungsgases und des Nitridierungsgases gestoppt wird und N2-Spülen durchgeführt wird, während eine Vakuumevakuierung ausgeführt wird,
    • 3. ein Nitrid-Behandlungsschritt, bei dem der Druck in der Abscheidekammer auf 260 (Pa) gehalten wird, wobei NH3 als Nitridierungsgas zugeführt wird und das in Schritt 1 abgeschiedene TiN weiter nitridiert wird, und
    • 4. ein zweiter Spülschritt, bei dem die Zufuhr des Nitridierungsgases gestoppt wird und N2-Spülen durchgeführt wird, während N2 zugeführt wird. Dadurch wird der Barrieremetallfilm 13 mit einer Dicke TB von 3 nm ausgebildet.
  • Wenn der Barrieremetallfilm 13 unter Verwendung eines WN-Films ausgebildet werden soll, kann beispielsweise weiter eine atomare Schichtabscheidung (ALD) durchgeführt werden, bei welcher der Film unter Verwendung der folgenden sequenziellen, aufeinander folgenden Schritte ausgebildet wird. Es gilt anzumerken, dass in diesem Fall in allen Schritten die gleiche Temperatur von beispielsweise 380°C verwendet wird.
  • Die folgenden Schritte bilden einen Zyklus, und der Zyklus wird achtmal ausgeführt:
    • 1. ein Beschickungsgasadsorptionsschritt, bei dem der Druck in der Abscheidekammer auf 260 (Pa) gehalten wird, wobei beispielsweise Wolframhexafluorid (WF6) als Beschickungsgas zugeführt wird, und das Beschickungsgas an die Oberfläche des Barriereisolationsfilms 11B adsorbiert wird,
    • 2. ein erster Spülschritt, bei dem die Zufuhr des Beschickungsgases gestoppt wird und N2-Spülen durchgeführt wird, während eine Vakuumevakuierung ausgeführt wird,
    • 3. ein Nitridbehandlungsschritt, bei dem der Druck in der Abscheidekammer auf 260 (Pa) gehalten wird, wobei NH3 als Nitridierungsgas zugeführt wird und das WF6, das in Schritt 1 an die Oberfläche des Barriereisolationsfilms 11B adsorbiert wurde, nitridiert wird, um WN zu bilden, und
    • 4. ein zweiter Spülschritt, bei dem die Zufuhr des Nitridierungsgases gestoppt wird und N2-Spülung durchgeführt wird, während N2 zugeführt wird. Dadurch wird der Barrieremetallfilm 13 mit einer Dicke TB von 3 nm ausgebildet.
  • Wie in 8D veranschaulicht wird, wird in dem Stadium, in dem der Barrieremetallfilm 13 mit einer Dicke TB von 3 nm ausgebildet wird, ein erster Aussparungsabschnitt 13a, wobei die Breite W3 eines Öffnungsabschnitts davon, gebildet durch den Barrieremetallfilm 13, 19 nm beträgt, innerhalb des dritten Aussparungsabschnitts 11AA ausgebildet, wobei die Breite W1 des Öffnungsabschnitts in die X-Richtung 25 nm beträgt. Der erste Aussparungsabschnitt 13a wird als ein Aussparungsabschnitt 13a ausgebildet, der sich in die Y-Richtung erstreckt und den ersten Graben 2b und den zweiten Graben 10A überspannt.
  • Als Nächstes wird ein Schritt des Ausbildens einer Metallkeimschicht auf dem Barrieremetallfilm 13 implementiert. In dieser Ausführungsform umfasst ein Metallfilm mit geringem Widerstand, der im nächsten Schritt auf der Metallkeimschicht 14 ausgebildet werden soll, Wolfram, weshalb die Metallkeimschicht 14 aus Wolfram gebildet wird. In dieser Ausführungsform kann die Metallkeimschicht 14 mit einer verringerten Dicke TN in einem Bereich zwischen 3,0 und 4,0 nm ausgebildet werden, aber hier beträgt die Dicke beispielsweise 3 nm.
  • Die Metallkeimschicht 14 kann beispielsweise durch ALD ausgebildet werden, auf dieselbe Weise wie im Verfahren, durch das der Barrieremetallfilm 13 gebildet wird, der den oben genannten WN-Film umfasst. Sie wird unter Einsatz der folgenden sequentiellen, aufeinander folgenden Schritte gebildet. Beispielsweise wird in allen Schritte eine gleiche Temperatur von 350°C eingesetzt.
  • Die folgenden Schritte bilden einen Zyklus, und der Zyklus wird zwölfmal durchgeführt:
    • 1. ein Beschickungsgasadsorptionsschritt, bei dem der Druck in der Abscheidekammer auf 1000 (Pa) gehalten wird, wobei beispielsweise WF6 als Beschickungsgas zugeführt wird, und das Beschickungsgas an die Oberfläche des Barrieremetallfilms 13 adsorbiert wird,
    • 2. ein erster Spülschritt, bei dem die Zufuhr des Beschickungsgases gestoppt wird und N2-Spülen durchgeführt wird, während eine Vakuumevakuierung ausgeführt wird,
    • 3. ein Reduktionsbehandlungsschritt, bei dem der Druck in der Abscheidekammer auf 1000 (Pa) gehalten wird, wobei Monosilan (SiH4) als Reduktionsgas zugeführt wird und das WF6, das in Schritt 1 an die Oberfläche des Barriereisolationsfilms 11B adsorbiert wurde, reduziert wird, um W-Zuchtkeime zu bilden, und
    • 4. ein zweiter Spülschritt, bei dem die Zufuhr des Reduktionsgases gestoppt wird und N2-Spülung durchgeführt wird, während N2 zugeführt wird. Dadurch wird die Metallkeimschicht 14 mit einer Dicke TN von 3 nm ausgebildet.
  • Wie in 8D veranschaulicht, wurde in dem Stadium, in dem die Metallkeimschicht 14 mit einer Dicke TN von 3 nm ausgebildet wurde, ein zweiter Aussparungsabschnitt 14a, wobei die Breite W4 eines Öffnungsabschnitts davon, der durch die Metallkeimschicht 14 gebildet wird, 13 nm beträgt, innerhalb des ersten Aussparungsabschnitts 13a ausgebildet, wobei die Breite W3 des Öffnungsabschnitts in die X-Richtung 19 nm beträgt. Der zweite Aussparungsabschnitt 14a wird als Aussparungsabschnitt 14a ausgebildet, der sich in die Y-Richtung erstreckt und den ersten Graben 2b und den zweiten Graben 10A überspannt.
  • Als Nächstes wird ein Schritt des Ausbildens eines Metallfilms auf der Metallkeimschicht 14 implementiert.
  • Der Metallfilm 15 wird aus einem W-Film mit geringem Widerstand gebildet. Die Dicke des Metallfilms 15 beträgt 40 nm. Der Metallfilm 15 kann beispielsweise durch CVD bei einer Temperatur von 390°C, bei einem Druck von 10.000 (Pa) und unter Verwendung von WF6 als Beschickungsgas und Wasserstoff (H2) als Reduktionsgas gebildet werden.
  • Wie in 8D veranschaulicht, ist in dem Stadium, in dem der Metallfilm 15 mit einer Dicke von 40 nm ausgebildet wird, der zweite Aussparungsabschnitt 14a, wobei die Breite W4 des Öffnungsabschnitts davon, der durch die Metallkeimschicht 14 gebildet wird, 13 nm beträgt, vollkommen mit dem Metallfilm 15 ausgefüllt. Da die Breite W4 des Öffnungsabschnitts, der durch die Metallkeimschicht 14 gebildet wird, mit 13 nm festgelegt werden kann, kann außerdem der Metallfilm 15 mit geringem Widerstand so hergestellt werden, dass er in der Wort-Leitung WL1 bleibt, auch in dem Stadium, in dem der Metallfilm 15, die Metallkeimschicht 14 und der Barrieremetallfilm 13 zurückgeätzt werden, um die eingebettete Wort-Leitung WL1 zu bilden, wie nachstehend erläutert ist.
  • Im Gegensatz dazu ist 9D eine Querschnittsansicht eines Vergleichsbeispiels, bei dem der Barriereisolationsfilm 11B nicht ausgebildet wird, wenn der Barrieremetallfilm 13 und die Metallkeimschicht 14 beide mit der erforderlichen Dicke von 5 nm ausgebildet wurden.
  • Beim Vergleichsbeispiel wird in dem Stadium, in dem der Barrieremetallfilm 13 mit einer Dicke TB von 5 nm ausgebildet wird, der erste Aussparungsabschnitt 13a, wobei die die Breite W3 des Öffnungsabschnitts davon, der durch den Barrieremetallfilm 13 gebildet wird, 15 nm beträgt, innerhalb des zweiten Grabens 10A ausgebildet, wobei die Breite W1 des Öffnungsabschnitts davon in die X-Richtung 25 nm beträgt. Ferner wird in dem Stadium, in dem die Metallkeimschicht 14 mit einer Dicke TN von 5 nm ausgebildet wird, der zweite Aussparungsabschnitt 14a, wobei die restliche Breite W4 des Öffnungsabschnitts, der durch die Metallkeimschicht 14 gebildet wird, nur 5 nm beträgt, innerhalb des ersten Aussparungsabschnitts 13a ausgebildet, wobei die Breite W3 des Öffnungsabschnitts in die X-Richtung 15 nm beträgt. Die Oberfläche, die innerhalb der Wort-Leitung WL1 vom Metallfilm 15 bedeckt ist, ist daher sehr klein, und es ist schwierig, die Wort-Leitung WL1 mit geringem Widerstand auszubilden. Insbesondere bei Halbleitervorrichtungen, die schon bis zur F20-Generation weiterentwickelt wurden, beträgt W1 20 nm, weshalb der Platz zur Ausbildung des Metallfilms 15 selbst nicht mehr vorhanden ist.
  • Nachstehend wird auf 10B und 10D Bezug genommen. Nachdem der Metallfilm 15 ausgebildet wurde, wird ein Schritt des Ausbildens der Wort-Leitung (eingebettete Verdrahtungsleitung) WL1 implementiert.
  • Im ersten Stadium werden hier der Metallfilm 15, die Metallkeimschicht 14 und der Barrieremetallfilm 13 auf der oberen Fläche des Maskierungsfilms 8, der einen Siliciumnitridfilm umfasst, durch CMP (chemischmechanisches Polieren) entfernt. Die obere Fläche des Maskierungsfilms 8 wird somit freigelegt.
  • Als Nächstes werden als ein zweites Stadium der Metallfilm 15, die Metallkeimschicht 14 und der Barrieremetallfilm 13, die im Wort-Graben 73 verbleiben, durch Trockenätzen unter Verwendung eines plasmahaltigen Schwefelhexafluorids (SF6) und Chlors (Cl2) mit dem Maskierungsfilm 8 als Maske weiter zurückgeätzt. Die Wort-Leitung WL1, die den unteren Graben ausfüllt, der ein Bestandteil des Wort-Grabens 7B ist, wird so ausgebildet.
  • Der obere Rand des unteren Grabens, mit andere Worten die obere Fläche der Wort-Leitung WL1, die durch die obere Fläche 13b des Barrieremetallfilms 13, die obere Fläche 14b der Metallkeimschicht 14 und die obere Fläche 15b des Metallfilms 15 gebildet wird, wobei die oberen Flächen koplanar sind, ist mit der unteren Fläche der Kondensatordiffusionsschicht 6a koplanar.
  • Die Tiefe H3 der oberen Fläche der Wort-Leitung WL1 von der oberen Fläche 1a des Halbleitersubstrats 1 beträgt 70 nm. Dadurch wird ein oberer Graben 16, der ein Bestandteil des Wort-Grabens 7B ist, direkt über der Wort-Leitung WL1 ausgebildet.
  • Die Seitenflächen des Wort-Grabens 7B sind geneigt, weshalb die Breite der oberen Fläche der Wort-Leitung WL1 auf 90% der Breite des Öffnungsabschnitts reduziert ist. In dem Stadium von 8D wird jedoch die Breite W4 des Öffnungsabschnitts des zweiten Aussparungsabschnitts 14a, der durch die Metallkeimschicht 14 gebildet wird, bei 13 nm gehalten, weshalb die Breite W4 in die X-Richtung der oberen Fläche der Wort-Leitung WL1, mit anderen Worten die Breite TW des Metallfilms 15, bei 12 nm gehalten werden kann.
  • Nachstehend wird auf 11A, 11B und 11D Bezug genommen. Nachdem die Wort-Leitung WL1 ausgebildet wurde, wird ein Schritt des Ausbildens eines Verkappungsisolationsfilms implementiert. Ein Verkappungsisolationsfilm 17, der einen Siliciumnitridfilm umfasst, wird durch CVD so ausgebildet, dass er den oberen Graben 16 bildet, der direkt über der Wort-Leitung WL1 gebildet wird, wenn die Wort-Leitung WL1 ausgebildet wird. Die obere Fläche der Wort-Leitung WL1 wird so mit dem Verkappungsisolationsfilm 17 bedeckt. Der Verkappungsisolationsfilm 17 wird so ausgebildet, dass er auch die obere Fläche des Maskierungsfilms 8 bedeckt.
  • Als Nächstes werden, wie in 12A veranschaulicht, nachdem ein Maskierungsfilm 18 mit einer Öffnung für einen Bitkontaktbereich 5B ausgebildet wurde, der Verkappungsisolationsfilm 17 und der Maskierungsfilm 8, der in der Öffnung freiliegt, durch anisotropes Trockenätzen entfernt. So wird ein Bit-Leitungs-Kontaktloch 19a ausgebildet, das die obere Fläche eines Teils der Bit-Leitungs-Diffusionsschicht 6b freilegt.
  • Als Nächstes werden, wie in 13A veranschaulicht, Phosphor (P) und Arsen (As) durch Vollflächenionenimplantation in den Bit-Leitungs-Kontaktbereich implantiert, wobei der Maskierungsfilm 18 als Maske verwendet wird. Dann wird eine Wärmebehandlung bei 800°C durchgeführt, um die Bit-Leitungs-Diffusionsschicht 6bb auszubilden. Die Bit-Leitungs-Diffusionsschicht 6bb wird so ausgebildet, dass ihre untere Fläche mit der oberen Fläche 12a des Rippenabschnitts 12 koplanar ist.
  • Als Nächstes wird, wie in 14A veranschaulicht, nachdem der Maskierungsfilm 18 entfernt wurde, ein phosphorhaltiger Siliciumfilm 19b über der gesamten Fläche durch CVD so ausgebildet, dass er das Bit-Leitungs-Kontaktloch 19a ausfüllt.
  • Als Nächstes wird, wie in 15A veranschaulicht, die gesamte Fläche des Siliciumfilms 19b zurückgeätzt, um einen Bit-Leitungs-Kontaktstift 19 im Bit-Leitungs-Kontaktloch 19a auszubilden. Der Verkappungsisolationsfilm 17, der auf dem Maskierungsfilm 8 ausgebildet wurde, wird ebenfalls durch dieses Zurückätzen entfernt. Die obere Fläche des Maskierungsfilms 8 wird so freigelegt.
  • Als Nächstes werden, wie in 1A veranschaulicht, ein Metallfilm für Bit-Leitungen und ein Deckisolationsfilm über die gesamte Fläche laminiert. Der Deckisolationsfilm und der Bit-Leitungs-Metallfilm werden dann nacheinander durch Lithographie und Trockenätzen geätzt. Dadurch werden Bit-Leitungen 20, deren obere Flächen mit dem Deckisolationsfilm 21 bedeckt sind und die sich in die X-Richtung erstrecken, wie in 1 dargestellt, ausgebildet. Seitenflächen-Isolationsfilme 22, welche die seitlichen Flächen der Deckisolationsfilme 21 und der Bit-Leitungen 20 bedecken, werden als Nächstes ausgebildet. Ein zweiter Zwischenisolationsfilm 23 wird dann über der gesamten Oberfläche ausgebildet. Kondensatorkontaktstifte 24a und 24b, die den zweiten Zwischenisolationsfilm 23 und den Maskierungsfilm 8 durchdringen und mit den Kondensatordiffusionsschichten 6a und 6c verbunden sind, werden dann ausgebildet. Kondensatorelemente 25, die mit den oberen Flächen der Kondensatorkontaktstifte 24a und 24b verbunden sind, werden dann ausgebildet. Die Halbleitervorrichtung in dieser Ausführungsform kann durch Ausbilden eines Zwischenisolationsfilms und Oberschicht-Verdrahtungsleitungen hergestellt werden.
  • Gemäß dieser Ausführungsform werden die eingebetteten Verdrahtungsleitungen (Wort-Leitungen) in einem Zustand ausgebildet, in dem der Barriereisolationsfilm 11B, der hervorragende Barriereeigenschaften aufweist, vorher auf der Oberfläche des ersten Isolationsfilms 11A ausgebildet wurde. Auch wenn der Metallfilm 15 in einem Zustand ausgebildet wird, in dem die Dicke des Barrieremetallfilms 13 auf einen Bereich zwischen 0,5 und 3 nm reduziert wurde und die Dicke der Metallkeimschicht 14 auf einen Bereich zwischen 3 und 4 nm reduziert wurde, können daher die Barriereeigenschaften als Ganzes aufrecht erhalten werden. Mit anderen Worten ist es, auch wenn die Dicke des Barrieremetallfilms oder der Keimschicht, welche die eingebettete Verdrahtungsleitung bilden, reduziert ist, möglich, durch vorheriges Ausbilden des Barriereisolationsfilms 11B auf der Oberfläche der ersten Isolationsschicht das Problem zu vermeiden, dass Reaktionsnebenprodukte, die entstehen, wenn der Metallfilm gebildet wird, in den Isolationsfilm diffundieren, was zu einer Verschlechterung der Verlässlichkeit des Isolationsfilms führt. Es ist daher möglich, eine Halbleitervorrichtung bereitzustellen, die Transistoren mit zufriedenstellenden Eigenschaften umfasst, während gleichzeitig eine Steigerung des Widerstands der eingebetteten Verdrahtungsleitungen verhindert wird, auch wenn die Halbleitervorrichtung miniaturisiert ist.
  • (Ausführungsform 3)
  • In Ausführungsform 2 wurde ein Verfahren beschrieben, bei dem der Barriereisolationsfilm 11B unter Verwendung, von thermischer Nitridierung gebildet wird. In dieser Ausführungsform 3, wird ein Verfahren, bei dem der Barriereisolationsfilm 11B mit einer Dicke TG2 von 3 nm durch ALD, mit anderen Worten Filmabscheidung, ausgebildet wird, unter Bezugnahme auf 16D beschrieben.
  • Auf die gleiche Weise wie in 5 von Ausführungsform 2 wird der Wort-Graben 7B (10A) unter Verwendung des Maskierungsfilms 8 als Maske ausgebildet, der eine Öffnungsbreite W1 von 25 nm aufweist. Dann wird, wie in 16D veranschaulicht, der erste Isolationsfilm 11A mit einer Dicke TG1 von 2 nm durch das gleiche thermische Oxidationsverfahren wie in Ausführungsform 2 ausgebildet. Der Barriereisolationsfilm 11B mit einer Dicke TG2 von 3 nm wird dann durch ALD ausgebildet.
  • Ein Siliciumnitridfilm (SiN), ein Siliciumoxynitridfilm (SiON), ein Aluminiumnitridfilm (AlN), ein Aluminiumoxynitridfilm (AlON) oder dergleichen kann als durch ALD ausgebildeter Barriereisolationsfilm 11B verwendet werden. Jeder davon ist ein amorpher kristalliner Film. Außerdem können diese Film nicht nur als einschichtige Filme ausgebildet werden, sondern auch als Laminatfilme.
  • Wenn ein SiN-Film oder ein SiON-Film durch ALD ausgebildet werden soll, wird plasmagestützte ALD verwendet. Mit plasmagestützter ALD wird eine Abscheidung implementiert, indem ein Beschickungsgas und ein Nitridierungsgas in einen Plasmazustand gebracht werden und dann einer Abscheidekammer zugeführt werden, oder indem Gas plasmatisiert wird, das einer Abscheidekammer zugeführt wurde. Siliciumreste und Stickstoffreste dienen also als Reaktanden, weshalb eine Abscheidung bei einer niedrigeren Temperatur implementiert werden kann, auch wenn eine thermische Reaktion alleine nicht dazu führen würde, dass das Gas reagiert.
  • Wenn beispielsweise ein SiON-Film durch plasmagestützte ALD ausgebildet werden soll, kann der Film unter Verwendung der Durchführung der folgenden sequentiellen, aufeinander folgenden Schritte ausgebildet werden. Alle Schritte können bei einer Temperatur in einem Bereich zwischen 450 und 550°C ausgebildet werden, wobei hier eine gemeinsame Temperatur von 500°C als Beispiel verwendet wird.
  • Die folgenden Schritte bilden einen Zyklus, und der Zyklus wird sechsmal wiederholt:
    • 1. Nitridierungsgasadsorptionsschritt, bei dem der Druck in der Abscheidekammer auf 100 (Pa) gehalten wird, wobei beispielsweise NH3 als Nitridierungsgas plasmatisiert wird, um N-Reste bereitzustellen, und Atomarschichtstickstoff an die Oberfläche des ersten Isolationsfilms 11A adsorbiert wird,
    • 2. ein erster Spülschritt, bei dem die Zufuhr des Nitridierungsgases gestoppt wird und N2-Spülen durchgeführt wird, während eine Vakuumevakuierung ausgeführt wird,
    • 3. ein erster Abscheideschritt, bei dem der Druck in der Abscheidekammer auf 100 (Pa) gehalten wird, wobei Dichlorsilan (SiH2Cl2) als Beschickungsgas plasmatisiert wird, um Si-Reste zuzuführen, und das an die Oberfläche adsorbierte N des ersten Isolationsfilms 11A in Schritt 1 reagiert mit den Si-Resten, um SiN zu bilden,
    • 4. ein zweiter Spülschritt, bei dem die Zufuhr des Beschickungsgases gestoppt wird und N2-Spülung durchgeführt wird, während eine Vakuumevakuierung ausgeführt wird,
    • 5. ein zweiter Abscheideschritt, bei dem der Druck in der Abscheidekammer bei 100 (Pa) gehalten wird, wobei Ozon (O3) als Oxidationsgas zugeführt wird und das in Schritt 3 gebildete SiN oxidiert wird, um SiON zu bilden, und
    • 6. ein dritter Spülschritt, bei dem die Zufuhr des Oxidationsgases gestoppt wird und N2-Spülung durchgeführt wird, während eine Vakuumevakuierung ausgeführt wird.
  • Dadurch wird der Barriereisolationsfilm 11B mit einer Dicke TG2 von 3 nm ausgebildet. Hier wird SiH2Cl2 als Beschickungsgas verwendet, und NH3 wird als Nitridierungsgas verwendet, aber können jeweils auch Monosilan (SiH4) und N2 sein. Mit organischen Beschickungsgasen führt das Plasma dazu, dass ein Kohlenstofffilm abgeschieden wird, weshalb diese nicht bevorzugt sind. Es gilt anzumerken, dass bei Abscheidung eines SiN-Films die Schritte 5 und 6 nicht implementiert werden sollten.
  • Wenn ein AlON-Film durch plasmagestützte ALD ausgebildet werden soll, kann der Film außerdem unter Verwendung der folgenden sequentiellen, aufeinander folgenden Schritte ausgebildet werden. Alle Schritte können bei einer Temperatur in einem Bereich zwischen 300 und 450°C implementiert werden, aber hier wird eine gemeinsame Temperatur von 400°C als Beispiel verwendet.
  • Die folgenden Schritte bilden einen Zyklus, und der Zyklus wird sechsmal ausgeführt:
    • 1. ein Beschickungsgasadsorptionsschritt, bei dem der Druck in der Abscheidekammer auf 100 (Pa) gehalten wird, wobei Trimethylaluminium (TMA: Al(CH3)3) als Beschickungsgas zugeführt wird und das TMA an die Oberfläche des ersten Isolationsfilms 11A adsorbiert wird,
    • 2. ein erster Spülschritt, bei dem die Zufuhr des Beschickungsgases gestoppt wird und N2-Spülen durchgeführt wird, während eine Vakuumevakuierung ausgeführt wird,
    • 3. ein erster Abscheideschritt, bei dem der Druck in der Abscheidekammer auf 100 (Pa) gehalten wird, wobei Ozon (O3) als Oxidationsgas zugeführt wird und das an die Oberfläche des ersten Isolationsfilms 11A in Schritt 1 adsorbierte TMA oxidiert wird, um AlO zu bilden,
    • 4. ein zweiter Spülschritt, bei dem die Zufuhr des Oxidationsgases gestoppt wird und N2-Spülung durchgeführt wird, während eine Vakuumevakuierung ausgeführt wird,
    • 5. ein zweiter Abscheideschritt, bei dem der Druck in der Abscheidekammer bei 100 (Pa) gehalten wird, wobei beispielsweise NH3 als Nitridierungsgas plasmatisiert wird, um N-Reste zuzuführen, und das in Schritt 3 gebildete AlO oxidiert wird, um AlON zu bilden, und
    • 6. ein dritter Spülschritt, bei dem die Zufuhr des Nitridierungsgases gestoppt wird und N2-Spülung durchgeführt wird, während eine Vakuumevakuierung ausgeführt wird.
  • Dadurch wird der Barriereisolationsfilm 11B mit einer Dicke TG2 von 3 nm ausgebildet. Hier wird NH3 als Nitridierungsgas verwendet, aber N2 kann ebenfalls verwendet werden. Es gilt anzumerken, dass bei Abscheidung eines AlN-Films die Schritte 3 und 4 nicht implementiert werden sollten.
  • Wie in 16D veranschaulicht, kann durch Ausbilden des Barriereisolationsfilms 11B unter Verwendung von ALD der Barriereisolationsfilm 11B nicht nur auf dem ersten Isolationsfilm 11A, der im Wort-Graben 7B ausgebildet ist, sondern über die gesamte Fläche, einschließlich des Maskierungsfilms 8, ausgebildet werden. In diesem Stadium wird die Öffnungsbreite W1 des Maskierungsfilms 8 in die X-Richtung, die 25 nm betrug, auf eine Öffnungsbreite W7 von 19 nm reduziert.
  • Als Nächstes wird der Barrieremetallfilm 13 mit einer Dicke von 0,5 nm auf die gleiche Weise ausgebildet wie in Ausführungsform 2. Wenn der Barriereisolationsfilm 11B, der hervorragende Barriereeigenschaften aufweist, mit einer Dicke von 2,5 nm oder mehr ausgebildet wird, dann ist es nicht notwendig, den Barrieremetallfilm auszubilden, es besteht aber das Risiko, dass sich der Metallfilm, der die später auszubildende Keimmetallschicht umfasst, vom Isolationsfilm abschält. Um dies zu vermeiden, wird der Barrieremetallfilm 13 als Klebeschicht ausgebildet. In diesem Fall ist es nicht notwendig, dass der Barrieremetallfilm 13 ein TiN-Film ist, und er kann unter Verwendung von Sputtern ausgebildet werden, was hervorragende Haftung bereitstellt.
  • Die Metallkeimschicht 14 mit einer Dicke von 3 nm, die W umfasst, und der Metallfilm 15, der W umfasst und eine Dicke von 40 nm aufweist, werden nacheinander auf die gleiche Weise abgeschieden wie in 8B und C von Ausführungsform 2. Ätzen wird ebenfalls auf die gleiche Weise ausgeführt wie in 10B und C. Das DRAM wird anschließend auf die gleiche Weise hergestellt wie in Ausführungsform 2.
  • In dieser Ausführungsform wird der Barriereisolationsfilm 11B mit einer Dicke von 3 nm durch ALD ausgebildet und nicht durch das in Ausführungsform 2 beschriebene thermische Nitridierungsverfahren. Thermische Nitridierung weist den Nachteil auf, dass eine lange Abscheidedauer erforderlich ist, um den Barriereisolationsfilm 11B mit einer Dicke über 2 nm auszubilden, aber dieser Nachteil kann durch die Verwendung von ALD überwunden werden. Ebenfalls effektiv ist die Implementierung einer Kombination aus den beiden Verfahren, indem beispielsweise der erste 1 nm unter Verwendung des thermischen Nitridierungsverfahrens aus Ausführungsform 2 ausgebildet wird und die restlichen 2 nm unter Verwendung des ALD-Verfahrens dieser Ausführungsform ausgebildet werden.
  • Gemäß dieser Ausführungsform werden der Barrieremetallfilm 13 mit einer Dicke von 0,5 nm und die Metallkeimschicht 14 mit einer Dicke von 3 nm in der Öffnung mit einer Breite W7 von 19 nm ausgebildet. Somit beträgt die Öffnungsbreite vor der Ausbildung des Metallfilms 15 12 nm und es kann ausreichend Platz im Wort-Graben 7B für die Ausbildung des Metallfilms 15 gehalten werden. Wenn eine Kombination der beiden oben beschriebenen Verfahren zur Ausbildung des Films verwendet wird, kann die Dicke des Teils des Barriereisolationsfilms 11B, der durch ALD ausgebildet wird, weiter reduziert werden, und es kann Platz zur Ausbildung eines noch größeren Metallfilms gelassen werden. Wenn beispielsweise 2 nm des Barriereisolationsfilms 11B durch thermische Nitridierung ausgebildet werden und 2 nm durch ALD ausgebildet werden, beträgt die Breite der Öffnung W7 21 nm. Wenn der Barrieremetallfilm 13 mit einer Dicke von 0,5 nm und die Metallkeimschicht 14 mit einer Dicke von 3 nm ausgebildet wird, dann beträgt die Öffnungsbreite vor Ausbildung des Metallfilms 14 nm. Auch wenn die Miniaturisierung zur F20-Generation fortschreitet, kann eine Öffnungsbreite von 9 nm sichergestellt werden, und der Metallfilm 15 mit geringem Widerstand kann als Wort-Leitung ausgebildet werden.
  • Oben wurden mehreren Arten der Ausführungsform der vorliegenden Erfindung beschrieben, es können jedoch innerhalb des Schutzumfangs der vorliegenden Erfindung und ohne Einschränkung auf die oben genannten Arten der Ausführungsform der vorliegenden Erfindung verschiedene Variationen und Modifikationen daran vorgenommen werden. Die Abscheideverfahren, Abscheidebedingungen, Ätzverfahren, Ätzbedingungen, Filmdicken und dergleichen der oben genannten Ausführungsformen sind lediglich als Beispiele angeführt.
  • Diese Anmeldung basiert auf der und beansprucht die Priorität der japanischen Patentanmeldung Nr. 2012-250106 , die am 14. November 2012 eingereicht wurde und deren gesamte Offenbarung durch Verweis hierin aufgenommen ist.
  • Bezugszeichenliste
    • 1
    Halbleitersubstrat
    1a
    obere Fläche
    2
    erster Elementisolationsbereich
    2a
    seitliche Fläche
    2b
    erster Graben
    2c
    obere Fläche
    3
    zweiter Elementisolationsbereich
    3a
    seitliche Fläche
    4
    isolierender Elementisolationsfilm
    5
    aktiver Bereich
    5a, 5b, 5c
    Halbleitersäule
    5A, 5B
    Kondensatorkontaktbereich
    5B
    Bit-Leitungs-Kontaktbereich
    6
    Verunreinigungendiffusionsschicht vom n-Typ
    6a, 6c
    Kondensatordiffusionsschicht
    6b
    Bit-Leitungs-Diffusionsschicht
    6bb
    Bit-Leitungs-Diffusionsschicht
    6d
    untere Fläche
    7A
    Wort-Graben-Öffnung
    7B
    Wort-Graben
    8
    Maskierungsfilm
    9
    vorläufiger Rippenabschnitt
    9a
    obere Fläche
    9A
    vorläufiger Graben
    10
    Rippenabschnitt
    10a
    obere Fläche
    10b, 10c
    geneigte seitliche Fläche
    10e, 10f
    seitliche Fläche
    10d
    untere Fläche
    10A
    zweiter Graben
    11
    Gate-Isolationsfilm
    11a
    Siliciumdioxidfilm der oberen Fläche
    11b, 11c
    Siliciumdioxidfilm der seitlichen Fläche
    11d
    Siliciumdioxidfilm der unteren Fläche
    11e, 11f
    Siliciumdioxidfilm
    11aa, 11bb, 11cc, 11dd
    Barriereisolationsfilm
    11ee, 11ff
    Kehrseitenfläche
    11A
    erster Isolationsfilm
    11AA
    dritter Aussparungsabschnitt
    11B
    Barriereisolationsfilm
    12
    Rippenabschnitt
    12a
    obere Fläche
    12b, 12c
    geneigte seitliche Fläche
    12d
    untere Fläche
    12e, 12f
    seitliche Fläche
    13
    Barrieremetallfilm
    13a
    erster Aussparungsabschnitt
    13b
    obere Fläche
    14
    Metallkeimschicht
    14a
    zweiter Aussparungsabschnitt
    14b
    obere Fläche
    15
    Metallfilm
    15b
    obere Fläche
    16
    oberer Graben
    17
    Verkappungsisolationsfilm
    18
    Maske
    19
    Bit-Leitungs-Kontaktstift
    19a
    Bit-Leitungs-Kontaktloch
    19b
    Siliciumfilm
    20
    Bit-Leitung
    21
    Deckisolationsfilm
    22
    Isolationsfilm der seitlichen Fläche
    23
    zweiter Zwischenisolationsfilm
    24a
    erster Kondensatorkontaktstift
    24b
    zweiter Kondensatorkontaktstift
    25
    Kondensatorelement
    100
    Speicherzellbereich

Claims (23)

  1. Halbleitervorrichtung, dadurch gekennzeichnet, dass sie ausgestattet ist mit: einem Graben, der in einem Halbleitersubstrat bereitgestellt ist; einem Isolationsfilm, der eine innere Fläche des Grabens bedeckt; und einer eingebetteten Verdrahtungsleitung, die einen unteren Teil im Graben ausfüllt und mit dem Isolationsfilm in Kontakt ist, und dadurch, dass ein Barriereisolationsfilm an zumindest einer Grenzfläche zwischen dem Isolationsfilm und der eingebetteten Verdrahtungsleitung angeordnet ist.
  2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die eingebettete Verdrahtungsleitung umfasst: einen konkaven Barrieremetallfilm, von dem eine äußere Fläche in Kontakt mit dem Isolationsfilm ist; eine konkave Keimschicht, von der eine äußere Fläche in Kontakt mit einer inneren Fläche des konkaven Barrieremetallfilms ist; und einen Metallfilm, der den Aussparungsabschnitt der konkaven Keimschicht ausfüllt.
  3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Barriereisolationsfilm ein Film ist, der Stickstoff enthält.
  4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass der Barriereisolationsfilm ein Laminatfilm ist, der einen oder mehrere Filme umfasst, die aus einem Siliciumnitridfilm, einem Siliciumoxynitridfilm, einem Aluminiumnitridfilm und einem Aluminiumoxynitridfilm ausgewählt sind.
  5. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass der Barriereisolationsfilm ein Film ist, der durch Nitridieren eines Teils des Isolationsfilms ausgebildet ist.
  6. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass der Barriereisolationsfilm ein Film ist, der so ausgebildet ist, dass er eine innere Fläche eines ersten Isolationsfilms bedeckt, der Teil des Isolationsfilms ist.
  7. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Isolationsfilm einen Gate-Isolationsfilm eines Transistors bildet.
  8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass der Graben einen Rippenabschnitt in einem unteren Abschnitt davon aufweist und der Gate-Isolationsfilm zumindest die gesamte Oberfläche des Rippenabschnitts bedeckt.
  9. Halbleitervorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass eine erste Diffusionsschicht auf einer seitlichen Fläche des Grabens angeordnet ist und eine zweite Diffusionsschicht auf einer anderen seitlichen Fläche, die der einen seitlichen Fläche zugewandt ist, angeordnet ist und eine untere Fläche der zweiten Diffusionsschicht koplanar mit einer oberen Fläche des Rippenabschnitts ist.
  10. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass der erste Isolationsfilm, der Teil des Isolationsfilms ist, ein Film ist, der durch thermische Oxidation der inneren Fläche des Grabens gebildet ist.
  11. Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass das Halbleitersubstrat ein Siliciumsubstrat ist und der erste Isolationsfilm ein Siliciumdioxidfilm ist.
  12. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass der Transistor ein Zelltransistor einer Speicherzelle ist.
  13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Dicke des Barriereisolationsfilms in einem Bereich zwischen 0,8 und 4,0 nm liegt.
  14. Verfahren zur Herstellung einer Halbleitervorrichtung, dadurch gekennzeichnet, dass sie durch: einen Schritt des Ausbildens eines Grabens in einem Halbleitersubstrat; einen Schritt des Ausbildens eines ersten Isolationsfilms auf einer inneren Fläche des Grabens; einen Schritt des Ausbildens eines Barriereisolationsfilms zumindest auf dem ersten Isolationsfilm; einen Schritt des Ausbildens eines Barrieremetallfilms über der gesamten Oberfläche, einschließlich des Barriereisolationsfilms; einen Schritt des Ausbildens einer Keimschicht auf dem Barrieremetallfilm; einen Schritt des Ausfüllens des Grabens durch Ausbilden eines Metallfilms auf der Keimschicht; und einen Schritt des Zurückätzens des Metallfilms, wobei die Keimschicht und der Barrieremetallfilm eine eingebettete Verdrahtungsleitung bilden sollen, die einen unteren Teil des Grabens ausfüllt, nacheinander bereitgestellt wird.
  15. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 14, dadurch gekennzeichnet, dass der Schritt des Ausbildens des Barriereisolationsfilms ein Schritt des Nitridierens eines Teils der Kehrseitenfläche des ersten Isolationsfilms ist.
  16. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 15, dadurch gekennzeichnet, dass der Schritt des Ausbildens des ersten Isolationsfilms auf der inneren Fläche des Grabens ein Schritt des Oxidierens der inneren Fläche des Grabens durch thermische Oxidation ist und der Schritt des Nitridierens eines Teils der Kehrseitenfläche des ersten Isolationsfilms ein Schritt des Ersetzens von Sauerstoff im ersten Isolationsfilm durch Stickstoff ist.
  17. Verfahren zur Herstellung einer Vorrichtung nach Anspruch 15, dadurch gekennzeichnet, dass der Schritt des Nitridierens eines Teils der Kehrseitenfläche des ersten Isolationsfilms ein Schritt des Einsetzens von thermischer Nitridierung ist.
  18. Verfahren zur Herstellung einer Vorrichtung nach Anspruch 15, dadurch gekennzeichnet, dass der Schritt des Nitridierens eines Teils der Kehrseitenfläche des ersten Isolationsfilms ein Schritt des Einsetzens von Plasmanitridierung ist.
  19. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 14, dadurch gekennzeichnet, dass der Schritt des Ausbildens des Barriereisolationsfilms ein Schritt des Ausbildens eines Laminatfilms ist, der einen oder mehrere Filme umfasst, die aus einem Siliciumnitridfilm, einem Siliciumoxynitridfilm, einem Aluminiumnitridfilm und einem Aluminiumoxynitridfilm ausgewählt sind.
  20. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 19, dadurch gekennzeichnet, dass der Schritt des Ausbildens des Barriereisolationsfilms ein Schritt des Einsetzens von ALD ist.
  21. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 14 bis 20, dadurch gekennzeichnet, dass der Schritt des Ausbildens des Barriereisolationsfilms auf eine Weise durchgeführt wird, dass die Dicke des Barriereisolationsfilms in einem Bereich zwischen 0,8 und 4,0 nm liegt.
  22. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 14 bis 21, dadurch gekennzeichnet, dass ein Transistor, in dem der erste Isolationsfilm und der Barriereisolationsfilm als Gate-Isolationsfilm dienen, ausgebildet wird.
  23. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 22, dadurch gekennzeichnet, dass ein Speicherelement, das mit dem Transistor verbunden ist, ausgebildet wird.
DE112013005442.6T 2012-11-14 2013-11-11 Halbleitervorrichtung und Verfahren zur Herstellung derselben Withdrawn DE112013005442T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012250106 2012-11-14
JPJP2012250106 2012-11-14
PCT/JP2013/080387 WO2014077209A1 (ja) 2012-11-14 2013-11-11 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
DE112013005442T5 true DE112013005442T5 (de) 2015-07-30

Family

ID=50731120

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112013005442.6T Withdrawn DE112013005442T5 (de) 2012-11-14 2013-11-11 Halbleitervorrichtung und Verfahren zur Herstellung derselben

Country Status (4)

Country Link
US (1) US20150294975A1 (de)
KR (1) KR20150082621A (de)
DE (1) DE112013005442T5 (de)
WO (1) WO2014077209A1 (de)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180063947A (ko) * 2016-12-02 2018-06-14 삼성전자주식회사 반도체 메모리 소자
DE102016125316B4 (de) * 2016-12-22 2021-07-22 Infineon Technologies Austria Ag Herstellen von rekombinationszentren in einem halbleiterbauelement
CN108666310B (zh) * 2017-03-28 2021-04-13 联华电子股份有限公司 半导体存储装置及其形成方法
CN109509751B (zh) * 2017-09-14 2020-09-22 联华电子股份有限公司 具有字符线的半导体结构及其制作方法
CN109755244B (zh) * 2017-11-06 2021-03-23 联华电子股份有限公司 一种制作动态随机存储器的埋入式字符线的方法
CN110622283A (zh) * 2017-11-22 2019-12-27 应用材料公司 减少或消除钨膜中缺陷的方法
CN108847393B (zh) * 2018-05-24 2021-04-30 上海集成电路研发中心有限公司 鳍式场效应晶体管结构的形成方法
CN109148302B (zh) * 2018-07-23 2021-07-20 上海集成电路研发中心有限公司 一种全包围栅极鳍式场效应晶体管的制作方法
KR102605621B1 (ko) * 2019-01-25 2023-11-23 삼성전자주식회사 매립 게이트 전극들을 가지는 반도체 소자의 제조 방법
US10950546B1 (en) 2019-09-17 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including back side power supply circuit
CN110634898A (zh) * 2019-09-23 2019-12-31 上海华力微电子有限公司 一种用于背照式图像传感器的深硅槽及其形成方法
KR20210055148A (ko) * 2019-11-06 2021-05-17 삼성전자주식회사 반도체 장치 및 그 제조방법
EP3955296A4 (de) * 2020-05-18 2022-09-07 Changxin Memory Technologies, Inc. Halbleiterstruktur und verfahren zur formung davon
US11842925B2 (en) * 2022-01-19 2023-12-12 Nanya Technology Corporation Method for fabricating conductive feature and semiconductor device
TWI833423B (zh) * 2022-11-04 2024-02-21 南亞科技股份有限公司 半導體裝置及其製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827656B1 (ko) * 2006-08-11 2008-05-07 삼성전자주식회사 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터, 이를채택하는 반도체소자 및 그 제조방법
JP2008060412A (ja) * 2006-08-31 2008-03-13 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法
KR101557861B1 (ko) * 2008-10-06 2015-10-06 삼성전자주식회사 매립형 게이트 전극 구조를 갖는 반도체 및 그 제조 방법
JP2012151435A (ja) * 2010-12-27 2012-08-09 Elpida Memory Inc 半導体装置の製造方法
JP2012212752A (ja) * 2011-03-31 2012-11-01 Elpida Memory Inc 半導体装置及びその製造方法
KR101847628B1 (ko) * 2011-09-28 2018-05-25 삼성전자주식회사 금속함유 도전 라인을 포함하는 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
US20150294975A1 (en) 2015-10-15
KR20150082621A (ko) 2015-07-15
WO2014077209A1 (ja) 2014-05-22

Similar Documents

Publication Publication Date Title
DE112013005442T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
US8987796B2 (en) Semiconductor device having semiconductor pillar
DE19521489B4 (de) Kondensatorplatte und Kondensator, je in einer Halbleitervorrichtung gebildet, die Verwendung eines solchen Kondensators als Speicherkondensator einer Halbleitervorrichtung, Verfahren zur Herstellung eines Kondensators und Verwendung eines solchen Verfahrens zur Herstellung von DRAM-Vorrichtungen
DE102005022306B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Fin-Feldeffekttransistor (FinFET)
DE19911149C1 (de) Integrierte Schaltungsanordnung, die eine in einem Substrat vergrabene leitende Struktur umfaßt, die mit einem Gebiet des Substrats elektrisch verbunden ist, und Verfahren zu deren Herstellung
EP1364373B1 (de) Verfahren zur herstellung eines speicherkondensators
DE102007033017A1 (de) Integrierte Schaltkreise, Verfahren zum Herstellen eines integrierten Schaltkreises, Speichermodule, Computersysteme
EP0971414A1 (de) Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren
US20110028002A1 (en) Semiconductor device and method of manufacturing the same
JP2008187141A (ja) 半導体装置とその製造方法及び半導体記憶装置
DE10344862A1 (de) Verfahren zur Herstellung eines dicken Isolationskragens mit reduzierter Länge
DE19941401C1 (de) Verfahren zur Herstellung einer DRAM-Zellenanordnung
DE10341062A1 (de) Gate-Strukturen bei nicht-flüchtigen Speichervorrichtungen mit gekrümmten Seitenwänden, die unter Verwendung von Sauerstoffkanälen ausgebildet sind, und Verfahren zum Ausbilden derselben
DE102019219313A1 (de) Vertikale halbleitervorrichtung und verfahren zu deren herstellung
DE102021104817B4 (de) Halbleitervorrichtung und verfahren
WO2001001481A1 (de) Mos-transistor sowie dram-zellenanordnung und verfahren zu deren herstellung
DE19629774A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE102021111910A1 (de) Interconnect-struktur und deren herstellungsverfahren
US9953998B2 (en) Semiconductor memory device and method for manufacturing same
DE102020109267A1 (de) Integrierte Schaltungseinrichtung und Verfahren zu dessen Herstellung
DE102021101001A1 (de) Halbleitervorrichtung und verfahren
DE19812212A1 (de) MOS-Transistor in einer Ein-Transistor-Speicherzelle mit einem lokal verdickten Gateoxid und Herstellverfahren
DE10111499C1 (de) Speicherzelle mit einem Graben und Verfahren zu ihrer Herstellung
US8530311B2 (en) Method of manufacturing semiconductor device
DE4016347C2 (de) Verfahren zum Herstellen einer dynamischen RAM-Speicherzelle

Legal Events

Date Code Title Description
R081 Change of applicant/patentee

Owner name: LONGITUDE SEMICONDUCTOR S.A.R.L., LU

Free format text: FORMER OWNER: PS5 LUXCO S.A.R.L., LUXEMBURG, LU

Owner name: LONGITUDE LICENSING LTD., IE

Free format text: FORMER OWNER: PS5 LUXCO S.A.R.L., LUXEMBURG, LU

R082 Change of representative

Representative=s name: VOSSIUS & PARTNER PATENTANWAELTE RECHTSANWAELT, DE

R081 Change of applicant/patentee

Owner name: LONGITUDE LICENSING LTD., IE

Free format text: FORMER OWNER: LONGITUDE SEMICONDUCTOR S.A.R.L., LUXEMBOURG, LU

R082 Change of representative

Representative=s name: VOSSIUS & PARTNER PATENTANWAELTE RECHTSANWAELT, DE

R005 Application deemed withdrawn due to failure to request examination