KR20150082621A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20150082621A
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film
trench
barrier
forming
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KR1020157015571A
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신이치 나카타
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피에스5 뤽스코 에스.에이.알.엘.
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Abstract

반도체 장치는, 반도체 기판에 마련되는 트렌치, 트렌치의 내면을 덮는 절연막, 및 트렌치 안의 하부를 매설하고 절연막에 접하는 매립 배선을 가지며, 적어도 절연막과 매립 배선의 계면에 배리어 절연막이 배치되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이며, 보다 구체적으로는, 매립 금속 게이트 전극을 구비하는 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 등의 반도체 장치에서는, 미세화에 따라 메모리 셀의 활성영역을 라인 패턴으로 형성하고, 더 나아가 활성 영역과 교차하는 방향으로 연장되는 트렌치를 기판에 형성하여, 그 트렌치 안에 워드선(게이트 전극)을 매립한 매립 워드 라인 구조의 트랜지스터를 가지는 메모리 어레이가 채용되고 있다(특허문헌 1). 최소 가공 크기를 F로 한 경우, F 30, F 25 세대의 DRAM에서는, 트렌치 폭은 각각 30nm, 25nm 정도로 형성된다.
매립 워드 라인의 형성 방법은, 반도체(실리콘) 기판 표면에 하드 마스크 패턴을 형성한 후, 건식 에칭에 의해 트렌치 구조를 형성한다. 트렌치 안에 노출되는 반도체(실리콘) 기판 표면에 게이트 절연막이 되는 산화 실리콘막을 열 산화법에 의해 형성한 후, 질화 티타늄(TiN) 등으로 배리어막을 형성하고, 메인 도전체가 되는 저 저항 텅스텐(W)을 형성한다. TiN과 W의 막 형성에는 스텝 커버리지가 양호한 CVD(Chemical Vapor Deposition)법이 채용된다. 형성한 TiN막 및 W막은 에치 백되고, 그 표면이 반도체 기판 표면보다 낮으며, 바람직하게는 기판 표면에 형성되는 불순물 확산층의 저면과 동등한 깊이가 되도록 가공된다. 그 후, 후퇴한 TiN막 및 W막 표면에 산화 실리콘 막 등을 형성하고, CMP(Chemical Mechanical Polishing) 등으로 평탄화함으로써 캡 절연막을 형성하면, TiN막과 W막으로 이루어지는 매립 워드선이 완성된다.
특허문헌 1: 특개 2012-19035호 공보
배경기술 항목에서 서술한 것처럼, 매립 워드선용의 트렌치 등의 단차를 가지는 구조에 W막을 매설하기 위해 CVD법이 사용된다. W막을 CVD법으로 형성하는 경우, 시드층(W핵) 형성 단계와 벌크 W막 형성 단계로 이루어지는 2 단계의 막 형성법이 이용된다. 시드층 형성 단계에서는 원료 가스로 WF6, 환원 가스로 SiH4나 B2H6가 사용된다. 또한, 고속 막 형성이 요구되는 벌크 W막 형성 단계에서는 원료 가스로 WF6, 환원 가스로 H2가 이용된다. 이들 막 형성 시에는 실리콘 기판이나 게이트 절연막에 손상을 줄 수 있는 F나 HF 등의 반응 부생성물이 발생한다.
한편, 반도체 장치의 미세화에 따라 트렌치 구조의 폭이 좁아지면, 벌크 W막을 매설하는 공간이 좁아져 없어질 우려가 있다. 벌크 W막의 형성공간을 확보하기 위해, 배리어막이나 시드층의 두께를 박막화하는 방법을 생각할 수 있다. 그러나, 본 발명자들의 검토에 따르면 배리어막의 두께를 5nm보다 박막화하면, 트랜지스터 특성이 열화하여 신뢰성을 확보할 수 없게 되는 문제가 발생한다. 이는, 배리어막의 박막화에 의해 CVD법으로 W막을 형성할 때 발생하는 불소(F), 수소(H) 등의 반응 부생성물이 산화 실리콘막으로 확산하는 것에 대한 배리어성이 저하되는 것에 기인한다고 생각된다. 또한, W시드층 자체도 배리어 W막 형성 시의 배리어막으로서 기능하고 있어, 시드층의 두께를 5nm보다 박막화하면 트랜지스터 특성의 열화가 발현한다는 것이 확인되었다. 배리어 TiN막이 10nm 이상의 두꺼운 두께로 구성될 수 있는 경우에는 W시드층의 두께는 문제가 되지 않지만, 배리어 TiN막이 5nm로 박막화된 상태에서는 시드층 자체의 배리어성이 중요하다. 트랜지스터의 열화를 회피하기 위해서는, 어떠한 두께든 적어도 5nm로 형성할 필요가 있었다.
본 발명의 일 실시형태에 따르면, 반도체 기판에 마련되는 트렌치, 상기 트렌치의 내면 전체를 덮는 절연막, 및 상기 트렌치 안의 하부를 매설하고, 상기 절연막에 접하는 매립 배선을 가지며, 상기 절연막과 상기 매립 배선의 계면에 배리어 절연막이 배치되어 있는 것을 특징으로 하는 반도체 장치가 제공된다.
또한, 본 발명의 다른 일 실시형태에 따르면, 반도체 기판에 트렌치를 형성하는 공정, 상기 트렌치의 내면에 제1 절연막을 형성하는 공정, 적어도 상기 제1 절연막 상에 배리어 절연막을 형성하는 공정, 상기 배리어 절연막 상을 포함하는 전면에 배리어 금속막을 형성하는 공정, 상기 배리어 금속막 상에 시드층을 형성하는 공정, 상기 시드층 상에 금속막을 형성하고 상기 트렌치를 매설하는 공정, 및 상기 금속막, 상기 시드층, 상기 배리어 금속막을 에치 백하고 상기 트렌치 안의 하부를 매설하는 매립 배선을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 일 실시형태에 따르면, 트렌치 내면에 마련되는 절연막 및 절연막 상에 마련되는 매립 배선과의 경계에 배리어 절연막을 배치하는 구성으로 이루어져 있다. 배리어 절연막은 결정립계를 가지는 금속 배리어막과 다르게, 비정질로 구성되므로 배리어 효과를 증가시킬 수 있다. 따라서, 매립 배선을 구성하는 배리어 금속막이나 시드층의 두께를 박막화하여도 금속막 형성 시의 반응 부생성물이 절연막 안에 확산되어 절연막의 신뢰성을 저하시키는 문제를 회피할 수 있다. 이로 인해, 반도체 장치가 미세화되어도 매립 배선의 저항 증대를 방지하면서 양호한 특성의 트랜지스터를 가지는 반도체 장치를 제공할 수 있다.
도 1은, 본 발명의 제1 실시형태에 따른 반도체 장치의 각 구성요소의 레이아웃을 나타낸 평면도이다.
도 1a는, 도 1의 A-A'선을 따라 절단한 단면도이다.
도 1b는, 도 1의 B-B'선을 따라 절단한 단면도이다.
도 1c는, 도 1의 C-C'선을 따라 절단한 단면도이다.
도 1d는, 도 1의 D-D'선을 따라 절단한 단면도이다.
도 1e는, 도 1의 반도체 장치의 내부 구조를 설명하기 위한 사시도이다.
도 2는, 본 발명의 제2 실시형태에 따른 반도체 장치의 제조 공정을 설명하기 위한 평면도이다.
도 2a는, 도 2의 A-A'선을 따라 절단한 단면도이다.
도 2b는, 도 2의 B-B'선을 따라 절단한 단면도이다.
도 3은, 도 2에 나타낸 공정에 이어지는 공정을 설명하기 위한 평면도이다.
도 3a는, 도 3의 A-A'선을 따라 절단한 단면도이다.
도 3b는, 도 3의 B-B'선을 따라 절단한 단면도이다.
도 4는, 도 3에 나타낸 공정에 이어지는 공정을 설명하기 위한 평면도이다.
도 4a는, 도 4의 A-A'선을 따라 절단한 단면도이다.
도 4b는, 도 4의 B-B'선을 따라 절단한 단면도이다.
도 4d는, 도 4의 D-D'선을 따라 절단한 단면도이다.
도 5는, 도 4에 나타낸 공정에 이어지는 공정을 설명하기 위한 평면도이다.
도 5a는, 도 5의 A-A'선을 따라 절단한 단면도이다.
도 5b는, 도 5의 B-B'선을 따라 절단한 단면도이다.
도 5d는, 도 5의 D-D'선을 따라 절단한 단면도이다.
도 5g는, 새들 핀의 다른 형상의 예를 나타낸 단면도이다.
도 5h는, 새들 핀의 또 다른 형상의 예를 나타낸 단면도이다.
도 6b는, 도 5에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면이며, 도 5의 B-B'선에 대응하는 위치에서의 단면도이다.
도 6d는, 도 5에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면이며, 도 5의 D-D'선에 대응하는 위치에서의 단면도이다.
도 7b는, 도 6b 및 도 6d에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면이며, 도 5의 B-B'선에 대응하는 위치에서의 단면도이다.
도 7d는, 도 6b 및 도 6d에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면이며, 도 5의 D-D'선에 대응하는 위치에서의 단면도이다.
도 8b는, 도 7b 및 도 7d에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면이며, 도 5의 B-B'선에 대응하는 위치에서의 단면도이다.
도 8d는, 도 7b 및 도 7d에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면이며, 도 5의 D-D'선에 대응하는 위치에서의 단면도이다.
도 9d는, 비교예의 구조를 설명하기 위한 도 5의 D-D'선에 대응하는 위치에서의 단면도이다.
도 10b는, 도 8b 및 도 8d에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면이며, 도 5의 B-B'선에 대응하는 위치에서의 단면도이다.
도 10d는, 도 7b 및 도 7d에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면이며, 도 5의 D-D'선에 대응하는 위치에서의 단면도이다.
도 11a는, 도 10b 및 도 10d에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면이며, 도 5의 A-A'선에 대응하는 위치에서의 단면도이다.
도 11b는, 도 10b 및 도 10d에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면이며, 도 5의 B-B'선에 대응하는 위치에서의 단면도이다.
도 11d는, 도 10b 및 도 10d에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면이며, 도 5의 D-D'선에 대응하는 위치에서의 단면도이다.
도 12a는, 도 11a, 도 11b 및 도 11d에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면이며, 도 5의 A-A'선에 대응하는 위치에서의 단면도이다.
도 13a는, 도 12a에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면이며, 도 5의 A-A'선에 대응하는 위치에서의 단면도이다.
도 14a는, 도 13a에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면이며, 도 5의 A-A'선에 대응하는 위치에서의 단면도이다.
도 15a는, 도 12a에 나타낸 공정에 이어지는 공정을 설명하기 위한 도면이며, 도 5의 A-A'선에 대응하는 위치에서의 단면도를 나타낸다.
도 16d는, 본 발명의 제3 실시형태에 따른 반도체 장치의 구성을 설명하기 위한 도면이며, 도 5의 D-D'선에 대응하는 위치에서의 단면도이다.
이하, 도면을 참조하여 본 발명의 바람직한 실시형태에 대하여 DRAM(Dynamic Random Access Memory)을 구성하는 반도체 장치의 예로서 설명한다. 그러나, 본 발명은 이 실시형태의 예로만 한정되지 않는다.
(제1 실시형태)
먼저, 도 1, 도 1a, 도 1b, 도 1c, 도 1d, 도 1e를 참조하여 본 실시형태의 반도체 장치의 구성에 대하여 설명한다. 도 1은 반도체 장치의 각 구성요소의 평면 레이아웃을 나타낸 평면도, 도 1a는 도 1의 A-A'선을 따라 절단한 단면도, 도 1b는 B-B'선을 따라 절단한 단면도, 도 1c는 C-C'선을 따라 절단한 단면도, 도 1c는 D-D'선을 따라 절단한 단면도이다. 또한, 도 1e는 본 실시형태에 따른 반도체 장치의 내부 구성을 설명하기 위한, 절단된 반도체 장치의 사시도이다. 더 나아가, 이들 도면에 있어서 각 부의 크기는 반드시 실제의 각 부의 크기에 비례하지는 않는다. 또한 이들 도면의 축척은 반드시 공통되지는 않는다. 더 나아가, 각 도면에는 편의상 생략된 부분이 존재하며, 서로 정합되지 않는 경우가 있다.
먼저, 도 1의 평면도를 참조하여 본 실시형태의 반도체 장치의 주요 부분의 배치에 대하여 설명한다. 도 1은, 반도체 장치 상에 배치된 메모리 셀 영역(100)의 부분 레이아웃을 나타내고 있다. 도 1에서는, 용량 부분의 구조에 대해서는 생략되어 있다. 메모리 셀 영역(100)은 반도체 기판 상에 규정된다. 반도체 기판은, 예를 들면 p형의 실리콘 단결정 기판으로 설정하나, 이에 한정되지 않는다.
메모리 셀 영역(100)에 있어서, X방향(제3 방향)으로 경사를 가지는 X'방향(제1 방향)에 직선으로 연장되어 있는 제1 소자 분리 영역(2) 및 제1 소자 분리 영역(2)에 인접하여 X'방향으로 직선으로 연장되어 있는 활성영역(5)이 같은 피치 간격으로 Y방향(제2 방향)으로 반복적으로 배치되어 있다. Y방향은 X방향 및 X'방향에 교차하는 방향이다.
각 활성영역(5)은, 제1 소자 분리 영역(2)에 의해 Y방향으로 인접하는 다른 활성 영역(5)으로부터 전기적으로 분리되어 있다. 또한, 각 활성 영역(5)은 Y방향으로 연장되어 있는 제2 소자 분리 영역(3)에 의해 X'방향으로 인접하는 다른 활성 영역(5)으로부터 전기적으로 분리되어 있다. 즉, 각 활성영역(5)은 섬 형상의 활성영역으로 구성된다.
제1 소자 분리 영역(2) 및 제2 소자 분리 영역(3)은 주지의 STI(Shallow Trench Isolation)법에 의해 형성되며, 반도체 기판에 형성한 홈 안을 매설하는 산화 실리콘 막으로 이루어지는 소자 분리 절연막으로 구성되어 있다. 제1 소자 분리 영역(2) 및 제2 소자 분리 영역(3)의 깊이는 예를 들면 250nm다.
복수의 소자 분리 영역(2) 및 복수의 활성 영역(5)에 걸쳐 Y방향으로 직선으로 연장되는 두 개의 매립 배선(WL1, WL2)이 배치되어 있다. 매립 배선(WL1, WL2)은 제1 소자 분리 영역(2) 및 활성 영역(5)에 걸쳐 Y방향으로 직선으로 연장되는 워드 트렌치(트렌치)(7B) 안의 하부에 매설되어 있다.
워드 트렌치(7B)는, 제1 소자 분리 영역(2)의 위치에 마련된 제1 트렌치(2b) 및 활성 영역(5)의 위치에 마련된 제2 트렌치(10A)가 번갈아 반복적으로 배치되어 구성된다.
매립 배선(WL1, WL2)은 DRAM 워드선을 구성하며, 후술하는 트랜지스터의 게이트 전극을 겸하고 있다. 이하의 설명에서는 매립 배선(WL1, WL2)을 워드선이라고 기재한다.
하나의 제2 소자 분리 영역(3) 및 두 개의 워드선(WL1, WL2)이 한 조가 되어 X방향으로 반복적으로 배치된다. 도 1에서는, 인접하는 두 개의 제2 소자 분리 영역(3) 사이에 두 개의 워드선(WL1, WL2)이 균등한 간격으로 배치되어 있다. 즉, 각각의 제2 소자 분리 영역(3) 및 워드선(WL1, WL2)은 같은 폭 및 간격으로 배치되어 있다.
상기의 배치에 의해 섬 형상의 활성 영역(5)은 하나의 제2 소자 분리 영역(3)과 워드선(WL1)에 인접하는 한쪽의 용량 콘택 영역(제1 콘택 영역)(5A), 워드선(WL1)과 워드선(WL2)에 인접하는 비트선 콘택 영역(제2 콘택 영역)(5B), 및 워드선(WL2)과 다른 제2 소자 분리 영역(3)에 인접하는 다른 쪽의 용량 콘택 영역(제3 콘택 영역)(5C)으로 구획된다.
한쪽의 용량 콘택 영역(5A), 워드선(WL1) 및 비트선 콘택 영역(5B)으로 하나의 트랜지스터(Tr1)가 구성된다. 또한, 비트선 콘택 영역(5B), 다른 쪽의 워드선(WL2) 및 다른 쪽의 용량 콘택 영역(5C)으로 다른 하나의 트랜지스터(Tr2)가 구성된다. 따라서, 비트선 콘택 영역(5B)은 두 개의 트랜지스터(Tr1, Tr2)에서 공유되는 구성이 된다.
각각의 비트선 콘택 영역(5B) 상에는 X방향으로 연장되는 비트선(20)이 배치되어 있다. 각각의 용량 콘택 영역(5A, 5C) 상에는 커패시터(미도시)가 배치된다. 트랜지스터(Tr1) 및 트랜지스터(Tr2)는 DRAM 메모리 셀의 스위칭 트랜지스터를 구성한다.
다음으로, 도 1e를 참조한다. 반도체 기판(1) 상에 있어서 Y방향으로 반복적으로 배치된 제1 소자 분리 영역(2) 및 반도체 기판(1)으로 이루어지는 활성 영역(5)에 걸쳐 Y방향으로 직선으로 연장되는 워드 트렌치(7B)가 마련되어 있다. 워드 트렌치(7B)는, 제1 소자 분리 영역(2)과 교차하는 부분에 마련되는 제1 트렌치(2b), 및 활성영역(5)과 교차하는 부분에 마련되는 제2 트렌치(10A)로 구성된다.
활성영역(5)에 마련되는 제2 트렌치(10A)는, 저부에 저면(12d)으로부터 위쪽으로 핀 형상으로 돌출한 핀부(돌출부)(12)를 가지고 있다. 핀부(12)는 Y방향으로 대향하는 두 개의 경사 측면(12b, 12c) 및 상면(12a)을 가지고 있다. 또한, 이들 경사 측면(12b, 12c) 및 상면(12a)은, X'방향에 관하여 워드 트렌치(7B)를 구성하며 또한 X'방향에 대향하는 두 개의 측면(후술하는 도 1c, 도 1d에 나타낸 12e, 12f)에 닿는다. 워드선(WL1) 및 워드선(WL2)은 핀부(12)를 덮으며, Y방향으로 연장되어 워드 트렌치(7B) 안의 하부(하부 트렌치)에 배치된다.
워드선(WL1)을 사이에 끼고 X'방향의 양측에 위치하는 활성 영역(5)은 용량 콘택 영역(5A) 및 비트선 콘택 영역(5B)을 구성한다. 용량 콘택 영역(5A) 안의 상부에는 용량 확산층(6a)이 마련되며, 비트선 콘택 영역(5B) 안의 상부에는 비트선 확산층(6bb)이 마련된다. 용량 확산층(6a), 워드선(WL1) 및 비트선 확산층(6bb)으로 트랜지스터(Tr1)가 구성된다. Y방향으로 연장되어 있는 워드선(WL1)은, 이 워드선(WL1)을 따라 배치되는 복수의 트랜지스터에 공통되는 게이트 전극으로서 기능한다. 또한, 핀부(12)는 트랜지스터의 채널로서 기능한다.
다음으로, 도 1a의 단면도를 참조한다. 두 개의 제2 소자 분리 영역(3) 사이에 낀 섬 형상의 활성영역(5)(반도체 기판(1))의 표면에 같은 폭 및 간격으로 형성된 한 쌍의 제2 트렌치(10A) 안에, 게이트 절연막(11)을 통해 워드선(WL1) 및 워드선(WL2)이 각각 매설되어 있다. 각각의 워드선(WL1) 및 워드선(WL2)의 위쪽에 위치하는 상부 트렌치(16)를 매설하여 질화 실리콘막으로 이루어지는 캡 절연막(제2 절연막)(17)이 배치되어 있다.
워드선(WL1)에 인접하는 용량 콘택 영역(5A)(도 1 참조)은 세 변을 소자 분리 영역으로 구획되며, 나머지 한 변을 제2 트렌치(10A)로 구획되는 반도체 필라(5a)를 구성한다. 반도체 필라(5a)의 상부에는 반도체 기판(1)의 상면(1a)에 일치하는 상면을 가지도록 n형 불순물 확산층이 배치되어, 한쪽의 용량 확산층(제1 확산층)(6a)을 구성한다. 마찬가지로, 워드선(WL2)에 인접하는 용량 콘택 영역(5C)(도 1 참조)은 반도체 필라(5c)를 구성하고, 그 상부에는 반도체 기판(1)의 상면(1a)에 일치하는 상면을 가지도록 n형 불순물 확산층이 배치되어, 다른 한쪽의 용량 확산층(제3 확산층)(6c)을 구성한다. 더 나아가, 두 개의 워드선(WL1, WL2) 사이에 낀 비트선 콘택 영역(5B)(도 1 참조)은 반도체 필라(5b)를 구성하며, 그 상부에는 반도체 기판(1)의 상면(1a)에 일치하는 상면을 가지도록 n형 불순물 확산층이 배치되어, 비트선 확산층(제2 확산층)(6bb)을 구성한다. 비트선 확산층(6bb)의 저면 및 트렌치(10A)의 저면은 평탄화되어 있다. 트렌치(10A)의 저면은 핀부(12)의 상면(12a)과 동일한 면이다.
반도체 기판(1)의 상면(1a)에는 워드 트렌치(7B)를 형성하기 위한 마스크로서 이용한 질화 실리콘막으로 이루어지는 마스크막(제1 층간 절연막)(8)이 배치되어 있으며, 마스크막(8)의 상면 및 캡 절연막(17)의 상면은 평탄화되어 있다.
인접하는 캡 절연막(17) 사이에는 불순물 함유 다결정 실리콘막(DOPOS: Doped Poly-Silicon)으로 이루어지며, 비트선 확산층(6bb)의 상면에 접속하는 비트선 콘택 플러그(제2 콘택 플러그)(19)가 배치된다. 비트선 콘택 플러그(19)의 상면은 캡 절연막(17)의 상면과 높이가 같도록 평탄화되어 있다.
비트선 콘택 플러그(19)의 상면에 접속하여 X방향으로 연장되는 비트선(20)이 배치된다. 비트선(20)은 금속으로 구성되며, 적어도 텅스텐을 포함하고 있다. 비트선(20)의 상면을 커버하는 질화 실리콘막으로 이루어지는 커버 절연막(21)이 배치된다. 커버 절연막(21) 및 비트선(20)의 측면을 덮는 질화 실리콘막으로 이루어지는 측면막(22)이 배치된다.
커버 절연막(21)을 덮도록 산화 실리콘막으로 이루어지는 제2 층간 절연막(23)이 마련되며, 그 상면은 평탄화된다. 제2 층간 절연막(23) 및 마스크막(8)을 관통하여 용량 확산층(6a, 6c) 각각의 상면에 접속하는 제1 용량 콘택 플러그(제1 콘택 플러그)(24a), 제2 용량 콘택 플러그(제2 콘택 플러그)(24b)가 마련된다. 이들 용량 콘택 플러그(24)의 상면에 각각 용량 소자(25)가 접속되어 배치된다.
다음으로, 도 1c 및 도 1d를 참조한다. 도 1c는 핀부(12)를 관통하지 않는 X'방향의 단면을 나타내고 있다. 또한, 도 1d는 핀부(12)를 관통하는 X방향의 단면을 나타내고 있다. 따라서, 도 1c에서는 제2 트렌치(10A)의 저면으로서 핀부(12)의 저면(12d)이 나타나지만, 도 1d에서는 핀부(12)의 상면(12a)이 제2 트렌치(10A)의 저면으로서 나타나 있다. 그 밖의 구성은 같다. 또한, 반도체 기판(1)의 상면(1a)보다 위쪽의 구성은 생략하고 있다. 이하, 제2 트렌치(10A)의 저면에도 부호 12a, 12d를 이용하는 경우가 있다.
제2 트렌치(10A)는 저면(12a, 12d) 및 X'방향으로 대향하는 두 개의 경사 측면(12e, 12f)을 가지고 있다. 제2 트렌치(10A)의 표면, 즉 저면(12a, 12d) 및 두 개의 경사 측면(12e, 12f)에는 제1 절연막(11A)이 배치된다. 제1 절연막(11A)은 열 산화법으로 형성되는 산화 실리콘막(SiO)을 이용한다. 산화 실리콘막은 비정질이다.
제1 절연막(11A)의 표면에는 배리어 절연막(11B)이 배치된다. 배리어 절연막(11B)은 질화 실리콘막(SiN), 산질화 실리콘막(SiON), 질화 알루미늄막(AlN), 산질화 알루미늄막(AlON)의 단층막 혹은 적층막으로 구성할 수 있다. 상기의 재료는 모두 비정질이다. 배리어 절연막(11B)은 두께가 0.8 내지 4.0nm의 범위로 구성할 수 있다. 제1 절연막(11A) 및 배리어 절연막(11B)으로 게이트 절연막(11)이 구성된다. 본 실시형태에 있어서는, 게이트 절연막(11)을 제1 절연막(11A) 및 배리어 절연막(11B)의 적층막으로 구성할 필요가 있다.
제2 트렌치(10A) 내의 하부 트렌치에 위치하는 배리어 절연막(11B)의 표면(11ee, 11ff)에 외면(저면과 외측면)이 접하는 단면이 U자 형상인 배리어 금속막(13)이 배치된다. 배리어 금속막(13)은 질화 티타늄(TiN)막이나 질화 텅스텐(WN)막 등으로 구성된다. 배리어 금속막(13)이 배치됨으로써 제1 오목부(13a)가 구성된다.
제1 오목부(13a)의 내면에 외면이 접하는 단면이 U자 형상인 금속 시드층(시드층)(14)이 배치된다. 금속 시드층(14)은 텅스텐(W)막으로 구성된다. 금속 시드층(14)이 배치됨으로써 제2 오목부(14a)가 구성된다.
더 나아가, 제2 오목부(14a)의 내면에 접하여 제2 오목부(14a)를 매설하는 저 저항의 금속막(15)이 배치된다. 금속막(15)은 W막으로 구성된다. 배리어 금속막(13), 금속 시드층(14) 및 금속막(15)으로 워드선(WL1)이 구성된다. 워드선(WL1)은 게이트 절연막(11)에 접해 있으며, 이들 계면에는 배리어 절연막(11B)이 배치되어 있다.
상기 하부 트렌치는 인접하는 용량 확산층(6a)의 저면보다 아래쪽에 위치하는 워드 트렌치(7B)의 일부로 정의된다.
도 1c 및 도 1d에 나타낸 것처럼, 배리어 금속막(13), 금속 시드층(14) 및 금속막(15)은 상면(13b, 14b, 15b)을 각각 가지고 있으며, 각각의 상면은 평탄화되어 있다. 또한, 도 1d에 나타낸 것처럼 비트선 확산층(6bb)의 저면은 핀부(12)의 상면(12a)과 높이가 같도록 평탄화되어 있다. 이로 인해, 도 1d에 점선 화살표(Ch)로 나타낸 것처럼, 트랜지스터(Tr1)의 채널은 핀부(12)의 상면(12a)과, 제2 트렌치(10A)의 용량 확산층(6a) 측의 측면(12e)을 따른 반도체 기판(1)의 표면 근방에서 구성되게 된다.
도 1d를 참조하여 보다 구체적으로 설명한다. 리소그래피 해상 한계인 최소 가공 크기(F)가 25nm인 경우를 예로 들어 설명한다. F 25nm의 제품 세대에서는, 게이트 절연막(11)의 두께는 5nm다.
본 실시형태에서는, 후술하는 제조 방법에서 설명하는 것처럼 제1 절연막(11A)의 두께(TG1)와 배리어 절연막(11B)의 두께(TG2)의 합은 5nm를 유지하도록 마련된다. 또한, 제2 트렌치(10A)의 배리어 절연막(11B)을 배치한 후의 X방향의 개구 폭(W1)은 25nm가 된다. 제2 트렌치(10A)의 측면은 경사져 있으므로, 하부 트렌치에 매설된 워드선(WL1)의 상면의 폭(W2)은 23nm가 된다. 본 실시형태에서는, 배리어 금속막(13)의 두께(TB) 및 금속 시드층(14)의 두께(TN)를 각각 3nm로 박막화하여 배치할 수 있다. 따라서, 단면이 U자 형상인 금속 시드층(14)을 마련한 단계에서는, 중앙에 위치하는 개구의 폭(TW)이 11nm가 되는 제2 오목부(14a)를 잔존시킬 수 있어, 저 저항 금속막을 배치하는 공간을 확보할 수 있다.
후술하는 제2 실시형태와 관련하여 설명하는 비교예(도 9 참조)와 같이 배리어 절연막(11B)을 마련하지 않는 경우, 배리어 금속막(13) 및 금속 시드층(14)을 얇게 하면 배리어성이 저하되어 트랜지스터의 특성 열화가 발현하기 때문에, 각각의 두께를 5nm보다 얇게 할 수 없었다. 그 때문에, 하부 트렌치 안에는 저 저항 금속막(15)을 배치하는 공간을 확보할 수 없다는 문제가 있었다. 그 결과, 워드선(WL1)의 저항이 증대되어 고성능 DRAM의 실현이 곤란하였다.
본 실시형태에서는 게이트 절연막(11) 안에 배리어성이 뛰어난 배리어 절연막(11B)을 배치하는 구성으로 실시하고 있으므로, 배리어 금속막(13)을 0.5 내지 3nm의 범위로, 금속 시드층을 3 내지 4nm의 범위까지 얇게 한 상태에서 금속막(15)을 배치하여도 전체로서 배리어성을 확보할 수 있어 트랜지스터의 열화를 회피할 수 있는 효과를 가지는 것이다.
또한, 핀부(12)의 저면(12d)의 반도체 기판(1)의 상면(1a)으로부터의 깊이(H1)는 180nm를 예시할 수 있다. 또한, 마찬가지로 핀부(12)의 상면(12a)의 깊이(H2)는 140nm, 용량 확산층(6a)의 저면의 깊이(H3)는 70nm를 예시할 수 있다.
다음으로, 도 1b를 참조한다. 도 1b는 도 1의 B-B'선을 따라 절단한 단면도를 나타내고 있다. 제1 소자 분리 영역(2) 사이에 낀 활성 영역(5)의 중앙에 사다리꼴 형상의 핀부(12)가 마련되어 있다. 핀부(12)는 저면(12d), 상면(12a) 및 Y방향으로 대향하는 경사 측면(12b, 12c)를 가지고 있다. 핀부(12)는 저면(12d)으로부터 반도체 기판(1)이 돌출하여 구성되어 있다. 저면(12d)과 상면(12a) 사이에서 규정되는 핀부의 높이(H4)는 38 내지 48nm다.
상기 네 면을 덮어서, 제1 절연막(11A)과 배리어 절연막(11B)의 적층막으로 이루어지는 게이트 절연막(11)이 배치된다. 게이트 절연막(11)의 표면을 덮도록 순차적으로 배리어 금속막(13), 금속 시드층(14), 저 저항 금속막(15)이 마련되어 워드선(WL1)을 구성하고 있다. 워드선(WL1)은 워드 트렌치(7B) 안의 하부 트렌치를 매설하여 Y방향으로 연장되어 있다. 워드선(WL1)의 상면에는 워드 트렌치(7B) 안의 상부 트렌치(16)를 매설하는 캡 절연막(17)이 배치되어 있다. 워드선(WL2)은 워드선(WL1)과 마찬가지로 구성된다.
또한, 핀부(12)의 저면(12d)의 구성은 반드시 필요하지는 않다. 후술하는 제2 실시형태에서 설명하는 것처럼, Y방향으로 대향하는 경사 측면(12b, 12c)이 제1 소자 분리 영역의 측면(2a)으로부터 연속하여 위쪽으로 돌출하는 핀부일 수도 있다.
본 실시형태의 반도체 장치에 따르면, 반도체 기판에 마련되는 트렌치, 트렌치의 내면을 덮는 절연막(게이트 절연막) 및 트렌치 안의 하부를 매설하고 절연막에 접하는 매립 배선(워드선)을 가지며, 적어도 상기 절연막과 상기 매립 배선의 계면에 배리어 절연막이 배치되어 있는 구성을 가지고 있다.
(제2 실시형태)
이하, 상술한 반도체 장치의 제조 방법에 대하여 도 2 내지 도 15a를 참조하여 설명한다. 도면 번호에 알파벳을 붙이지 않은 도면은 각 공정에서의 평면도를 나타낸다. 또한, 도면 번호에 A를 붙인 도면은 대응하는 평면도에 나타낸 A-A'선 또는 그에 대응하는 위치에서의 단면도를, B를 붙인 도면은 대응하는 평면도의 B-B'선 또는 그에 대응하는 위치에서의 단면도를 나타내고 있다.
먼저, 도 2, 도 2a, 도 2b를 참조하면, 소자 분리 영역 및 활성 영역 형성 공정이 실시된다.
P형 실리콘 단결정으로 이루어지는 반도체 기판(1)에, 주지의 STI(Shallow Trench Isolation)법을 이용하여, X'방향(제1 방향)으로 연장되며 측면(2a)을 가지는 제1 소자 분리홈 및 Y방향(제2 방향)으로 연장되며 측면(3a)을 가지는 제2 소자 분리 홈을 소자 분리 절연막(4)으로 매설한다.
소자 분리 절연막(4)에는 CVD(Chemical Vapor Deposition)법으로 형성하는 산화 실리콘막을 이용한다. 이로 인해, 반도체 기판(1)의 상면(1a)로부터의 깊이(H)가 예를 들면 250nm가 되는 복수의 제1 소자 분리 영역(2) 및 복수의 제2 소자 분리 영역(3)이 형성된다. 또한, X'방향으로 제2 소자 분리 영역(3)으로 구획되고, Y방향으로 제1 소자 분리 영역(2)으로 구획되는 복수의 섬 형상의 활성 영역(5)이 형성된다.
다음으로, 전면 이온 주입법을 이용하여 활성 영역(5)의 표면에 1E18 내지 1E19(atoms/cm3)의 n형 불순물 확산층(6)을 형성한다. n형 불순물 확산층(6)은 이후의 공정에서 비트선 확산층(6bb)의 일부 및 용량 확산층(6a, 6c)이 된다. 본 실시형태에 있어서는, n형 불순물 확산층(6)의 저면(6d)의 깊이는 70nm다.
다음으로 도 3, 도 3a, 도 3b를 참조하면, 워드 트렌치를 구성하는 제1 트렌치 형성공정이 실시된다.
주지의 리소그래피 및 이방성 건식 에칭법을 이용하여 복수의 활성 영역(5) 및 제1 소자 분리 영역(2)에 걸쳐 Y방향으로 연장되어 있는 워드 트렌치 개구(7A)를 가지는 마스크막(8)을 형성한다. 마스크막(8)은 이후에 제1 층간 절연막으로서 기능한다. 마스크막(8)에는 질화 실리콘막을 이용한다. 하나의 활성 영역(5)에 있어서, 두 개의 워드 트렌치 개구(7A)가 X방향으로 균등하게 배치되도록 형성된다. 본 실시형태에서는, 워드 트렌치 개구(7A)의 X방향(제3 방향)의 폭(W1)은 25nm다. 이로 인해, Y방향으로 연장되어 있는 워드 트렌치 개구(7A)의 저면에는 번갈아 배치된 활성 영역(5)의 상면과 제1 소자 분리 영역(2)의 상면이 노출된다.
이어서, 워드 트렌치 개구(7A)의 아래쪽에 워드 트렌치를 형성하는데, 처음에 마스크막(8)을 마스크로 하여 제1 소자 분리 영역(2)을 선택적으로 이방성 건식 에칭한다. 이로 인해, 도 3b에 나타낸 것처럼 제1 소자 분리 영역(2)이 에칭되어 제1 트렌치(2b)가 형성된다. 제1 트렌치(2b)는, 제1 소자 분리홈의 측면(2a)과 제1 소자 분리 절연막(4)의 상면(2c)을 가지고 있다. 제1 트렌치(2b)의 반도체 기판(1)의 상면(1a)으로부터의 깊이(H1)는 180nm다.
이어서, 워드 트렌치를 구성하는 제2 트렌치 형성 공정이 실시된다. 제2 트렌치 형성 공정에서는, 제2 트렌치(10A)를 형성하기 전에 예비 트렌치 형성 공정이 실시된다.
도 4, 도 4a, 도 4b, 도 4d를 참조하면, 마스크막(8)을 마스크로 하여 상면이 노출되어 있는 활성영역(5)을 이방성 건식 에칭한 예비 트렌치 형성 공정 후의 상태가 나타나 있다. 이로 인해, 에칭 깊이(H2a)를 예를 들면 130nm로 하고 상면(9a)을 가지는 예비 트렌치(9A)가 형성된다. 상면(9a)의 Y방향의 폭(W5)은 28nm다. 예비 트렌치(9A)를 형성함으로써, 예비 트렌치(9A)의 저부에는 제1 소자 분리 절연막(4)의 상면(2c)로부터 활성 영역(5)이 돌출한 예비 핀부(9)가 형성된다. 또한, 하나의 활성 영역(5)에 두 개의 예비 트렌치(9A)를 형성함으로써 n형 불순물 확산층(6)은 용량 확산층(6a, 6c) 및 비트선 확산층(6b)으로 3분할된다.
다음으로 도 5, 도 5a, 도 5b, 도 5d를 참조하면, 예비 트렌치(9A)의 형성 공정에 이어서 제2 트렌치(10A)의 형성 공정이 실시된다.
제2 트렌치(10A)의 형성에서는, 이방성과 등방성을 각각 실현할 수 있는 건식 에칭 조건을 이용한다. 등방성 건식 에칭은, 이방성 건식 에칭 조건에 비해 압력을 높게 하고 바이어스 파워를 저하시키도록 조정된 조건을 이용함으로써 실시할 수 있다. 즉, 에칭 가스 플라스마 속의 이온 효과를 저감시키는 방향으로 조건을 제어하면 된다. 이로 인해 예비 핀부(9)를 구성하고 있던 상면(9a), 측면(2a)은 모두 수축되어 후퇴하고, 새로운 상면(10a), Y방향으로 대향하는 경사 측면(10b, 10c) 및 저면(10d)으로 이루어지는 핀부(10)를 저부에 가지는 제2 트렌치(10A)가 형성된다. 이로 인해, 핀부(10)의 상면(10a)의 깊이(H2)는 140nm가 되며, Y방향의 폭(W6)은 8nm가 된다. 또한, 폭(W6)은 상기 에칭 조건의 조정에 의해 변화시킬 수 있다. 또한, 핀부의 높이(H4)는 38 내지 48nm가 되도록 형성한다. 이로 인해, 제1 소자 분리 영역(2)에 형성되는 제1 트렌치(2b) 및 활성 영역(5)에 형성되어 X'방향으로 대향하는 측면(10e, 10f)을 가지는 제2 트렌치(10A)로 구성되는 워드 트렌치(7B)가 형성된다.
또한, 도 5b에 있어서, 핀부(10)는 사다리꼴 형상이지만 이제 한정되지 않는다. 반도체 장치의 미세화가 진전되면 예비 핀부(9)의 Y방향의 폭(W5) 자체가 작기 때문에, 등방성 에칭이 과도하게 실시되면 핀부 자체가 없어지는 경우가 있다. 이를 회피하기 위해 등방성 에칭을 억제하는 조건을 이용한다. 이 경우, 도 5g나 도 5h에 나타낸 것처럼 상면(10a) 및 저면(10d)이 존재하지 않으며, 제1 소자 분리 영역(2)의 측면(2a)으로부터 연속하여 위쪽으로 연장되는 측면(10b, 10c)만으로 구성되는 핀부(10)가 형성된다. 이러한 핀부(10)의 형상일지라도 트랜지스터 특성에는 아무런 문제가 없으며, 본 실시형태의 방해가 되지 않는다.
다음으로 도 6b, 도 6d를 참조하면, 제2 트렌치(10A)의 내면에 제1 절연막 형성 공정이 실시된다.
주지의 열 산화법에 의해, 두께(TG1)가 5mn인 산화 실리콘막으로 이루어지는 제1 절연막(11A)을 형성한다. 주지와 같이 열 산화막의 형성은, 형성되는 산화 실리콘 막 속에 산화제가 확산되고, 실리콘과 산화 실리콘의 계면에 도달한 산화제로 인해 새로운 산화 실리콘막을 형성하는 메커니즘을 가진다. 따라서, 두께 5nm의 산화 실리콘 막을 형성하면 파선으로 나타낸 원래의 제2 트렌치(10A)의 내측에 2.5nm의 산화 실리콘막이 형성되고, 외측에 2.5nm의 산화 실리콘막이 형성된다. 이로 인해 도 6d에 나타낸 것처럼 원래의 제2 트렌치(10A)로부터 내측으로 2.5nm 이동한 위치에 반도체 기판(1)으로 이루어지는 새로운 제2 트렌치(10A)(화살표 선)가 형성된다.
또한, 도 5의 단계에서 원래의 제2 트렌치(10A)의 측면(10e, 10f)은 마스크막(8)의 단부로부터 수축되어 후퇴한 위치에 있다. 따라서, 이 상태에서 제1 절연막(11A)을 열 산화법으로 형성함으로써, 원래의 제2 트렌치(10A)의 측면(10e, 10f)에 형성된 산화 실리콘막(11e, 11f)의 표면의 위치는 마스크막(8)의 단부와 정합되도록 형성된다, 즉, 제1 절연막(11A)으로 구성되는 제3 오목부(11AA)의 개구폭은 (W1)이 된다.
도 6b를 참조하면, 원래의 핀부(10)를 덮도록 상면 산화 실리콘막(11a), 측면 산화 실리콘막(11b, 11c), 저면 산화 실리콘막(11d)이 형성되어, 새로운 핀부(12)가 형성된다. 새로운 핀부(12)는 상면(12a), 측면(12b, 12c) 및 저면(12d)으로 구성된다.
본 실시형태에서는, 제1 절연막(11A)은 열 산화법으로 형성되어 있으므로 실리콘으로 이루어지는 반도체 기판(1)이 노출되어 있는 부분에만 형성된다. 마스크막(8)에서는 형상 변화가 이루어지지 않으므로 개구부의 폭(W1)은 변화하지 않는다. 또한, 제1 절연막(11A)의 형성 조건에는, 예를 들면 온도 900℃, 20%의 H2를 함유한 O2 분위기를 이용할 수 있다.
다음으로 도 7b, 도 7d를 참조하면, 제1 절연막(11A) 표면에 배리어 절연막 형성 공정이 실시된다.
본 실시형태에서는 배리어 절연막(11B)으로서 열 질화법으로 형성하는 질화 실리콘막을 이용한다. 열 질화법으로서는 암모니아(NH3) 분위기 속에서 열처리하는 단순 열처리법이나, 가스 플라스마 속에서 생성된 질소 라디칼을 질화 원료로 하는 플라스마 어시스트 열처리법을 이용할 수 있다. 단순 열처리법은 600 내지 800℃의 온도에서 실시되며, 플라스마 어시스트 열처리법은 50 내지 500℃의 온도에서 실시할 수 있다.
산화 실리콘막으로 이루어지는 제1 절연막(11A) 표면에 열 질화법을 이용하여 배리어 절연막(11B)을 형성하는 경우, 산화 실리콘막의 질화 반응에는 질화제의 확산 과정을 수반하게 된다. 즉, 배리어 절연막(11B)은 제1 절연막(11A)을 질화물로 치환함으로써 형성된다. 질화 반응에 기여하지 않는 질화제의 확산이 과도해지면, 제1 절연막(11A)과 반도체 기판(1)의 계면(12a, 12b, 12c, 12d)에 질소가 트랩되어 계면 준위가 증가하여 트랜지스터 특성이 열화될 우려가 생긴다. 따라서, 배리어 절연막(11B)의 두께(TG2)는 제1 절연막(11A)의 두께(TG1)보다 작을 필요가 있다.
본 실시형태에서는 제1 절연막(11A)의 두께(TG1)를 5nm로 설정하고 있으므로, 배리어 절연막(11B)의 두께는 0.8 내지 4.0nm의 범위가 되도록 형성한다. 질화제의 확산을 억제하기 위해서는 저온에서 열처리하는 것이 바람직하다. 이 관점에서, 단순 열처리법보다 플라스마 어시스트 열처리법을 이용하는 것이 바람직하다. 플라스마 속에서는 기저 상태의 원자보다 높은 에너지를 가지는 라디칼 질화제가 생성되므로, 분위기의 온도가 낮더라도 충분히 질화 반응을 촉진할 수 있다.
배리어 절연막(11B)의 두께(TG2)는 0.8 내지 4.0nm의 범위가 바람직하며, 0.8 내지 2.5nm의 범위가 보다 바람직하다. 0.8nm보다 얇으면 배리어 효과가 불충분하며, 4nm를 초과하면 상술한 계면 준위 증가에 의해 트랜지스터 특성이 열화한다.
또한, 배리어 절연막(11B)은 제1 절연막(11A)을 질화물로 치환함으로써 형성되므로, 막 두께를 5nm로 형성한 제1 절연막(11A)의 표면에 예들 들면 두께 2nm의 배리어 절연막(11B)을 형성하면 제1 절연막(11A)의 두께는 3nm로 변화하게 된다. 그러나, 제1 절연막(11A)과 배리어 절연막(11B)의 총 막 두께는 5nm인 채로 변화하지 않는다. 따라서, 배리어 절연막(11B)으로 구성되는 제3 오목부(11AA)와 마스크막(8) 단부의 위치 관계는 변화하지 않는다.
플라스마 원료 가스로서는 질소(N2), 암모니아(NH3) 혹은 히드라진(N2H4)을 이용하는 것이 바람직하다. 플라스마 속에서는 가스 분자의 해리를 수반한다. 따라서, 예를 들면 NF3와 같은 원료 가스는 해리된 불소(F)가 산화 실리콘막을 에칭하게 되므로 바람직하지 않다. 또한, 유기 아민과 같이 C, N, H, Cl로 구성되는 원료 가스는 카본(C)막 형성이 발생하므로 바람직하지 않다.
배리어 절연막(11B)은 질화 실리콘막으로 구성된다. 구체적으로는, SiN 단층막, SiON(산질화 실리콘막) 단층막, SiON막 상에 SiN막을 형성한 2층막 및 SiON막/SiN막/SiON막의 3층막 중 어느 하나로 구성된다. 배리어 절연막(11B)의 형성 조건에는, 예를 들면 온도 500℃, Ar과 N2를 플라스마 원료 가스로 하고, 압력 30(Pa), 마이크로파 파워 1950(W)를 이용할 수 있다. 여기서 Ar은 반응에 기여하지 않으며, 플라스마 안정 가스로서 이용된다.
배리어 절연막(11B)은 열 질화 반응으로 형성되므로, 산화 실리콘막으로 구성되는 제1 절연막(11A)의 표면 외에 제1 소자 분리 절연막(4)의 표면(2c)에도 형성된다. 즉, 제2 트렌치(10A)의 측면에 형성된 산화 실리콘막(11e, 11f), 핀부(12)의 상면, 측면, 저면에 형성된 산화 실리콘막(11a, 11b, 11c, 11d), 제1 소자 분리 절연막(4)의 표면(2c)의 각각의 표면에 배리어 절연막(11ee, 11ff, 11aa, 11bb, 11cc, 11dd)이 형성된다. 도시하지 않았으나, 제1 트렌치(2b)의 측면에도 배리어 절연막(11B)이 형성된다. 배리어 절연막(11B)을 형성함으로써, 제1 절연막(11A)과 배리어 절연막(11B)으로 이루어지는 게이트 절연막(11)이 형성된다.
다음으로 도 8b, 도 8d를 참조한다. 배리어 절연막(11B) 상에 배리어 금속막 형성 공정이 실시된다.
배리어 금속막(13)의 두께(TB)는 0.5 내지 3.0nm의 범위까지 박막화하여 형성할 수 있지만, 여기서는 예를 들면 3nm로 설정한다. 배리어 금속막(13)에는 질화 티타늄(TiN)막이나 질화 텅스텐(WN)막을 이용할 수 있다.
배리어 금속막(13)을 TiN막으로 형성하는 경우에는, 예를 들면 이하의 순차적으로 연속하는 단계로 형성하는 순차 흐름 증착(SFD: Sequential Flow Deposition)법을 이용할 수 있다. 또한, 온도는 모든 단계에 있어서 예를 들면 공통적으로 650℃로 설정한다.
1. 막 형성실의 압력을 예를 들면 260(Pa)로 유지하고, 원료 가스가 되는 사염화티타늄(TiCl4)와 질화 가스가 되는 NH3를 공급하여 배리어 절연막(11B) 상에 TiN막을 형성하는 TiN막 형성 단계,
2. 원료 가스 및 질화 가스의 공급을 정지하고, 진공 배기하면서 N2 퍼지하는 제1 퍼지 단계,
3. 막 형성실의 압력을 260(Pa)로 유지하고, 질화 가스가 되는 NH3를 공급하여 제1 단계에서 형성한 TiN막을 더 질화하는 질화 처리 단계, 및
4. 질화 가스의 공급을 정지함과 동시에 N2를 공급하면서 N2 퍼지하는 제2 퍼지 단계
를 1 사이클로 하여 3 사이클 반복한다. 이로 인해, 두께(TB)가 3nm가 되는 배리어 금속막(13)을 형성한다.
또한, 배리어 금속막(13)을 WN막으로 형성하는 경우에는, 예를 들면 이하의 순차적으로 연속하는 단계로 형성하는 원자층 증착법(ALD: Atomic Layer Deposition)법을 이용할 수 있다. 또한, 이 경우 온도는 모든 단계에 있어서 예를 들면 공통적으로 380℃로 설정한다.
1. 막 형성실의 압력을 예를 들면 260(Pa)로 유지하고, 원료 가스가 되는 육불화텅스텐(WF6)을 공급하여 배리어 절연막(11B) 표면에 원료 가스를 흡착시키는 원료 가스 흡착 단계,
2. 원료 가스의 공급을 정지하고, 진공 배기하면서 N2 퍼지하는 제1 퍼지 단계,
3. 막 형성실의 압력을 260(Pa)로 유지하고, 질화 가스가 되는 NH3를 공급하여 제1 단계에서 배리어 절연막(11B) 표면에 흡착시킨 WF6를 질화하여 WN을 형성하는 질화 처리 단계, 및
4. 질화 가스의 공급을 정지함과 동시에 N2를 공급하면서 N2 퍼지하는 제2 퍼지 단계
를 1 사이클로 하여 8 사이클 반복한다. 이로 인해, 두께(TB)가 3nm가 되는 배리어 금속막(13)을 형성한다.
도 8d에 나타낸 것처럼, 두께(TB)가 3nm인 배리어 금속막(13)을 형성한 단계에서, X방향의 개구부의 폭(W1)이 25nm인 제3 오목부(11AA) 안에는 배리어 금속막(13)으로 구성되는 개구부의 폭(W3)이 19nm인 제1 오목부(13a)가 형성된다. 제1 오목부(13a)는 제1 트렌치(2b) 및 제2 트렌치(10A)에 걸쳐 Y방향으로 연장되어 있는 오목부(13a)로서 형성된다.
이어서, 배리어 금속막(13) 상에 금속 시드층 형성 공정이 실시된다. 본 실시형태에서는, 다음 공정에서 금속 시드층(14) 상에 형성되는 저 저항 금속막이 텅스텐으로 구성되므로 금속 시드층(14)은 텅스텐으로 형성된다. 본 실시형태에 있어서는, 금속 시드층(14)의 막 두께(TN)는 3.0 내지 4.0nm의 범위까지 박막화하여 형성할 수 있지만, 여기서는 예를 들면 3nm로 설정한다.
금속 시드층(14)은, 예를 들면 상기 WN막으로 이루어지는 배리어 금속막(13)의 형성과 마찬가지로 ALD법을 이용하여 형성할 수 있다. 이하의 순차적으로 연속하는 단계로 형성한다. 온도는 모든 단계에서 있어서 예를 들면 공통적으로 350℃로 설정한다.
1. 막 형성실의 압력을 예를 들면 1000(Pa)로 유지하고, 원료 가스가 되는 WF6을 공급하여 배리어 금속막(13) 표면에 원료 가스를 흡착시키는 원료 가스 흡착 단계,
2. 원료 가스의 공급을 정지하고, 진공 배기하면서 N2 퍼지하는 제1 퍼지 단계,
3. 막 형성실의 압력을 1000(Pa)로 유지하고, 환원 가스가 되는 모노실란(SiH4)을 공급하여 제1 단계에서 배리어 절연막(11B) 표면에 흡착시킨 WF6를 환원하여 W시드를 형성하는 환원 처리 단계, 및
4. 환원 가스의 공급을 정지함과 동시에 N2를 공급하면서 N2 퍼지하는 제2 퍼지 단계
를 1 사이클로 하여 12 사이클 반복한다. 이로 인해, 두께(TN)가 3nm가 되는 금속 시드층(14)을 형성한다.
도 8d에 나타낸 것처럼, 두께(TN)가 3nm인 금속 시드층(14)을 형성한 단계에서, X방향의 개구부의 폭(W3)이 19nm인 제1 오목부(13a) 안에는 금속 시드층(14)으로 구성되는 개구부의 폭(W4)이 13nm인 제2 오목부(14a)가 형성된다. 제2 오목부(14a)는 제1 트렌치(2b) 및 제2 트렌치(10A)에 걸쳐 Y방향으로 연장되어 있는 오목부(14a)로서 형성된다.
다음으로, 금속 시드층(14) 상에 금속막 형성 공정이 실시된다.
금속막(15)은 저 저항의 W막으로 형성된다. 금속막(15)의 두께는 40nm로 설정한다. 금속막(15)은, 예를 들면 온도 390℃, 압력 10000(Pa), 원료 가스로 WF6, 환원 가스로 수소(H2)를 이용하는 CVD법으로 형성할 수 있다.
도 8d에 나타낸 것처럼, 두께가 40nm인 금속막(15)을 형성한 단계에서, 금속 시드층(14)으로 구성되는 개구부의 폭(W4)이 13nm인 제2 오목부(14a)는 금속막(15)으로 완전히 매설된다. 또한, 금속 시드층(14)으로 구성되는 개구부의 폭(W4)을 13nm로 할 수 있으므로, 후술하는 것처럼 금속막(15), 금속 시드층(14), 배리어 금속막(13)을 에치 백하여 매립 워드선(WL1)을 형성한 단계에서도 워드선(WL1) 안에는 저 저항의 금속막(15)을 잔존시킬 수 있다.
한편, 도 9d는 비교예로서 배리어 절연막(11B)을 형성하지 않는 경우, 배리어 금속막(13) 및 금속 시드층(14) 각각에 필요한 5nm의 막 두께로 각각 형성했을 때의 단면도를 나타내고 있다.
비교예의 경우, 두께(TB)가 5nm인 배리어 금속막(13)을 형성한 단계에서, X방향의 개구부의 폭(W1)이 25nm인 제2 트렌치(10A) 안에는 배리어 금속막(13)으로 구성되는 개구부의 폭(W3)이 15nm인 제1 오목부(13a)가 형성된다. 더 나아가, 두께(TN)가 5nm인 금속 시드층(14)을 형성한 단계에서, X방향의 개구부의 폭(W3)이 15nm인 제1 오목부(13a) 안에는 금속 시드층(14)으로 구성되는 개구부의 폭(W4)이 5nm만 잔존하는 제2 오목부(14a)가 형성된다. 그 때문에 워드선(WL1) 안에서의 금속막(15)의 점유 면적은 지극히 작아져 저 저항의 워드선(WL1)을 형성하는 것이 곤란해진다. 특히, 반도체 장치의 세대가 진행되어 F 20이 되면 W1이 20nm가 되므로, 이미 금속막(15)을 형성할 공간 자체가 없어지게 된다.
다음으로 도 10b, 도 10d를 참조한다. 금속막(15)을 형성한 후, 워드선(매립 배선)(WL1)의 형성 공정이 실시된다.
여기서는, 제1 단계로서 질화 실리콘막으로 이루어지는 마스크막(8)의 상면에 형성되어 있는 금속막(15), 금속 시드층(14), 배리어 금속막(13)을 CMP(Chemical Mechanical Polishing)법에 의해 제거한다. 이로 인해, 마스크막(8)의 상면이 노출된다.
다음으로, 제2 단계로서 마스크막(8)을 마스크로 하여 육불화황(SF6) 및 염소(Cl2)를 함유한 플라스마를 이용하는 건식 에칭법에 의해 워드 트렌치(7B) 안에 잔존하고 있는 금속막(15), 금속 시드층(14), 배리어 금속막(13)을 더 에치 백한다. 이로 인해, 워드 트렌치(7B)를 구성하는 하부 트렌치를 매설하는 워드선(WL1)이 형성된다.
하부 트렌치의 상단, 즉 평탄화되어 있는 금속 배리어막(13)의 상면(13b), 금속 시드층(14)의 상면(14b) 및 금속막(15)의 상면(15b)으로 구성되는 워드선(WL1)의 상면은, 용량 확산층(6a)의 저면과 높이가 같아지도록 평탄화되어 있다. 워드선(WL1) 상면의 반도체 기판(1)의 상면(1a)로부터의 깊이(H3)는 70nm다. 이로 인해, 워드선(WL1)의 바로 위에는 워드 트렌치(7B)를 구성하는 상부 트렌치(16)가 형성된다.
워드 트렌치(7B)의 측면은 경사져 있으므로, 개구부의 폭에 대하여 워드선(WL1)의 상면의 폭은 90%로 축소된다. 그러나, 도 8d의 단계에서 금속 시드층(14)으로 구성되는 제2 오목부(14a)의 개구부의 폭(W4)으로 13nm가 확보되어 있으므로, 워드선(WL1)의 상면에서의 X방향의 폭(W4), 즉 금속막(15)의 폭(TW)으로 12nm를 확보할 수 있게 된다.
다음으로 도 11a, 도 11b, 도 11d를 참조한다. 워드선(WL1)을 형성한 후, 캡 절연막 형성 공정이 실시된다. 워드선(WL1)을 형성함으로써 워드선(WL1) 바로 위에 형성되는 상부 트렌치(16)를 매설하도록, 질화 실리콘막으로 이루어지는 캡 절연막(17)을 CVD법에 의해 형성한다. 이로 인해, 워드선(WL1)의 상면은 캡 절연막(17)으로 덮인다. 캡 절연막(17)은 마스크막(8)의 상면도 덮도록 형성된다.
다음으로, 도 12a에 나타낸 것처럼 비트 콘택 영역(5B)을 개구하는 마스크(18)를 형성한 후, 개구 내에 노출되는 캡 절연막(17) 및 마스크막(8)을 이방성 건식 에칭법에 의해 제거한다. 이로 인해 비트선 콘택홀(19a)이 형성되고, 비트선 확산층(6b)의 상면 일부가 노출된다.
다음으로, 도 13a에 나타낸 것처럼 마스크막(18)을 마스크로 하는 전면 이온 주입법에 의해 인(P) 및 비소(As)를 비트선 콘택 영역에 주입한다. 그 후, 800에서 열처리하여 비트선 확산층(6bb)을 형성한다. 비트선 확산층(6bb)의 저면은 핀부(12)의 상면(12a)과 높이가 같아지도록 평평하게 형성한다.
다음으로, 도 14a에 나타낸 것처럼 마스크막(18)을 제거한 후, 비트선 콘택홀(19a)을 매설하도록 인을 함유하는 실리콘막(19b)을 전면에 CVD법에 의해 형성한다.
다음으로, 도 15a에 나타낸 것처럼 실리콘막(19b)을 전면 에치 백하여 비트선 콘택홀(19a) 안에 비트선 콘택 플러그(19)를 형성한다. 이 에치 백에 의해 마스크막(8) 상에 형성되어 있던 캡 절연막(17)도 제거된다. 이로 인해, 마스크막(8)의 상면이 노출된다.
다음으로, 도 1a에 나타낸 것처럼 전면에 비트선용 금속막 및 커버 절연막을 적층 형성한다. 이어서, 리소그래피와 건식 에칭법에 의해 커버 절연막, 비트선용 금속막을 순차적으로 에칭한다. 이로 인해, 도 1에 나타낸 것처럼 상면이 커버 절연막(21)으로 커버되고 X방향으로 연장되어 있는 비트선(20)을 형성한다. 이어서, 커버 절연막(21) 및 비트선(20)의 측면을 덮는 측면 절연막(22)을 형성한다. 이어서, 전면에 제2 층간 절연막(23)을 형성한다. 이어서, 제2 층간 절연막(23) 및 마스크막(8)을 관통하고, 용량 확산층(6a, 6c)에 접속하는 용량 콘택 플러그(24a, 24b)를 형성한다. 이어서, 용량 콘택 플러그(24a, 24b)의 상면에 접속되는 용량 소자(25)를 형성한다. 이후, 층간 절연막 형성, 상층 배선 형성을 거쳐 본 실시형태의 반도체 장치를 제조할 수 있다.
본 실시형태에 따르면, 제1 절연막(11A) 표면에 배리어성이 뛰어난 배리어 절연막(11B)을 미리 형성한 상태로 매립 배선(워드선)을 형성한다. 이로 인해 배리어 금속막(13)을 0.5 내지 3nm의 범위로, 금속 시드층(14)을 3 내지 4nm의 범위까지 얇게 한 상태로 금속막(15)을 형성하여도 전체적으로 배리어성을 확보할 수 있다. 즉, 매립 배선을 구성하는 배리어 금속막이나 시드층의 두께를 박막화하더라도 배리어 절연막(11B)을 제1 절연막 표면에 미리 형성해둠으로써 금속막 형성 시의 반응 부생성물이 절연막 속에 확산되어 절연막의 신뢰성을 저하시키는 문제를 회피할 수 있다. 이로 인해, 반도체 장치가 미세화되어도 매립 배선의 저항 증대를 방지하면서 양호한 특성의 트랜지스터를 가지는 반도체 장치를 제공할 수 있다.
(제3 실시형태)
제2 실시형태에서는, 열 질화법을 이용하여 배리어 절연막(11B)을 형성하는 방법에 대하여 설명하였다. 본 제3 실시형태에서는, 막 두께(TG2)가 3nm인 배리어 절연막(11B)을 ALD법, 즉 막 형성법으로 형성하는 방법에 대하여 도 16d를 이용하여 설명한다.
제2 실시형태의 도 5와 마찬가지로, 25nm의 개구폭(W1)을 가지는 마스크막(8)을 마스크로 하여 워드 트렌치(7B)(10A)를 형성한다. 그 후, 도 16d에 나타낸 것처럼, 제2 실시형태와 같은 열 산화법에 의해 두께(TG1)가 2nm인 제1 절연막(11A)을 형성한다. 이어서, ALD법을 이용하여 두께(TG2)가 3nm가 되는 배리어 절연막(11B)을 형성한다.
ALD법으로 형성하는 배리어 절연막(11B)으로서는, 질화 실리콘막(SiN), 산질화 실리콘막(SiON), 질화 알루미늄막(AlN), 산질화 알루미늄막(AlON) 등을 이용할 수 있다. 모두 비정질 상태의 결정성을 가지는 막이다. 또한, 각각의 단층막 외에 적층막으로 형성할 수도 있다.
SiN막이나 SiON막을 ALD법으로 형성하는 경우, 플라스마 어시스트 ALD법을 이용한다. 플라스마 어시스트 ALD법은, 원료 가스나 질화 가스를 플라스마 상태화하여 막 형성실에 공급하거나, 혹은 막 형성실에 공급된 가스를 플라스마화하여 막 형성을 실시한다. 이로 인해, 실리콘 라디칼이나 질소 라디칼이 반응종이 되므로 열 반응만으로는 반응하지 않는 가스라 할지라도 보다 저온에서 막 형성을 실시할 수 있다.
예를 들면, SiON막을 플라스마 어시스트 ALD법으로 형성하는 경우, 이하의 순차적으로 연속하는 단계로 형성할 수 있다. 온도는 모든 단계에 있어서 450 내지 550℃의 범위로 실시할 수 있지만, 여기서는 예를 들면 공통적으로 500℃로 설정한다.
1. 막 형성실의 압력을 예를 들면 100(Pa)로 유지하고, 질화 가스가 되는 NH3를 플라스마화하여 N 라디칼을 공급하여 제1 절연막(11A)의 표면에 원자층의 질소를 흡착시키는 질화 가스 흡착 단계,
2. 질화 가스의 공급을 정지하고, 진공 배기하면서 N2 퍼지하는 제1 퍼지 단계,
3. 막 형성실의 압력을 100(Pa)로 유지하고, 원료 가스가 되는 디클로로실란(SiH2Cl2)을 플라스마화하여 Si 라디칼을 공급하여 제1 단계에서 제1 절연막(11A) 표면에 흡착시킨 N과 Si 라디칼을 반응시켜 SiN을 형성하는 제1 막 형성 단계,
4. 원료 가스의 공급을 정지하고, 진공 배기하면서 N2 퍼지하는 제2 퍼지 단계,
5. 막 형성실의 압력을 100(Pa)로 유지하고, 산화 가스가 되는 오존(O3)을 공급하여 제3 단계에서 형성된 SiN을 산화시켜 SiON을 형성하는 제2 막 형성 단계, 및
6. 산화 가스의 공급을 정지하고, 진공 배기하면서 N2 퍼지하는 제3 퍼지 단계
를 1 사이클로 하여 6 사이클 반복한다. 이로 인해, 두께(TG2)가 3nm가 되는 배리어 절연막(11B)을 형성한다. 여기서는 원료 가스로 SiH2Cl2, 질화 가스로 NH3를 이용하였지만, 각각 모노실란(SiH4)이나 N2일 수도 있다. 유기 원료 가스는 플라스마에 의해 카본 막 형성이 발생하므로 바람직하지 않다. 또한, SiN막을 형성하는 경우에는 제5 단계 및 제6 단계를 실시하지 않으면 된다.
또한, AlON막을 플라스마 어시스트 ALD법으로 형성하는 경우, 이하의 순차적으로 연속되는 단계로 형성할 수 있다. 온도는 모든 단계에 있어서 300 내지 450℃의 범위로 실시할 수 있지만, 여기서는 예를 들면 공통적으로 400℃로 설정한다.
1. 막 형성실의 압력을 100(Pa)로 유지하고, 원료 가스가 되는 트리메틸알루미늄(TMA: Al(CH3)3)을 공급하여 제1 절연막(11A) 표면에 TMA를 흡착시키는 원료 가스 흡착 단계,
2. 원료 가스의 공급을 정지하고, 진공 배기하면서 N2 퍼지하는 제1 퍼지 단계,
3. 막 형성실의 압력을 100(Pa)로 유지하고, 산화 가스가 되는 오존(O3)을 공급하여 제1 단계에서 제1 절연막(11A) 표면에 흡착시킨 TMA를 산화시켜 AlO를 형성하는 제1 막 형성 단계,
4. 산화 가스의 공급을 정지하고, 진공 배기하면서 N2 퍼지하는 제2 퍼지 단계,
5. 막 형성실의 압력을 예를 들면 100(Pa)로 유지하고, 질화 가스가 되는 NH3를 플라스마화하고 N라디칼을 공급하여 제3 단계에서 형성된 AlO를 질화시켜 AlON을 형성하는 제2 막 형성 단계, 및
6. 질화 가스의 공급을 정지하고, 진공 배기하면서 N2 퍼지하는 제3 퍼지 단계
를 1 사이클로 하여 6 사이클 반복한다. 이로 인해, 두께(TG2)가 3nm가 되는 배리어 절연막(11B)을 형성한다. 여기서는 질화 가스로 NH3을 이용하였지만, N2일 수도 있다. 또한, AlN막을 형성하는 경우에는 제3 단계, 제4 단계를 실시하지 않으면 된다.
도 16d에 나타낸 것처럼, 배리어 절연막(11B)을 ALD법으로 형성함으로써 워드 트렌치(7B)에 형성되어 있는 제1 절연막(11A) 상뿐 아니라 마스크막(8)을 포함하는 전면에 배리어 절연막(11B)이 형성된다. 이 단계에서, 25nm였던 마스크막(8)의 X방향의 개구폭(W1)은 19nm의 개구폭(W7)으로 축소된다.
이어서, 두께 0.5nm의 배리어 금속막(13)을 제2 실시형태와 마찬가지로 형성한다. 배리어성이 뛰어난 배리어 절연막(11B)을 2.5nm 이상으로 형성한 경우 배리어 금속막은 형성할 필요는 없지만, 나중에 형성하는 시드 금속층을 포함하는 금속막이 절연막 상에서는 벗겨질 우려가 생긴다. 이를 회피하기 위해 접착층으로서 배리어 금속층(13)을 형성한다. 이 경우 배리어 금속막(13)은 TiN막일 필요는 없으며, 또한 접착성이 뛰어난 스퍼터법으로 형성할 수도 있다.
이어서, W로 이루어지는 두께 3nm의 시드 금속층(14) 및 두께 40nm의 W로 이루어지는 금속막(15)을 제2 실시형태의 도 8b, 도 8c와 마찬가지로 순차적으로 형성한다. 더 나아가, 도 10b, 도 10c와 마찬가지로 에치 백한다. 이후, 제2 실시형태와 마찬가지로 DRAM을 제조한다.
본 실시형태에서는, 제2 실시형태에서 설명한 열 질화법을 대신하여 ALD법에 의해 두께 3nm의 배리어 절연막(11B)을 형성하고 있다. 열 질화법에서는 2nm보다 두꺼운 배리어 절연막(11B)을 형성하는 데 막 형성 시간이 길어지는 결점이 있지만, ALD법을 이용함으로써 이 결점을 극복할 수 있다. 또한, 예를 들면 처음 1nm를 제2 실시형태의 열 질화법으로 형성하고, 나머지 2nm를 본 실시형태의 ALD법으로 형성하는 두 가지 방법을 조합하여 실시하는 것도 유효하다.
본 실시형태에 따르면, 폭(W7)이 19nm인 개구 안에 두께 0.5nm의 금속 배리어막(13)과 두께 3nm의 금속 시드층(14)을 형성하고 있다. 따라서, 금속막(15)을 형성하기 전의 개구 폭은 12nm이며, 워드 트렌치(7B) 안에는 금속막(15)을 형성하기 위한 공간을 충분히 확보할 수 있다. 상기 두 가지 방법을 조합하여 형성하면 ALD법으로 형성하는 만큼의 배리어 절연막(11B)의 두께를 더욱 얇게 할 수 있으므로, 보다 큰 금속막 형성 공간을 확보할 수 있다. 예를 들면, 열 질화법으로 2nm, ALD법으로 2nm의 배리어 절연막(11B)을 형성한 경우, 개구(W7)는 21nm가 된다. 배리어 금속막(13)을 0.5nm, 금속 시드층(14)을 3nm로 형성한 경우, 금속막 형성 전의 개구 폭은 14nm가 된다. F 20의 세대에 미세화가 진전되어도 9nm의 개구 폭을 확보할 수 있게 되어, 저 저항의 금속막(15)을 워드선으로서 형성할 수 있다.
이상, 본 발명에 대하여 몇 가지 실시형태에 입각하여 설명하였는데, 본 발명은 상기 실시형태에 한정되지 않으며, 본원 발명의 범위 내에 있어서 각종 변형변경이 가능하다. 상기 실시형태에서의 막 형성 방법, 막 형성 조건, 에칭 방법, 에칭 조건, 막 두께 등은 단순한 예시에 불과하다.
이 출원은 2012년 11월 14일에 출원된 일본 특허 출원 2012-250106호를 기초로 하는 우선권을 주장하며, 그 개시의 전부를 여기에 포함시킨다.
1 반도체 기판
1a 상면
2 제1 소자 분리 영역
2a 측면
2b 제1 트렌치
2c 상면
3 제2 소자 분리 영역
3a 측면
4 소자 분리 절연막
5 활성 영역
5a, 5b, 5c 반도체 필라
5A, 5C 용량 콘택 영역
5B 비트선 콘택 영역
6 n형 불순물 확산층
6a, 6c 용량 확산층
6b 비트선 확산층
6bb 비트선 확산층
6d 저면
7A 워드 트렌치 개구
7B 워드 트렌치
8 마스크막
9 예비 핀부
9a 상면
9A 예비 트렌치
10 핀부
10a 상면
10a, 10c 경사 측면
10e, 10f 측면
10d 저면
10A 제2 트렌치
11 게이트 절연막
11a 상면 산화 실리콘막
11b, 11c 측면 산화 실리콘막
11d 저면 산화 실리콘막
11e, 11f 산화 실리콘막
11aa, 11bb, 11cc, 11dd 배리어 절연막
11ee, 11ff 표면
11A 제1 절연막
11AA 제3 오목부
11B 배리어 절연막
12 핀부
12a 상면
12b, 12c 경사 측면
12d 저면
12e, 12f 측면
13 배리어 금속막
13a 제1 오목부
13b 상면
14 금속 시드층
14a 제2 오목부
14b 상면
15 금속막
15b 상면
16 상부 트렌치
17 캡 절연막
18 마스크
19 비트선 콘택 플러그
19a 비트선 콘택홀
19b 실리콘막
20 비트선
21 커버 절연막
22 측면 절연막
23 제2 층간 절연막
24a 제1 용량 콘택 플러그
24b 제2 용량 콘택 플러그
25 용량 소자
100 메모리 셀 영역

Claims (23)

  1. 반도체 기판에 마련되는 트렌치,
    상기 트렌치의 내면을 덮는 절연막, 및
    상기 트렌치 안의 하부를 매설하고, 상기 절연막에 접하는 매립 배선을 가지며,
    적어도 상기 절연막과 상기 매립 배선의 계면에 배리어 절연막이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 매립 배선은,
    외면이 상기 절연막에 접하는 오목한 형상의 배리어 금속막,
    상기 오목한 형상의 배리어 금속막의 내면에 외면이 접하는 오목한 형상의 시드층, 및
    상기 오목한 형상의 시드층의 오목부를 매설하는 금속막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 배리어 절연막은, 질소를 포함하는 막인 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 배리어 절연막은, 질화 실리콘막, 산질화 실리콘막, 질화 알루미늄막 및 산질화 알루미늄막 중에서 선택된 하나 또는 둘 이상의 적층막인 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 배리어 절연막은, 상기 절연막의 일부를 질화시켜 형성된 막인 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 배리어 절연막은, 상기 절연막의 일부를 구성하는 제1 절연막의 내면을 덮도록 형성된 막인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 절연막은, 트랜지스터 게이트 절연막을 구성하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 트렌치는 저부에 핀부를 가지며, 상기 게이트 절연막은 적어도 상기 핀부의 표면 전체를 덮고 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 트렌치의 일 측면에는 제1 확산층이 배치됨과 동시에 상기 일 측면에 대향하는 다른 일 측면에는 제2 확산층이 배치되며, 상기 제2 확산층의 저면은 상기 핀부의 상면과 높이가 같아지도록 평탄화되는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 절연막의 일부를 구성하는 제1 절연막은, 상기 트렌치의 내면을 열 산화시켜서 형성된 막인 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 반도체 기판은 실리콘 기판이며, 상기 제1 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치.
  12. 제7항에 있어서,
    상기 트랜지스터는, 메모리 셀의 셀 트랜지스터인 것을 특징으로 하는 반도체 장치.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 배리어 절연막의 두께가 0.8 내지 4.0nm의 범위 내에 있는 것을 특징으로 하는 반도체 장치.
  14. 반도체 기판에 트렌치를 형성하는 공정,
    상기 트렌치의 내면에 제1 절연막을 형성하는 공정,
    적어도 상기 제1 절연막 상에 배리어 절연막을 형성하는 공정,
    상기 배리어 절연막 상을 포함하는 전면에 배리어 금속막을 형성하는 공정,
    상기 배리어 금속막 상에 시드층을 형성하는 공정,
    상기 시드층 상에 금속막을 형성하고 상기 트렌치를 매설하는 공정, 및
    상기 금속막, 상기 시드층, 상기 배리어 금속막을 에치 백하고 상기 트렌치 안의 하부를 매설하는 매립 배선을 형성하는 공정을 순서대로 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 배리어 절연막을 형성하는 공정은, 상기 제1 절연막의 표면 측 일부를 질화시키는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 트렌치의 내면에 상기 제1 절연막을 형성하는 공정은, 상기 트렌치의 내면을 열 산화법에 의해 산화시키는 공정이며, 상기 제1 절연막의 표면 측 일부를 질화시키는 공정은, 상기 제1 절연막의 산소를 질소로 치환하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 제1 절연막의 표면 측 일부를 질화시키는 공정은, 열 질화법을 이용하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제1 절연막의 표면 측 일부를 질화시키는 공정은, 플라스마 질화법을 이용하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제14항에 있어서,
    상기 배리어 절연막을 형성하는 공정은, 질화 실리콘막, 산질화 실리콘막, 질화 알루미늄막 및 산질화 알루미늄막 중에서 선택된 하나 또는 둘 이상의 적층막을 형성하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 배리어 절연막을 형성하는 공정은, ALD법을 이용하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제14항 내지 제20항 중 어느 한 항에 있어서,
    상기 배리어 절연막을 형성하는 공정은, 상기 배리어 절연막의 두께가 0.8 내지 4.0nm의 범위 내에 있게 되도록 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제14항 내지 제21항 중 어느 한 항에 있어서,
    상기 제1 절연막 및 상기 배리어 절연막을 게이트 절연막으로 하는 트랜지스터를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 트랜지스터에 접속되는 기억소자를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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