KR20200092746A - 매립 게이트 전극들을 가지는 반도체 소자의 제조 방법 - Google Patents

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Abstract

매립 게이트 전극들을 가지는 반도체 소자의 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은, 소자 분리막에 의하여 정의되는 복수의 활성 영역을 가지는 기판에 복수의 활성 영역을 가로지르며 제1 수평 방향으로 상호 평행하게 연장되는 복수의 게이트 트렌치를 형성하는 단계; 상기 기판의 노출되는 표면 상에 선택적으로 제1 게이트 절연층을 형성하는 단계; 상기 제1 게이트 절연층 및 상기 소자 분리막의 노출되는 표면 상에 상기 제1 게이트 절연층보다 얇은 두께를 가지는 제2 게이트 절연층을 형성하는 단계; 및 상기 제1 게이트 절연층 및 상기 제2 게이트 절연층의 일부분을 제거하여, 상기 복수의 게이트 트렌치의 하측 일부분의 측면 및 저면을 덮는 복수의 게이트 절연층, 및 상기 복수의 게이트 절연층 상에서 상기 복수의 게이트 트렌치의 하측 일부분을 채우는 복수의 매립 게이트 전극을 형성하는 단계;를 포함한다.

Description

매립 게이트 전극들을 가지는 반도체 소자의 제조 방법{Method for manufacturing semiconductor device having buried gate electrodes}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 매립 게이트들을 가지는 반도체 소자의 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있다. 따라서 전자기기에 사용되는 높은 집적도를 가지는 반도체 소자가 요구되어, 반도체 소자의 구성들에 대한 디자인 룰이 감소되고 있다. 고도로 스케일링(scaling)된 반도체 소자를 제조하기 위해서, 게이트 전극들을 반도체 기판 내에 매립하는 매립 게이트 전극들이 도입되고 있다.
본 발명의 기술적 과제는 신뢰성과 성능이 향상되며, 매립 게이트들을 가지는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자의 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은, 소자 분리막에 의하여 정의되는 복수의 활성 영역을 가지는 기판에, 상기 복수의 활성 영역을 가로지르며 제1 수평 방향으로 상호 평행하게 연장되는 복수의 게이트 트렌치를 형성하는 단계; 상기 기판의 노출되는 표면 상에 선택적으로 제1 게이트 절연층을 형성하는 단계; 상기 제1 게이트 절연층 및 상기 소자 분리막의 노출되는 표면 상에 상기 제1 게이트 절연층보다 얇은 두께를 가지는 제2 게이트 절연층을 형성하는 단계; 및 상기 제1 게이트 절연층 및 상기 제2 게이트 절연층의 일부분을 제거하여, 상기 복수의 게이트 트렌치의 하측 일부분의 측면 및 저면을 덮는 복수의 게이트 절연층, 및 상기 복수의 게이트 절연층 상에서 상기 복수의 게이트 트렌치의 하측 일부분을 채우는 복수의 매립 게이트 전극을 형성하는 단계;를 포함한다.
본 발명에 따른 반도체 소자의 제조 방법은, 소자 분리막에 의하여 정의되는 복수의 활성 영역을 가지는 기판에, 상기 복수의 활성 영역을 가로지르며 제1 수평 방향으로 상호 평행하게 연장되는 복수의 게이트 트렌치를 형성하는 단계; 제1 산화 공정에 의하여, 상기 기판의 노출되는 표면 상에 제1 게이트 절연층을 형성하는 단계; 제2 산화 공정에 의하여, 상기 제1 게이트 절연층 및 상기 소자 분리막 상을 컨포멀하게 덮는 제2 게이트 절연층을 형성하는 단계; 및 상기 복수의 게이트 트렌치의 하측 일부분을 채우며 복수의 매립 게이트 전극을 형성하는 단계;를 포함하며, 상기 제1 산화 공정은 O2+H2 분위기에서 수행되는 ISSG 산화 공정이고, 상기 제2 산화 공정은 증착 공정이다.
본 발명에 따른 반도체 소자의 제조 방법은, 소자 분리막에 의하여 정의되는 복수의 활성 영역을 가지는 기판에, 상기 복수의 활성 영역을 가로지르며 제1 수평 방향으로 상호 평행하게 연장되는 복수의 게이트 트렌치를 형성하는 단계; 상기 기판의 노출되는 표면 상에 선택적으로 형성되는 제1 게이트 절연층의 부분, 및 상기 제1 게이트 절연층 및 상기 소자 분리막의 노출되는 표면 상에 형성되며 상기 제1 게이트 절연층보다 얇은 두께를 가지는 제2 게이트 절연층의 부분으로 각각 이루어지는 복수의 게이트 절연층을 형성하는 단계; 및 상기 복수의 게이트 절연층을 사이에 두고 상기 복수의 게이트 트렌치의 하측 일부분을 채우며 상기 제1 수평 방향으로 상호 평행하게 연장되며, 상기 제1 수평 방향에 수직인 제2 수평 방향에 대하여 상기 복수의 게이트 트렌치가 가로지르는 상기 복수의 활성 영역의 절단면이 양측에 배치되는 부분에서 최소 폭을 가지고, 상기 소자 분리막이 양측에 배치되는 부분에서 최대 폭을 가지는 복수의 매립 게이트 전극을 형성하는 단계;를 포함한다.
본 발명에 따른 반도체 소자의 제조 방법은, 게이트 절연층이 상대적으로 우수한 스텝 커버리지를 가지도록 형성할 수 있으므로, 게이트 절연층의 특성을 유지하면서도, 매립 게이트 전극의 폭을 증가시킬 수 있다. 또한, 매립 게이트 전극은 폭을 증가시키는 돌출부를 가지므로, 매립 게이트 전극의 평균 폭이 증가할 수 있다. 따라서, 매립 게이트 전극의 저항값을 감소시킬 수 있어, 반도체 소자의 동작 속도를 향상시킬 수 있다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은 게이트 트렌치의 측면에 형성되는 게이트 절연층 부분의 두께를 상대적으로 얇게 만들 수 있으므로, 활성 영역과 전기적으로 연결되는 드레인 전극과 매립 게이트 전극의 오버랩 특성이 개선되어, 반도체 소자의 데이터 쓰기 속도를 향상시킬 수 있다.
그리고, 본 발명에 따른 반도체 소자의 제조 방법은 상대적으로 치밀한 막질을 가지는 제1 게이트 절연층을 제2 게이트 절연층의 두께보다 큰 값을 가지도록 기판 상에 먼저 형성하여, 제1 게이트 절연층 및 제2 게이트 절연층으로 이루어지는 게이트 절연층의 절연 특성을 향상시킬 수 있다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은 게이트 절연층 중, 증착 공정으로 형성되는 제2 게이트 절연층의 비율이 낮아지므로, 게이트 절연층 내에 Cl(Chlorine) 농도가 감소되고, 게이트 절연층 내의 계면 트랩(interface traps, Nit) 밀도, 및 스트레스도 감소되어, 반도체 소자의 리플레쉬(refresh) 특성을 개선시킬 수 있다.
도 1 내지 도 12b는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 도면들이다.
도 13 내지 도 15는 각각 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 흐름도이다.
도 16은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법의 제1 공정을 설명하기 위한 그래프이고, 도 17은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법의 제3 공정을 설명하기 위한 그래프이다.
도 18은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법에 의하여 제조된 반도체 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 1 내지 도 12b는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 도면들이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 기판에 활성 영역을 형성하는 단계를 나타내는 평면도이다.
도 1을 참조하면, 기판(110)에는 소자 분리막(116)이 형성되며, 소자 분리막(116)에 의해 기판(110)에 복수의 활성 영역(118)이 정의된다. 복수의 활성 영역(118)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 예를 들면, 복수의 활성 영역(118)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y)에 대하여 사선 방향으로 각각 단축 및 장축을 가질 수 있다.
기판(110)은 예를 들면, 실리콘(Si, silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 또는 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자 분리막(116)은 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나를 포함하는 물질로 이루어질 수 있다. 소자 분리막(116)은 1종류의 절연막으로 이루어지는 단일층, 또는 2종류의 절연막으로 이루어지는 이중층, 또는 적어도 3종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다. 예를 들면, 소자 분리막(116)은 2종류의 서로 다른 절연막으로 이루어질 수 있다. 예를 들면, 소자 분리막(116)은 실리콘 산화막과 실리콘 질화막으로 이루어질 수 있다. 예를 들면, 소자 분리막(116)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루어지는 삼중층으로 이루어질 수 있다.
도 2는 본 발명의 일 실시 예에 따른 게이트 트렌치를 형성하는 단계를 나타내는 평면도이고, 도 3a 내지 도 3d는 각각 도 2의 A-A' 선, B-B' 선, C-C' 선 및 D-D' 선을 따라서 절단한 단면도들이다.
도 2 내지 도 3d를 함께 참조하면, 기판(110)에 복수의 게이트 트렌치(120T)를 형성한다. 복수의 게이트 트렌치(120T)는 상호 평행하게 연장되며, 각각 복수의 활성 영역(118)을 가로지르는 라인 형상을 가질 수 있다. 게이트 트렌치(120T)의 측면에는 게이트 트렌치(120T)가 가로지르는 복수의 활성 영역(118) 각각의 부분이 노출될 수 있다. 게이트 트렌치(120T)에 가로지르는 각각의 활성 영역(118)의 노출면을 활성 영역(118)의 절단면이라 호칭할 수 있다.
예를 들면, 복수의 게이트 트렌치(120T)는 각각 제1 수평 방향(X 방향)을 따라서 연장되며, 제2 수평 방향(Y 방향)을 따라서 대체로 등간격을 가지도록 형성될 수 있다.
일부 실시 예에서, 인접하는 한 쌍의 게이트 트렌치(120T)가 하나의 활성 영역(118)을 가로지를 수 있다. 다른 일부 실시 예에서, 복수의 게이트 트렌치(120T)의 측면에는 복수의 활성 영역(118) 중 적어도 일부개의 장축 단부가 노출될 수 있으나, 이에 한정되지 않으며, 복수의 활성 영역(118) 중 적어도 일부개, 또는 전부의 장축 단부는 복수의 게이트 트렌치(120T)의 측면에 노출되지 않을 수도 있다.
일부 실시 예에서, 복수의 게이트 트렌치(120T)는 저면에 단차가 형성되도록, 소자 분리막(116) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여, 소자 분리막(116)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다. 예를 들면, 복수의 게이트 트렌치(120T)은 기판(110)에서의 저면보다 소자 분리막(116)에서의 저면이 낮을 수 있다.
일부 실시 예에서, 소자 분리막(116)은 제1 소자 분리막(116A) 및 제2 소자 분리막(116B)을 포함할 수 있다. 제1 소자 분리막(116A) 및 제2 소자 분리막(116B)은 서로 다른 물질로 이루어질 수 있다. 예를 들면, 제1 소자 분리막(116A)은 산화막으로 이루어지고, 제2 소자 분리막(116B)은 질화막으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 따르면, 소자 분리막(116)의 구성은 상술한 바에 한정되는 것은 아니다.
도 4는 본 발명의 일 실시 예에 따른 제1 게이트 절연층을 형성하는 단계를 나타내는 평면도이고, 도 5a 내지 도 5c는 각각 도 4의 A-A' 선, B-B' 선, 및 C-C' 선을 따라서 절단한 단면도들이다. 도 6은 도 5a 내지 도 5c에 보인 기준 레벨(LV-R)을 따라서 기판(110)의 주면에 수평 방향으로 절단하여 나타내는 단면도로, 기준 레벨(LV-R)은 도 11a 내지 도 12에 도시한 매립 게이트 전극(120)에 대응되는 레벨을 의미한다. 도 6에는 기준 레벨(LV-R)에서의 형상만이 도시되고, 기준 레벨(LV-R) 이외의 레벨, 예를 들면, 게이트 트렌치(120T)의 저면의 형상은 도시되지 않을 수 있다.
본 명세서에서 레벨이라 함은, 기판(110)의 주면으로부터 수직 방향(Z 방향)으로의 높이를 의미한다.
도 4 내지 도 6을 함께 참조하면, 활성 영역(118) 상에 제1 게이트 절연층(122a)을 형성한다. 제1 게이트 절연층(122a)은 예를 들면, 게이트 유전막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 및 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다.
제1 게이트 절연층(122a)은 제1 공정에 의하여 형성될 수 있다. 제1 게이트 절연층(122a)은 활성 영역(118)을 포함하는 기판(110)의 노출되는 표면 상에서 선택적으로 성장하도록 형성할 수 있다. 예를 들면, 제1 공정은 열산화 공정일 수 있다. 제1 공정은 제1 산화 공정이라고도 호칭할 수 있다. 일부 실시 예에서, 제1 산화 공정은 O2+H2 분위기에서 수행되는 ISSG(In Situ Steam Generated) 산화 공정일 수 있다.
제1 게이트 절연층(122a)은 대체로 컨포멀(conformal)하게 형성되나, 게이트 트렌치(120T)의 측면 상에서와 저면 상에서 서로 다른 두께를 가지도록 형성될 수 있다.
예를 들면, 제1 게이트 절연층(122a)을 ISSG 산화 공정에 의하여 형성하는 경우, 기판(110) 상에 형성된 두께가 상대적으로 얇은 초기에는 게이트 트렌치(120T)의 측면 상에서와 저면 상에서 대체로 동일한 성장 속도를 가지며 형성하다가 기판(110) 상에 형성된 두께가 증가함에 따라 게이트 트렌치(120T)의 측면에서의 성장 속도가 저면 상에서의 성장 속도보다 빠르게 될 수 있다.
이 경우, 게이트 트렌치(120T)의 측면 상에 형성되는 제1 게이트 절연층(122a) 부분의 제1 두께(T1)는, 저면 상에 형성되는 제1 게이트 절연층(122a) 부분의 제2 두께(T2)보다 큰 값을 가질 수 있다. 따라서, 제1 게이트 절연층(122a)의 두께가 증가함에 따라, 게이트 트렌치(120T)의 측면 상에 형성되는 제1 게이트 절연층(122a) 부분의 두께에 대한 저면 상에 형성되는 제1 게이트 절연층(122a) 부분의 두께의 비율인, 제1 게이트 절연층(122a)의 스텝 커버리지(step coverage)는 형성 두께가 증가함에 따라 나빠질 수 있다.
일부 실시 예에서, 제1 게이트 절연층(122a)는, 제1 두께(T1)가 제2 두께(T2)의 대략 1.5배 이하의 값을 가지도록 형성될 수 있다. 예를 들면, 게이트 트렌치(120T)의 제2 수평 방향(Y 방향)에 대한 폭이 수십 ㎚인 경우, 제1 두께(T1)는 45Å 내지 75Å일 수 있고, 제2 두께(T2)는 30Å 내지 50Å일 수 있다.
제1 게이트 절연층(122a)은 활성 영역(118)을 포함하는 기판(110) 상에 선택적으로 형성될 수 있으므로, 게이트 트렌치(120T)의 측면에 활성 영역(118)이 노출되는 부분, 즉 활성 영역(118)의 절단면이 노출되는 부분에서는 게이트 트렌치(120T)의 폭이 제1 게이트 절연층(122a)에 의하여 감소될 수 있다.
도 7a 내지 도 8은 본 발명의 일 실시 예에 따른 제2 게이트 절연층을 형성하는 단계를 나타내는 단면도로, 도 7a 내지 도 7c는 각각 도 8의 A-A' 선, B-B' 선, 및 C-C' 선을 따라서 절단한 단면도들이고, 도 8은 도 7a 내지 도 7c에 보인 기준 레벨(LV-R)에 대응하는 위치를 따라서 기판(110)의 주면에 수평 방향으로 절단하여 나타내는 단면도이다. 도 8에는 기준 레벨(LV-R)에서의 형상만이 도시되고, 기준 레벨(LV-R) 이외의 레벨, 예를 들면, 게이트 트렌치(120T)의 저면에 대한 형상은 도시되지 않을 수 있다.
도 7a 내지 도 8을 함께 참조하면, 제1 게이트 절연층(122a) 및 소자 분리막(116)의 노출되는 표면 상에 제2 게이트 절연층(122b)을 형성한다. 제2 게이트 절연층(122b)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 일부 실시 예에서, 제1 게이트 절연층(122a)과 제2 게이트 절연층(122b)은 동일한 물질로 이루어질 수 있다. 다른 일부 실시 예에서, 제1 게이트 절연층(122a)과 제2 게이트 절연층(122b)은 다른 물질로 이루어질 수 있다.
예를 들면, 제2 게이트 절연층(122b)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시 예들에서, 제2 게이트 절연층(122b)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 제2 게이트 절연층(122b)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
제2 게이트 절연층(122b)은 게이트 트렌치(120T)의 측면 상에서와 저면 상에서 대체로 동일한 두께를 가지도록 컨포멀하게 형성될 수 있다. 또한, 제2 게이트 절연층(122b)은 제1 게이트 절연층(122a) 상에서와 소자 분리막(116) 상에서도 대체로 동일한 두께를 가지도록 형성될 수 있다. 제2 게이트 절연층(122b)은 제1 게이트 절연층(122a)보다 얇은 두께를 가지도록 형성될 수 있다.
제2 게이트 절연층(122b)은 제1 게이트 절연층(122a) 및 소자 분리막(116) 상을 모두 덮도록 형성할 수 있다. 제2 게이트 절연층(122b)은 제2 공정에 의하여 형성될 수 있다. 제2 공정은 증착 공정일 수 있다. 제2 공정은 제2 산화 공정이라고도 호칭할 수 있다. 제2 산화 공정은 예를 들면, ALD(Atomic Layer Deposition) 공정일 수 있다.
제1 게이트 절연층(122a) 및 제2 게이트 절연층(122b)은 함께 게이트 절연 구조체(122P)를 구성할 수 있다. 일부 실시 예에서, 제1 게이트 절연층(122a)과 제2 게이트 절연층(122b)은 동일한 물질로 이루어지는 경우, 제1 게이트 절연층(122a)과 제2 게이트 절연층(122b) 사이에 계면이 관찰되지 않고, 게이트 절연 구조체(122P)이 단일막으로 관찰될 수 있다. 다른 일부 실시 예에서, 제1 게이트 절연층(122a)과 제2 게이트 절연층(122b)은 다른 물질로 이루어지는 경우, 제1 게이트 절연층(122a)과 제2 게이트 절연층(122b) 사이에 계면이 관찰될 수 있다.
게이트 절연 구조체(122P)는 기판(110) 상에 형성되는 부분의 두께와 소자 분리막(116) 상에 형성되는 부분의 두께가 서로 다른 값을 가질 수 있다. 예를 들면, 게이트 절연 구조체(122P)는, 기판(110) 상에 형성되는 부분의 두께가 소자 분리막(116) 상에 형성되는 부분의 두께보다 큰 값을 가지도록 형성될 수 있다.
게이트 트렌치(120T)의 측면 중 기판(110) 상에 형성되는 게이트 절연 구조체(122P) 부분의 제3 두께(T3)와 게이트 트렌치(120)의 저면 중 기판(110) 상에 형성되는 게이트 절연 구조체(122P) 부분의 제4 두께(T4)는 서로 다른 값을 가질 수 있다. 예를 들면, 게이트 절연 구조체(122P)는, 게이트 트렌치(120T)의 측면 중 기판(110) 상에 형성되는 부분의 제3 두께(T3)가 게이트 트렌치(120T)의 저면 중 기판(110) 상에 형성되는 부분의 제4 두께(T4)보다 큰 값을 가지도록 형성될 수 있다.
게이트 절연 구조체(122P)는 제1 게이트 절연층(122a), 및 제1 게이트 절연층(122a) 상에 형성된 및 제2 게이트 절연층(122b)으로 이루어지고, 제1 게이트 절연층(122a)은 기판(110) 상에만 선택적으로 형성될 수 있고, 제2 게이트 절연층(122b)은 제1 게이트 절연층(122a) 및 소자 분리막(116) 상에 모두 형성될 수 있다.
기판(110) 상에 형성된 게이트 절연 구조체(122P)의 부분은 제1 게이트 절연층(122a) 및 제2 게이트 절연층(122b)의 적층 구조로 이루어질 수 있고, 소자 분리막(116) 상에 형성된 게이트 절연 구조체(122P)의 부분은 제2 게이트 절연층(122b)의 단일 구조로 이루어질 수 있다.
게이트 절연 구조체(122P)는 게이트 트렌치(120T)의 측면 중 소자 분리막(116) 상에 형성되는 부분의 제5 두께(T5)와 게이트 트렌치(120)의 저면 중 소자 분리막(116) 상에 형성되는 부분의 제6 두께(T6)가 대체로 동일한 값을 가질 수 있다. 따라서, 제5 두께(T5)는 게이트 트렌치(120T)의 측면 중 소자 분리막(116) 상에 형성된 제2 게이트 절연층(122b)의 부분의 두께일 수 있고, 제6 두께(T6)는 게이트 트렌치(120)의 저면 중 소자 분리막(116) 상에 형성된 제2 게이트 절연층(122b)의 부분의 두께일 수 있다. 예를 들면, 제5 두께(T5) 및 제6 두께(T6)는 15Å 내지 30Å일 수 있다.
제2 게이트 절연층(122b)의 두께는 제1 게이트 절연층(122a)의 두께보다 작은 값을 가질 수 있고, 제3 두께(T3)는 제1 게이트 절연층(122a)의 제1 두께(T1)와 제2 게이트 절연층(122b)의 제5 두께(T5)의 합이므로, 제5 두께(T5)는 제3 두께(T3)의 1/2보다 작은 값을 가질 수 있다. 예를 들어, 제1 두께(T1)가 60Å이고, 제5 두께가 20Å인 경우, 제3 두께(T3)는 80Å이므로, 제3 두께(T3)는 제5 두께(T5)의 약 4배의 값을 가질 수 있다.
게이트 트렌치(120T)의 측면 중 기판(110) 상에 형성되는 게이트 절연 구조체(122P) 부분의 제3 두께(T3)는 제1 두께(도 5a의 T1)와 제5 두께(T5)의 합과 대체로 동일한 값을 가질 수 있고, 게이트 트렌치(120)의 저면 중 기판(110) 상에 형성되는 게이트 절연 구조체(122P) 부분의 제4 두께(T4)는 제2 두께(도 5a의 T2)와 제6 두께(T6)의 합과 대체로 동일한 값을 가질 수 있다.
일부 실시 예에서, 게이트 절연 구조체(122P)는 제4 두께(T4)가 제3 두께(T3)보다 작은 값을 가지되, 제3 두께(T3)의 75% 이상의 값을 가지도록 형성할 수 있다.
제1 게이트 절연층(122a)이 제1 산화 공정, 예를 들면, 열 산화 공정으로 형성되고, 제2 게이트 절연층(122b)이 제2 산화 공정, 예를 들면, 증착 공정으로 형성되는 경우, 제1 게이트 절연층(122a)이 제2 게이트 절연층(122b)보다 상대적으로 치밀한 막질을 가질 수 있다. 제1 게이트 절연층(122a)은 형성 두께가 상대적으로 얇은 초기에는 우수한 스텝 커버리지를 가질 수 있고, 형성 두께가 증가함에 따라 스텝 커버리지가 나빠질 수 있다.
만일, 제1 게이트 절연층(122a)을 형성하기 이전에 기판(110) 상에 다른 산화막, 예를 들면 증착 방법으로 형성되는 제2 게이트 절연층(122b)이 먼저 형성된 경우, 제1 게이트 절연층(122a)의 형성 두께가 상대적으로 얇은 초기에도 이미 형성된 제2 게이트 절연층(122b)의 두께의 영향을 받아, 제1 게이트 절연층(122a)은 형성 두께가 상대적으로 두꺼운 경우와 유사하게 나쁜 스텝 커버리지를 가지며 형성될 수 있다.
그러나, 제1 게이트 절연층(122a)을 형성하기 이전에 기판(110) 상에 다른 산화막이 형성되지 않은 경우, 제1 게이트 절연층(122a)의 형성 두께를 적절히 조절하면 제1 게이트 절연층(122a)이 상대적으로 우수한 스텝 커버리지를 가지도록 형성할 수 있다. 이후에 제1 게이트 절연층(122a)의 두께보다 작은 두께를 가지도록, 제1 게이트 절연층(122a) 상에 제2 게이트 절연층(122b)을 형성하면, 제1 게이트 절연층(122a) 및 제2 게이트 절연층(122b)으로 이루어지는 게이트 절연 구조체(122P)를 상대적으로 우수한 스텝 커버리지를 가지면서도 상대적으로 우수한 막질을 가지도록 형성할 수 있다.
도 9a 내지 도 10은 본 발명의 일 실시 예에 따른 예비 게이트 절연층을 형성하는 단계를 나타내는 단면도로, 도 9a 내지 도 9c는 각각 도 10의 A-A' 선, B-B' 선, 및 C-C' 선을 따라서 절단한 단면도들이고, 도 10은 도 9a 내지 도 9c에 보인 기준 레벨(LV-R)에 대응하는 위치를 따라서 기판(110)의 주면에 수평 방향으로 절단하여 나타내는 단면도이다. 도 8에는 기준 레벨(LV-R)에서의 형상만이 도시되고, 기준 레벨(LV-R) 이외의 레벨, 예를 들면, 게이트 트렌치(120T)의 저면에 대한 형상은 도시되지 않을 수 있다.
도 9a 내지 도 10을 함께 참조하면, 도 7a 내지 도 8에 보인 제1 게이트 절연층(122a), 및 제2 게이트 절연층(122b)으로 이루어지는 게이트 절연 구조체(122P)로부터 예비 게이트 절연층(122Pa)을 형성한다.
일부 실시 예에서, 예비 게이트 절연층(122Pa)은 제3 공정에 의하여 형성될 수 있다. 예를 들면, 제3 공정은 열산화 공정일 수 있으며, 제3 산화 공정이라고도 호칭할 수 있다. 일부 실시 예에서, 제3 산화 공정은 O2+H2 분위기에서 수행되는 ISSG 산화 공정이거나, O2+H2 분위기와 H2 분위기로 변화되는 분위기에서 수행되는 ISSG 산화 공정일 수 있다. 다른 일부 실시 예에서, 제3 산화 공정은 건식 산화 공정일 수 있다.
일부 실시 예에서, 제3 산화 공정이 O2+H2 분위기와 H2 분위기로 변화되는 분위기에서 수행되는 ISSG 산화 공정인 경우, 제3 산화 공정의 공정 수행 시간 중 O2+H2 분위기의 시간은 H2 분위기의 시간보다 짧을 수 있다. 즉, 제3 산화 공정은 공정 수행 시간 중 O2가 분위기에 존재하는 시간이 상대적으로 짧을 수 있다.
일부 실시 예에서, 제3 산화 공정의 공정 수행 시간은, 도 4 내지 도 6을 통하여 설명한 제1 산화 공정의 공정 수행 시간보다 짧을 수 있다. 여기에서 공정 수행 시간이란, 제1 산화 공정 및 제3 산화 공정을 수행하기 위한 공정 온도 및 공정 분위기가 유지되는 시간을 의미하며, 램프 업(ramp up) 시간 및 쿨 다운(cool down) 시간은 포함되지 않는다.
일부 실시 예에서, 제1 산화 공정이 O2+H2 분위기에서 수행되는 ISSG 산화 공정이고, 제3 산화 공정이 O2+H2 분위기에서 수행되는 ISSG 산화 공정 또는 O2+H2 분위기에서 H2 분위기로 변화되는 분위기에서 수행되는 ISSG 산화 공정인 경우, 제3 산화 공정의 공정 수행 시간 중 O2+H2 분위기의 시간은 제1 산화 공정의 공정 수행 시간 중 O2+H2 분위기의 시간보다 짧을 수 있다.
다른 일부 실시 예에서, 제3 공정은 열처리 공정일 수 있다. 예를 들면, 열처리 공정은 RTP(Rapid Thermal Processing) 방법 또는 어닐(Anneal) 방법에 의하여 수행될 수 있다.
제3 공정은, 게이트 절연 구조체(122P) 내에 포함된 불순물을 제거하거나, 게이트 절연 구조체(122P)의 막질을 치밀하게 하거나, 게이트 절연 구조체(122P)와 기판(110) 사이의 계면 결함을 치유하거나, 제1 게이트 절연층(122a)과 제2 게이트 절연층(122b) 사이의 존재하는 결함을 치유할 수 있다. 즉, 예비 게이트 절연층(122Pa)은 제1 게이트 절연층(122a), 및 제2 게이트 절연층(122b)으로 이루어지는 게이트 절연 구조체(122P)에서 불순물이 제거되거나, 막질이 치밀해지거나, 게이트 절연 구조체(122P)와 기판(110) 사이의 계면 결합이 치유된 결과물일 수 있다.
또 다른 일부 실시 예에서, 제3 공정은 별도로 수행되지 않을 수 있고, 도 7a 내지 도 8에 보인 제1 게이트 절연층(122a), 및 제2 게이트 절연층(122b)으로 이루어지는 게이트 절연 구조체(122P)가 예비 게이트 절연층(122Pa)의 기능을 수행할 수 있다.
게이트 트렌치(120T)의 측면 중 기판(110) 상에 형성되는 예비 게이트 절연층(122Pa) 부분의 제1 측면 두께(TS1)와 게이트 트렌치(120)의 저면 중 기판(110) 상에 형성되는 예비 게이트 절연층(122Pa) 부분의 제1 저면 두께(TB1)는 서로 다른 값을 가질 수 있다. 예를 들면, 예비 게이트 절연층(122Pa)은, 게이트 트렌치(120T)의 측면 중 기판(110) 상에 형성되는 부분의 제1 측면 두께(TS1)가 게이트 트렌치(120T)의 저면 중 기판(110) 상에 형성되는 부분의 제1 저면 두께(TB1)보다 큰 값을 가지도록 형성될 수 있다.
게이트 트렌치(120T)의 측면 중 소자 분리막(116) 상에 형성되는 예비 게이트 절연층(122Pa) 부분의 제2 측면 두께(TS2)와 게이트 트렌치(120)의 저면 중 소자 분리막(116) 상에 형성되는 부분의 제2 저면 두께(TB2)가 대체로 동일한 값을 가질 수 있다.
예비 게이트 절연층(122Pa)을 형성하기 위한 제3 공정은, 공정 수행 시간 중 O2가 분위기에 존재하는 시간이 상대적으로 짧은 산화 공정이거나, 열처리 공정이므로, 예비 게이트 절연층(122Pa)의 두께는 게이트 절연 구조체(122P)의 두께와 대체로 유사하거나, 수Å 이하만큼 큰 값을 가질 수 있다.
게이트 트렌치(120T)의 측면 중 기판(110) 상에 형성되는 예비 게이트 절연층(122Pa) 부분의 제1 측면 두께(TS1)는 제3 두께(도 7a의 T3)와 대체로 동일한 값을 가질 수 있고, 게이트 트렌치(120)의 저면 중 기판(110) 상에 형성되는 예비 게이트 절연층(122Pa) 부분의 제1 저면 두께(TB1)는 제4 두께(도 7a의 T4)와 대체로 동일한 값을 가질 수 있다.
게이트 트렌치(120T)의 측면 중 소자 분리막(116) 상에 형성되는 예비 게이트 절연층(122Pa) 부분의 제2 측면 두께(TS2)는 제5 두께(도 7b의 T5)와 대체로 동일한 값을 가질 수 있고, 게이트 트렌치(120)의 저면 중 소자 분리막(116) 상에 형성되는 예비 게이트 절연층(122Pa) 부분의 제2 저면 두께(TB2)는 제6 두께(도 7b의 T6)와 대체로 동일한 값을 가질 수 있다. 제2 측면 두께(TS2)와 제2 저면 두께(TB2)는 대체로 동일한 값을 가질 수 있다.
일부 실시 예에서, 예비 게이트 절연층(122Pa)은, 제1 저면 두께(TB1)가 제1 측면 두께(TS1)보다 작은 값을 가지되, 제1 측면 두께(TS1)의 75% 이상의 값을 가지도록 형성할 수 있다.
도 11a 내지 도 12b는 본 발명의 일 실시 예에 따른 게이트 절연층 및 매립 게이트 전극을 형성하는 단계를 나타내는 단면도로, 도 11a 내지 도 11c는 각각 도 12의 A-A' 선, B-B' 선, 및 C-C' 선을 따라서 절단한 단면도들이고, 도 12a은 도 11a 내지 도 11c에 보인 기준 레벨(LV-R)에 대응하는 위치를 따라서 기판(110)의 주면에 수평 방향으로 절단하여 나타내는 단면도이고, 도 12b는 도 12a의 XIIB 부분을 확대하여 나타내는 단면도이다.
도 11a 내지 도 12를 함께 참조하면, 복수의 게이트 트렌치(120T)의 내부에 복수의 게이트 절연층(122), 복수의 매립 게이트 전극(120), 및 복수의 매몰 절연막(126)을 차례로 형성한다. 일부 실시 예에서, 복수의 매립 게이트 전극(120) 각각과 복수의 매몰 절연막(126) 각각의 사이에는 커버층(124)이 배치될 수 있다.
반도체 소자(1)는 복수의 게이트 트렌치(120T)의 하측 일부분을 채우는 복수의 게이트 절연층(122)과 복수의 매립 게이트 전극(120), 그리고 복수의 게이트 트렌치(120T)의 상측 일부분을 채우는 복수의 매몰 절연막(126)을 포함한다.
복수의 게이트 절연층(122) 및 복수의 매립 게이트 전극(120)는, 복수의 매립 게이트 전극 트렌치(120T) 내부를 채우며 도 9a 내지 도 10에 보인 예비 게이트 절연층(122Pa)을 덮는 예비 게이트 전극을 형성한 후, 활성 영역(118)의 상면 및 소자 분리막(116)의 상면을 덮는 예비 게이트 절연층(122Pa)의 부분 및 예비 게이트 전극의 부분과, 복수의 매립 게이트 전극 트렌치(120T)의 상측 일부분을 채우는 예비 게이트 절연층(122Pa)의 부분 및 예비 게이트 전극의 부분을 제거하여 형성할 수 있다. 복수의 게이트 절연층(122)은 예비 게이트 절연층(122Pa) 중 복수의 게이트 트렌치(120T)의 하측의 측벽 및 저면을 덮는 부분이고, 복수의 매립 게이트 전극(120)은 복수의 게이트 절연층(122) 상에서 복수의 게이트 트렌치(120T)의 하측 일부분을 채우는 부분일 수 있다.
복수의 매립 게이트 전극(120)은 복수의 게이트 트렌치(120T)와 같이 제1 수평 방향(X 방향)을 따라서 상호 평행하게 연장될 수 있다.
일부 실시 예들에서, 매립 게이트 전극(120)을 형성한 후, 매립 게이트 전극(120)의 양측의 기판(110), 즉 복수의 활성 영역(118)의 상측 일부분에 소스/드레인 영역을 형성할 수 있다. 상기 소스/드레인 영역을 형성하기 위하여, 기판(110)에 불순물 이온을 주입할 수 있다. 다른 일부 실시 예들에서, 복수의 매립 게이트 전극(120)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
복수의 매립 게이트 전극(120) 각각의 상면은 기판(110)의 상면, 즉 활성 영역(118)의 상면보다 낮은 레벨에 위치된다. 복수의 매립 게이트 전극(120)의 저면은 도 3c에 보인 복수의 게이트 트렌치(120T)의 저면을 따라서 요철 형상을 가질 수 있으며, 복수의 활성 영역(118)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성될 수 있다.
게이트 절연층(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 절연층(120)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시 예들에서, 게이트 절연층(120)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 게이트 절연층(120)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
복수의 매립 게이트 전극(120) 각각의 상면은 기판(110)의 상면보다 낮은 레벨에 위치된다. 복수의 매립 게이트 전극(120)의 저면은 요철 형상을 가질 수 있으며, 복수의 활성 영역(116)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성될 수 있다. 일부 실시 예들에서, 복수의 매립 게이트 전극(120)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어진다.
일부 실시 예들에서, 복수의 매립 게이트 전극(120) 각각은 코어층(120C) 및 코어층과 게이트 절연층(122) 사이에 배치되는 배리어층(120B)으로 이루어질 수 있다. 예를 들면, 코어층(120C)은 W, WN, TiSiN, 또는 WSiN과 같은 금속 물질 또는 도전성 금속 질화물로 이루어질 수 있고, 배리어층(120B)은 Ti, TiN, Ta, 또는 TaN과 같은 금속 물질 또는 도전성 금속 질화물로 이루어질 수 있다.
복수의 매몰 절연막(126)의 상면은 기판(110)의 상면, 즉 활성 영역(118)의 상면과 대략 동일 레벨에 위치될 수 있다. 매몰 절연막(126)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
커버층(124)은 예를 들면, 언도프드(un-doped) 폴리 실리콘 또는 도프드(doped) 폴리실리콘으로 이루어질 수 있다. 일부 실시 예에서, 커버층(124)은 생략될 수 있다.
게이트 절연층(122)은 예비 게이트 절연층(122Pa)의 일부분이므로, 게이트 트렌치(120T)의 측면 중 기판(110) 상에 형성되는 게이트 절연층(122) 부분의 두께는 제1 측면 두께(TS1)일 수 있고, 게이트 트렌치(120)의 저면 중 기판(110) 상에 형성되는 게이트 절연층(122) 부분의 두께는 제1 저면 두께(TB1)일 수 있다. 또한 게이트 트렌치(120T)의 측면 중 소자 분리막(116) 상에 형성되는 게이트 절연층(122) 부분의 두께는 제2 측면 두께(TS2)일 수 있고, 게이트 트렌치(120)의 저면 중 소자 분리막(116) 상에 형성되는 게이트 절연층(122) 부분의 두께는 제2 저면 두께(TB2)일 수 있다.
일부 실시 예에서, 게이트 절연층(122)은 제1 저면 두께(TB1)가 제1 측면 두께(TS1)보다 작은 값을 가지되, 제1 측면 두께(TS1)의 75% 이상의 값을 가지도록 형성할 수 있다. 제2 측면 두께(TS2)와 제2 저면 두께(TB2)는 대체로 동일한 값을 가질 수 있다.
또한 제2 측면 두께(TS2)는 제1 측면 두께(TS1)의 1/2보다 작은 값을 가질 수 있다. 예를 들어, 제1 측면 두께(TS1)는 80Å이고, 제2 측면 두께(TS2)는 20Å일 수 있으며, 이 경우 제1 측면 두께(TS1)는 제2 측면 두께(TS2)의 약 4배의 값을 가질 수 있다.
도 11a 내지 도 12b에는 소자 분리막(116)과 게이트 절연층(122)이 명확히 구분되는 것으로 도시되었으나, 이는 게이트 절연층(122)의 두께 변화 등 게이트 절연층(122)의 형상을 설명하기 위한 것으로, 이에 한정되지 않는다. 예를 들면, 소자 분리막(116)과 게이트 절연층(122)이 유사한 물질, 예를 들면 실리콘 산화물로 이루어진 경우, 소자 분리막(116)과 게이트 절연층(122) 사이의 계면은 관찰되지 않을 수 있다.
게이트 트렌치(120T)는 제2 수평 방향(Y 방향)으로 대체로 일정한 값의 폭을 가지며 제1 수평 방향(X 방향)을 따라서 연장될 수 있다. 또한, 게이트 트렌치(120T)는 매립 게이트 전극(120) 및 게이트 절연층(122)으로 채워지므로, 제2 수평 방향(Y 방향)으로의 매립 게이트 전극(120)의 폭은, 게이트 트렌치(120T)의 폭에서 게이트 절연층(122)의 폭을 뺀 값을 가질 수 있다.
매립 게이트 전극(120)은 일정한 폭(WB)을 가지고 제1 수평 방향(X 방향)으로 연장되는 베이스부(GB) 및 베이스부(GB)로부터 제2 수평 방향(Y 방향)으로 돌출되는 돌출부(GT)로 이루어질 수 있다. 베이스부(GB)의 폭은, 매립 게이트 전극(120)의 최소 폭일 수 있다.
돌출부(GB)는 베이스부(GB)로부터 소자 분리막(116)을 향하여 연장되도록 돌출될 수 있다. 제2 측면 두께(TS2)는 제1 측면 두께(TS1)의 1/2보다 작은 값을 가지므로, 제2 측면 두께(TS2)과 제1 측면 두께(TS1)의 차이는 제1 측면 두께(TS1)의 1/2보다 큰 값을 가질 수 있다. 돌출부(GB)는 제2 측면 두께(TS2)과 제1 측면 두께(TS1)의 차이만큼 제2 수평 방향(Y 방향)으로 돌출될 수 있다. 따라서 제2 수평 방향(Y 방향)으로 돌출부(GB)의 돌출 길이(W1)는 제1 측면 두께(TS1)의 1/2보다 큰 값을 가질 수 있다.
돌출부(GB)는 베이스부(GB)로부터 양측에 있는 소자 분리막(116) 각각을 향하여, 베이스부(GB)로부터 돌출될 수 있다. 매립 게이트 전극(120)은, 베이스부(GB)로부터 양측으로 돌출되는 한쌍의 돌출부(GB)가 제2 수평 방향(Y 방향)을 따라서 정렬되는 부분에서 최대 폭을 가질 수 있다. 따라서, 매립 게이트 전극(120)은 제2 수평 방향(Y 방향)을 따라서 양측에 소자 분리막(116)이 배치되는 부분에서 최대 폭을 가지고, 양측에 활성 영역(118)의 절단면이 배치되는 부분에서 최소 폭을 가질 수 있다.
따라서, 매립 게이트 전극(120)의 최대 폭과 최소 폭의 차이는 제1 측면 두께(TS1)의 1/2의 2배, 즉 제1 측면 두께(TS1)보다 큰 값을 가질 수 있다.
일부 실시 예에서, 매립 게이트 전극(120)은 활성 영역(118)의 장축 단부에 인접하는 부분에서 베이스부(GB)보다 제2 수평 방향(Y 방향)으로 큰 폭을 가질 수 있다. 활성 영역(118)의 장축 단부에 인접하는 부분에서 매립 게이트 전극(120) 일측에서 제2 수평 방향(Y 방향)으로 증가되는 폭(W2)의 값은, 돌출부(GB)의 돌출 길이(W1)보다 작은 값을 가질 수 있다.
따라서, 매립 게이트 전극(120)은 제2 수평 방향(Y 방향)으로 양측에 소자 분리막(116)이 배치되는 부분에서 최대 폭을 가지고, 양측에 활성 영역(118)의 절단면이 배치되는 부분에서 최소 폭을 가지고, 적어도 일측에 활성 영역(118)의 장축 단부가 배치되는 부분에서는 최대 폭과 최소 폭의 사이 값의 폭을 가질 수 있다.
본 발명에 따른 반도체 소자(1)는 게이트 절연층(122)이 상대적으로 우수한 스텝 커버리지를 가지므로, 게이트 트렌치(120T)의 측면에 형성되는 게이트 절연층(122) 부분의 두께인 제1 측면 두께(TS1)를 상대적으로 얇게 만들어도, 게이트 트렌치(120T)의 저면에 형성되는 게이트 절연층(122) 부분의 두께인 제1 저면 두께(TB1)를 일정 값 이상을 확보할 수 있다. 따라서, 게이트 절연층(122)의 특성을 유지하면서도, 매립 게이트 전극(120)의 제2 수평 방향(Y 방향)에 대한 폭을 증가시킬 수 있다. 또한, 매립 게이트 전극(120)은 제2 수평 방향(Y 방향)으로 폭을 증가시키는 돌출부(GB)를 가지므로, 매립 게이트 전극(120)의 평균 폭이 증가할 수 있다.
따라서, 반도체 소자(1)가 가지는 매립 게이트 전극(120)의 저항값을 감소시킬 수 있어, 동작 속도를 향상시킬 수 있다. 특히, 게이트 트렌치(120T)의 측면에 형성되는 게이트 절연층(122) 부분의 두께인 제1 측면 두께(TS1)를 상대적으로 얇게 만들 수 있으므로, 활성 영역(118)과 전기적으로 연결되는 드레인 전극과 매립 게이트 전극(120)의 오버랩 특성이 개선되어, 반도체 소자(1)의 데이터 쓰기 속도가 향상될 수 있다.
그리고, 상대적으로 치밀한 막질을 가지는 제1 게이트 절연층(122a)을 기판(110) 상에 먼저 형성하고, 제1 게이트 절연층(122a)의 두께를 제2 게이트 절연층(122b)의 두께보다 큰 값을 가지도록 형성하여, 게이트 절연층(122)의 절연 특성이 향상될 수 있다. 또한, 게이트 절연층(122) 중, 증착 공정으로 형성되는 제2 게이트 절연층(122b)의 비율이 낮아지므로, 게이트 절연층(122) 내에 Cl(Chlorine) 농도가 감소될 수 있고, 게이트 절연층(122) 내의 계면 트랩(interface traps, Nit) 밀도, 및 스트레스도 감소되어, 반도체 소자(1)의 리플레쉬(refresh) 특성이 개선될 수 있다.
도 13 내지 도 15는 각각 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 흐름도이다.
도 13에서는 도 9a 내지 도 10에서 설명한 제3 공정을 수행하지 않고, 게이트 절연층(122)을 형성하는 방법을 설명한다.
도 2 내지 도 3d와 도 13을 함께 참조하면, 기판(110)에 복수의 게이트 트렌치(120T)를 형성한다(S10). 복수의 게이트 트렌치(120T)는 상호 평행하게 연장되며, 각각 복수의 활성 영역(118)을 가로지르는 라인 형상을 가질 수 있다. 게이트 트렌치(120T)의 측면에는 게이트 트렌치(120T)가 가로지르는 복수의 활성 영역(118) 각각의 부분이 노출될 수 있다.
도 4 내지 도 6과 도 13을 함께 참조하면, 제1 산화 공정에 의하여 활성 영역(118) 상에 제1 게이트 절연층(122a)을 형성한다(S100). 제1 게이트 절연층(122a)은 활성 영역(118)을 포함하는 기판(110) 상에서 선택적으로 성장하도록 형성할 수 있다. 예를 들면, 제1 산화 공정은 열산화 공정일 수 있다. 일부 실시 예에서, 제1 산화 공정은 O2+H2 분위기에서 수행되는 ISSG(In Situ Steam Generated) 산화 공정일 수 있다.
제1 게이트 절연층(122a)은 게이트 트렌치(120T)의 측면 상에서와 저면 상에서 서로 다른 두께를 가지도록 형성될 수 있다. 예를 들면, 게이트 트렌치(120T)의 측면 상에 형성되는 제1 게이트 절연층(122a) 부분의 제1 두께(T1)는, 저면 상에 형성되는 제1 게이트 절연층(122a) 부분의 제2 두께(T2)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제1 게이트 절연층(122a)는, 제1 두께(T1)가 제2 두께(T2)의 대략 1.5배 이하의 값을 가지도록 형성될 수 있다.
도 7a 내지 도 8과 도 13을 함께 참조하면, 제2 산화 공정에 의하여 제1 게이트 절연층(122a) 및 소자 분리막(116) 상에 제2 게이트 절연층(122b)을 형성한다(S200). 제2 게이트 절연층(122b)은 제1 게이트 절연층(122a)보다 얇은 두께를 가지도록 형성될 수 있다. 제2 게이트 절연층(122b)은 게이트 트렌치(120T)의 측면 상에서와 저면 상에서 대체로 동일한 두께를 가지도록 컨포멀하게 형성될 수 있다.
제2 게이트 절연층(122b)은 제1 게이트 절연층(122a) 및 소자 분리막(116) 상을 모두 덮도록 형성할 수 있다. 제2 게이트 절연층(122b)은 제1 게이트 절연층(122a) 상에서와 소자 분리막(116) 상에서도 대체로 동일한 두께를 가지도록 형성될 수 있다.
예를 들면, 제2 산화 공정은 증착 공정일 수 있다. 일부 실시 예에서, 제2 산화 공정은 예를 들면, ALD(Atomic Layer Deposition) 공정일 수 있다.
도 11a 내지 도 12와 도 13을 함께 참조하면, 제1 게이트 절연층(122a) 및 제2 게이트 절연층(122b)의 일부분을 제거하여, 게이트 트렌치(120T)의 하측 일부분의 측면 및 저면을 덮는 게이트 절연층(122)를 형성한다(S20). 이후, 게이트 절연층(122)을 덮고, 게이트 트렌치(120T)의 하측 일부분을 채우는 매립 게이트 전극을 형성한다(S30).
도 14에서는 도 9a 내지 도 10에서 설명한 제3 공정으로 제3 산화 공정을 수행하여 게이트 절연층(122)을 형성하는 방법을 설명한다.
도 2 내지 도 3d와 도 14를 함께 참조하면, 기판(110)에 복수의 게이트 트렌치(120T)를 형성한다(S10). 복수의 게이트 트렌치(120T)는 상호 평행하게 연장되며, 각각 복수의 활성 영역(118)을 가로지르는 라인 형상을 가질 수 있다. 게이트 트렌치(120T)의 측면에는 게이트 트렌치(120T)가 가로지르는 복수의 활성 영역(118) 각각의 부분이 노출될 수 있다.
도 4 내지 도 6과 도 14을 함께 참조하면, 제1 산화 공정에 의하여 활성 영역(118) 상에 제1 게이트 절연층(122a)을 형성한다(S100). 제1 게이트 절연층(122a)은 활성 영역(118)을 포함하는 기판(110) 상에서 선택적으로 성장하도록 형성할 수 있다. 예를 들면, 제1 산화 공정은 열산화 공정일 수 있다. 일부 실시 예에서, 제1 산화 공정은 O2+H2 분위기에서 수행되는 ISSG(In Situ Steam Generated) 산화 공정일 수 있다.
제1 게이트 절연층(122a)은 게이트 트렌치(120T)의 측면 상에서와 저면 상에서 서로 다른 두께를 가지도록 형성될 수 있다. 예를 들면, 게이트 트렌치(120T)의 측면 상에 형성되는 제1 게이트 절연층(122a) 부분의 제1 두께(T1)는, 저면 상에 형성되는 제1 게이트 절연층(122a) 부분의 제2 두께(T2)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제1 게이트 절연층(122a)는, 제1 두께(T1)가 제2 두께(T2)의 대략 1.5배 이하의 값을 가지도록 형성될 수 있다.
도 7a 내지 도 8과 도 14를 함께 참조하면, 제2 산화 공정에 의하여 제1 게이트 절연층(122a) 및 소자 분리막(116) 상에 제2 게이트 절연층(122b)을 형성한다(S200). 제2 게이트 절연층(122b)은 제1 게이트 절연층(122a)보다 얇은 두께를 가지도록 형성될 수 있다. 제2 게이트 절연층(122b)은 게이트 트렌치(120T)의 측면 상에서와 저면 상에서 대체로 동일한 두께를 가지도록 컨포멀하게 형성될 수 있다.
제2 게이트 절연층(122b)은 제1 게이트 절연층(122a) 및 소자 분리막(116) 상을 모두 덮도록 형성할 수 있다. 제2 게이트 절연층(122b)은 제1 게이트 절연층(122a) 상에서와 소자 분리막(116) 상에서도 대체로 동일한 두께를 가지도록 형성될 수 있다.
예를 들면, 제2 산화 공정은 증착 공정일 수 있다. 일부 실시 예에서, 제2 산화 공정은 예를 들면, ALD(Atomic Layer Deposition) 공정일 수 있다.
도 9a 내지 도 10과 도 14를 함께 참조하면, 제3 공정 산화 공정에 의하여 제1 게이트 절연층(122a), 및 제2 게이트 절연층(122b)으로 이루어지는 게이트 절연 구조체(122P)로부터 예비 게이트 절연층(122Pa)을 형성한다(S300).
예를 들면, 제3 산화 공정은 O2+H2 분위기에서 수행되는 ISSG 산화 공정이거나, O2+H2 분위기와 H2 분위기로 변화되는 분위기에서 수행되는 ISSG 산화 공정일 수 있다. 다른 일부 실시 예에서, 제3 산화 공정은 건식 산화 공정일 수 있다.
일부 실시 예에서, 제3 산화 공정이 O2+H2 분위기와 H2 분위기로 변화되는 분위기에서 수행되는 ISSG 산화 공정인 경우, 제3 산화 공정의 공정 수행 시간 중 O2+H2 분위기의 시간은 H2 분위기의 시간보다 짧을 수 있다. 즉, 제3 산화 공정은 공정 수행 시간 중 O2가 분위기에 존재하는 시간이 상대적으로 짧을 수 있다.
일부 실시 예에서, 제1 산화 공정이 O2+H2 분위기에서 수행되는 ISSG 산화 공정이고, 제3 산화 공정이 O2+H2 분위기에서 수행되는 ISSG 산화 공정 또는 O2+H2 분위기와 H2 분위기로 변화되는 분위기에서 수행되는 ISSG 산화 공정인 경우, 제3 산화 공정의 공정 수행 시간 중 O2+H2 분위기의 시간은 제1 산화 공정의 공정 수행 시간 중 O2+H2 분위기의 시간보다 짧을 수 있다.
일부 실시 예에서, 제3 산화 공정의 공정 수행 시간은, 제1 산화 공정의 공정 수행 시간보다 짧을 수 있다.
도 11a 내지 도 12과 도 14를 함께 참조하면, 예비 게이트 절연층(122Pa)의 일부분을 제거하여, 게이트 트렌치(120T)의 하측 일부분의 측면 및 저면을 덮는 게이트 절연층(122)를 형성한다(S22). 이후, 게이트 절연층(122)을 덮고, 게이트 트렌치(120T)의 하측 일부분을 채우는 매립 게이트 전극을 형성한다(S30).
도 15에서는 도 9a 내지 도 10에서 설명한 제3 공정으로 열처리 공정을 수행하여 게이트 절연층(122)을 형성하는 방법을 설명한다.
도 2 내지 도 3d와 도 15를 함께 참조하면, 기판(110)에 복수의 게이트 트렌치(120T)를 형성한다(S10). 복수의 게이트 트렌치(120T)는 상호 평행하게 연장되며, 각각 복수의 활성 영역(118)을 가로지르는 라인 형상을 가질 수 있다. 게이트 트렌치(120T)의 측면에는 게이트 트렌치(120T)가 가로지르는 복수의 활성 영역(118) 각각의 부분이 노출될 수 있다.
도 4 내지 도 6과 도 15을 함께 참조하면, 제1 산화 공정에 의하여 활성 영역(118) 상에 제1 게이트 절연층(122a)을 형성한다(S100). 제1 게이트 절연층(122a)은 활성 영역(118)을 포함하는 기판(110) 상에서 선택적으로 성장하도록 형성할 수 있다. 예를 들면, 제1 산화 공정은 열산화 공정일 수 있다. 일부 실시 예에서, 제1 산화 공정은 O2+H2 분위기에서 수행되는 ISSG(In Situ Steam Generated) 산화 공정일 수 있다.
제1 게이트 절연층(122a)은 게이트 트렌치(120T)의 측면 상에서와 저면 상에서 서로 다른 두께를 가지도록 형성될 수 있다. 예를 들면, 게이트 트렌치(120T)의 측면 상에 형성되는 제1 게이트 절연층(122a) 부분의 제1 두께(T1)는, 저면 상에 형성되는 제1 게이트 절연층(122a) 부분의 제2 두께(T2)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제1 게이트 절연층(122a)는, 제1 두께(T1)가 제2 두께(T2)의 대략 1.5배 이하의 값을 가지도록 형성될 수 있다.
도 7a 내지 도 8과 도 15를 함께 참조하면, 제2 산화 공정에 의하여 제1 게이트 절연층(122a) 및 소자 분리막(116) 상에 제2 게이트 절연층(122b)을 형성한다(S200). 제2 게이트 절연층(122b)은 제1 게이트 절연층(122a)보다 얇은 두께를 가지도록 형성될 수 있다. 제2 게이트 절연층(122b)은 게이트 트렌치(120T)의 측면 상에서와 저면 상에서 대체로 동일한 두께를 가지도록 컨포멀하게 형성될 수 있다.
제2 게이트 절연층(122b)은 제1 게이트 절연층(122a) 및 소자 분리막(116) 상을 모두 덮도록 형성할 수 있다. 제2 게이트 절연층(122b)은 제1 게이트 절연층(122a) 상에서와 소자 분리막(116) 상에서도 대체로 동일한 두께를 가지도록 형성될 수 있다.
예를 들면, 제2 산화 공정은 증착 공정일 수 있다. 일부 실시 예에서, 제2 산화 공정은 예를 들면, ALD(Atomic Layer Deposition) 공정일 수 있다.
도 9a 내지 도 10과 도 15를 함께 참조하면, 열처리 공정에 의하여 제1 게이트 절연층(122a), 및 제2 게이트 절연층(122b)으로 이루어지는 게이트 절연 구조체(122P)로부터 예비 게이트 절연층(122Pa)을 형성한다(S310).
예를 들면, 예를 들면, 열처리 공정은 RTP(Rapid Thermal Processing) 방법 또는 어닐(Anneal) 방법에 의하여 수행될 수 있다.
도 11a 내지 도 12과 도 15를 함께 참조하면, 예비 게이트 절연층(122Pa)의 일부분을 제거하여, 게이트 트렌치(120T)의 하측 일부분의 측면 및 저면을 덮는 게이트 절연층(122)를 형성한다(S24). 이후, 게이트 절연층(122)을 덮고, 게이트 트렌치(120T)의 하측 일부분을 채우는 매립 게이트 전극을 형성한다(S30).
도 16은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법의 제1 공정을 설명하기 위한 그래프이고, 도 17은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법의 제3 공정을 설명하기 위한 그래프이다.
도 16 및 도 17을 함께 참조하면, 제1 공정(Process 1)은 O2+H2 분위기에서 수행되는 ISSG(In Situ Steam Generated) 산화 공정일 수 있고, 제3 공정(Process 3)은 O2+H2 분위기에서 H2 분위기로 변화되는 분위기에서 수행되는 ISSG 산화 공정일 수 있다.
제1 공정(Process 1)의 공정 수행 시간은 제1 시간(T1)일 수 있고, 제3 공정(Process 3)의 공정 수행 시간은 제2 시간(T2)과 제3 시간(T3)의 합일 수 있다. 여기에서 공정 수행 시간이란, 제1 공정(Process 1) 및 제3 산화 공정(Process 3)을 수행하기 위한 공정 온도 및 공정 분위기가 유지되는 시간을 의미하며, 램프 업 시간 및 쿨 다운 시간은 포함되지 않는다.
제1 공정(Process 1)은 제1 시간(T1) 동안 O2+H2 분위기일 수 있고, 제3 공정(Process 3)은 제2 시간(T2) 동안 O2+H2 분위기이고, 제3 시간(T3) 동안 H2 분위기일 수 있다. 제3 공정(Process 3)에서 제3 시간(T3)은 제2 시간(T2)보다 짧을 수 있고, 제2 시간(T2) 및 제3 시간(T3) 각각은 제1 시간(T1)보다 짧을 수 있다. 일부 실시 예에서, 제2 시간(T2)과 제3 시간(T3)의 합은 제1 시간(T1)보다 짧을 수 있다.
예를 들면, 제1 시간(T1)은 약 40초이고, 제2 시간(T2)은 약 1초이고, 제3 시간(T3)은 약 20초일 수 있으나, 이는 예시적인 것으로 이에 한정되지는 않는다.
제3 공정(Process 3)의 공정 수행 시간 중, 산소가 공급되는 시간, 즉 O2+H2 분위기인 제2 시간(T2)은 제1 공정(Process 1)의 공정 수행 시간 중, 산소가 공급되는 시간, 즉 O2+H2 분위기인 제1 시간(T1)에 비하여 상대적으로 매우 짧을 수 있다. 따라서, 제3 공정(Process 3)을 수행한 후의 예비 게이트 절연층(도 9a 내지 도 10의 122Pa)의 두께는 제3 공정(Process 3)을 수행하기 전의 게이트 절연 구조체(도 7a 내지 도 8의 122P)의 두께와 비교하여 거의 유사하거나, 수Å 이하만큼 큰 값을 가질 수 있다.
즉, 도 1 내지 도 12b, 및 도 14를 참조하여 형성된 게이트 절연층(122)의 두께는 제1 공정(Process 1) 및 제2 공정에 의하여 대부분 결정되고, 제3 공정(Process 3)에서는 게이트 절연 구조체(122P) 내에 포함된 불순물을 제거하거나, 게이트 절연 구조체(122P)의 막질을 치밀하게 하거나, 게이트 절연 구조체(122P)와 기판(110) 사이의 계면 결함을 치유하거나, 제1 게이트 절연층(122a)과 제2 게이트 절연층(122b) 사이의 존재하는 결함을 치유할 수 있고, 게이트 절연층(122)의 두께에는 거의 기여하지 않을 수 있다. 따라서, 제3 공정(Process 3)을 수행하여도, 게이트 절연층(122)의 스텝 커버리지는 큰 변화없이 유지될 수 있다.
도 18은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법에 의하여 제조된 반도체 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다. 도 18에 대한 내용 중 도 1 내지 도 17과 중복되는 내용은 생략될 수 있다.
도 18을 참조하면, 반도체 소자(2)는, 기판(110)에 복수의 활성 영역(118)을 정의하는 소자 분리막(116)이 포함한다. 복수의 활성 영역(118)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 예를 들면, 복수의 활성 영역(118)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y)에 대하여 사선 방향으로 각각 단축 및 장축을 가질 수 있다. 복수의 게이트 트렌치(120T)는 제1 수평 방향(X 방향)을 따라서 상호 평행하게 연장되며, 각각 복수의 활성 영역(118)을 가로지르는 라인 형상일 수 있다. 복수의 매립 게이트 전극(120)은 복수의 게이트 트렌치(120T) 내에서 복수의 활성 영역(118)을 가로질러 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 게이트 트렌치(120T)와 복수의 매립 게이트 전극(120) 사이에는 복수의 게이트 절연층(122)이 개재될 수 있다.
복수의 매립 게이트 전극(120)은 제2 수평 방향(Y 방향)으로 양측에 소자 분리막(116)이 배치되는 부분에서 증가되는 폭을 가질 수 있어, 매립 게이트 전극(120)의 평균 폭이 증가할 수 있다.
매립 게이트 전극(120) 위에는 복수의 비트 라인(BL)이 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(118)에 연결될 수 있다.
복수의 스토리지 콘택(SC)은 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(SN)을 활성 영역(118)에 연결시키는 역할을 할 수 있다. 복수의 스토리지 콘택(SC) 각각은 복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 배치되는 베리드 콘택과 상기 베리드 콘택 위에 형성되는 도전성 랜딩 패드로 이루어질 수 있다. 복수의 스토리지 콘택(SC) 각각을 이루는 상기 도전성 랜딩 패드는 상기 베리드 콘택과 적어도 일부가 오버랩되도록 배치될 수 있다.
일부 실시예들에서, 다이렉트 콘택(DC)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 다이렉트 콘택(DC)은 에피택셜(epitaxial) 실리콘층으로 이루어질 수 있다.
일부 실시 예에서, 복수의 비트 라인(BL)은 기판(110) 상에 차례로 형성된 하부 도전층, 중간 도전층, 및 상부 도전층을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 복수의 비트 라인(BL)은 단일층, 이중층, 또는 4 중층 이상의 복수의 적층 구조로 형성될 수도 있다.
상기 하부 도전층의 상면과 다이렉트 콘택(DC)의 상면은 동일 평면 상에서 연장될 수 있다. 일부 실시예들에서, 상기 하부 도전층은 도전성 폴리실리콘으로 이루어질 수 있다. 상기 중간 도전층 및 상기 상부 도전층은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 중간 도전층은 TiN 및/또는 TiSiN으로 이루어지고, 상기 상부 도전층은 W으로 이루어질 수 있다. 복수의 비트 라인(BL) 상에는 복수의 절연 캡핑 패턴이 배치될 수 있다. 상기 복수의 절연 캡핑 패턴은 예를 들면, 실리콘 질화막으로 이루어질 수 있다. 복수의 스토리지 콘택(SC)은 복수의 절연 스페이서(SPC1)를 사이에 두고 복수의 비트 라인(BL)으로부터 이격되어 있다.
복수의 스토리지 콘택(SC)을 이루는 복수의 베리드 콘택은, 기판(110) 상에서 복수의 비트 라인(BL) 각각의 사이의 공간을 따라 수직 방향(Z 방향)으로 연장되는 기둥 형상을 가질 수 있다. 상기 복수의 베리드 콘택 각각의 저면은 활성 영역(118)에 접할 수 있다. 상기 복수의 베리드 콘택 각각의 일부는 기판(110) 내에 매립되도록 기판(110)의 상면보다 더 낮은 레벨에 위치될 수 있다. 상기 복수의 베리드 콘택은 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 스토리지 콘택(SC)을 이루는 복수의 도전성 랜딩 패드는 각각 도전성 배리어막과 도전층을 포함할 수 있다. 상기 도전성 배리어막은 Ti, TiN, 또는 이들의 조합으로 이루어질 수 있다. 상기 도전층은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 도전층은 텅스텐(W)을 포함할 수 있다.
복수의 도전성 랜딩 패드(LP)는 상기 복수의 도전성 랜딩 패드는 평면에서 볼 때 복수의 아일랜드형 패턴 형상을 가질 수 있다. 상기 복수의 도전성 랜딩 패드는 상기 복수의 도전성 랜딩 패드 주위의 공간을 채우는 절연막에 의해 상호 전기적으로 절연될 수 있다. 상기 절연막은 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 베리드 콘택과 복수의 도전성 랜딩 패드 사이에는 복수의 금속 실리사이드막이 개재될 수 있다. 복수의 스토리지 콘택(SC) 각각에서, 상기 금속 실리사이드막 및 상기 도전성 랜딩 패드는 상기 베리드 콘택과 수직으로 오버랩되도록 배치될 수 있다. 일부 실시예들에서, 상기 금속 실리사이드막은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다. 상기 복수의 도전성 랜딩 패드는 각각 상기 금속 실리사이드막을 통해 상기 베리트 콘택에 연결될 수 있다.
도 18에서는 반도체 소자로서 디램(DRAM) 소자를 예시적으로 설명하나, 본 발명에서 반도체 소자를 디램 소자로 한정하는 것은 아니다. 예를 들면, 본 발명에 따른 반도체 소자는 매립 게이트 전극(120)을 가지는 모든 종류의 반도체 소자일 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2 : 반도체 소자, 110 : 기판, 116 : 소자 분리막, 118 : 활성 영역, 120 : 매립 게이트 전극, GB : 베이스부, GT : 돌출부, 120T : 게이트 트렌치, 122 : 게이트 절연층, 122a : 제1 게이트 절연층, 122b : 제2 게이트 절연층, BL : 비트 라인

Claims (20)

  1. 소자 분리막에 의하여 정의되는 복수의 활성 영역을 가지는 기판에, 상기 복수의 활성 영역을 가로지르며 제1 수평 방향으로 상호 평행하게 연장되는 복수의 게이트 트렌치를 형성하는 단계;
    상기 기판의 노출되는 표면 상에 선택적으로 제1 게이트 절연층을 형성하는 단계;
    상기 제1 게이트 절연층 및 상기 소자 분리막의 노출되는 표면 상에 상기 제1 게이트 절연층보다 얇은 두께를 가지는 제2 게이트 절연층을 형성하는 단계; 및
    상기 제1 게이트 절연층 및 상기 제2 게이트 절연층의 일부분을 제거하여, 상기 복수의 게이트 트렌치의 하측 일부분의 측면 및 저면을 덮는 복수의 게이트 절연층, 및 상기 복수의 게이트 절연층 상에서 상기 복수의 게이트 트렌치의 하측 일부분을 채우는 복수의 매립 게이트 전극을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 게이트 절연층은, 상기 복수의 게이트 트렌치의 저면 상의 부분의 두께보다 상기 복수의 게이트 트렌치의 측면 상의 부분의 두께가 큰 값을 가지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 제2 게이트 절연층은, 상기 복수의 게이트 트렌치의 저면 상의 부분의 두께와 상기 복수의 게이트 트렌치의 측면 상의 부분의 두께가 실질적으로 동일한 값을 가지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2 항에 있어서,
    상기 복수의 매립 게이트 전극 각각은 상기 제1 수평 방향에 수직인 제2 수평 방향에 대하여 일정한 폭을 가지고 상기 제1 수평 방향으로 연장되는 베이스부, 및 상기 베이스부로부터 상기 제2 수평 방향으로 돌출되는 돌출부로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4 항에 있어서,
    상기 돌출부는, 상기 베이스부로부터 상기 소자 분리막을 향하여 연장되도록 돌출되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제4 항에 있어서,
    상기 돌출부는, 상기 베이스부로부터 상기 제2 수평 방향으로 돌출 길이가, 상기 게이트 절연층의 복수의 게이트 트렌치의 측면 상의 부분의 두께의 1/2보다 큰 값을 가지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 복수의 매립 게이트 전극은, 상기 제1 수평 방향에 수직인 제2 수평 방향에 대하여 최대 폭과 최소 폭의 차이가 상기 게이트 절연층의 복수의 게이트 트렌치의 측면 상의 부분의 두께보다 큰 값을 가지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 복수의 매립 게이트 전극은, 상기 복수의 게이트 트렌치가 가로지르는 상기 복수의 활성 영역의 절단면이 양측에 배치되는 부분에서 상기 제1 수평 방향에 수직인 제2 수평 방향에 대하여 최소 폭을 가지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제4 항에 있어서,
    상기 복수의 매립 게이트 전극 각각은, 상기 소자 분리막이 양측에 배치되는 부분에서 상기 제1 수평 방향에 수직인 제2 수평 방향에 대하여 최대 폭을 가지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1 항에 있어서,
    상기 제1 게이트 절연층은, O2+H2 분위기에서 수행되는 ISSG(In Situ Steam Generated) 산화 공정에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제1 항에 있어서,
    상기 제2 게이트 절연층은, ALD(Atomic Layer Deposition) 공정에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 소자 분리막에 의하여 정의되는 복수의 활성 영역을 가지는 기판에, 상기 복수의 활성 영역을 가로지르며 제1 수평 방향으로 상호 평행하게 연장되는 복수의 게이트 트렌치를 형성하는 단계;
    제1 산화 공정에 의하여, 상기 기판의 노출되는 표면 상에 제1 게이트 절연층을 형성하는 단계;
    제2 산화 공정에 의하여, 상기 제1 게이트 절연층 및 상기 소자 분리막 상을 컨포멀하게 덮는 제2 게이트 절연층을 형성하는 단계; 및
    상기 복수의 게이트 트렌치의 하측 일부분을 채우며 복수의 매립 게이트 전극을 형성하는 단계;를 포함하며,
    상기 제1 산화 공정은 O2+H2 분위기에서 수행되는 ISSG 산화 공정이고, 상기 제2 산화 공정은 증착 공정인 반도체 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 제2 게이트 절연층을 형성한 후에, O2+H2 분위기와 H2 분위기로 변화되는 분위기에서 수행되는 ISSG 산화 공정인 제3 산화 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제13 항에 있어서,
    상기 제3 산화 공정의 공정 수행 시간은 상기 제1 산화 공정의 공정 수행 시간보다 짧은 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제13 항에 있어서,
    상기 제3 산화 공정의 공정 수행 시간 중, O2+H2 분위기의 시간은 H2 분위기의 시간보다 짧은 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제12 항에 있어서,
    상기 제2 게이트 절연층을 형성한 후에, 열처리 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제12 항에 있어서,
    상기 복수의 게이트 트렌치의 저면 중 상기 기판 상에 형성되는 상기 제1 게이트 절연층 및 상기 제2 게이트 절연층 각각의 두께의 합은, 상기 복수의 게이트 트렌치의 측면 중 상기 기판 상에 형성되는 상기 제1 게이트 절연층 및 상기 제2 게이트 절연층 각각의 두께의 합의 75% 이상의 값을 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 소자 분리막에 의하여 정의되는 복수의 활성 영역을 가지는 기판에, 상기 복수의 활성 영역을 가로지르며 제1 수평 방향으로 상호 평행하게 연장되는 복수의 게이트 트렌치를 형성하는 단계;
    상기 기판의 노출되는 표면 상에 선택적으로 형성되는 제1 게이트 절연층의 부분, 및 상기 제1 게이트 절연층 및 상기 소자 분리막의 노출되는 표면 상에 형성되며 상기 제1 게이트 절연층보다 얇은 두께를 가지는 제2 게이트 절연층의 부분으로 각각 이루어지는 복수의 게이트 절연층을 형성하는 단계; 및
    상기 복수의 게이트 절연층을 사이에 두고 상기 복수의 게이트 트렌치의 하측 일부분을 채우며 상기 제1 수평 방향으로 상호 평행하게 연장되며, 상기 제1 수평 방향에 수직인 제2 수평 방향에 대하여 상기 복수의 게이트 트렌치가 가로지르는 상기 복수의 활성 영역의 절단면이 양측에 배치되는 부분에서 최소 폭을 가지고, 상기 소자 분리막이 양측에 배치되는 부분에서 최대 폭을 가지는 복수의 매립 게이트 전극을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 게이트 절연층은 열산화 공정에 의하여 형성하고, 상기 제2 게이트 절연층은 증착 공정에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제18 항에 있어서,
    상기 제1 게이트 절연층은 상기 복수의 게이트 트렌치의 저면 상의 부분의 두께보다 상기 복수의 게이트 트렌치의 측면 상의 부분의 두께가 큰 값을 가지도록 형성하고, 상기 제2 게이트 절연층은 상기 복수의 게이트 트렌치의 저면 상의 부분의 두께와 상기 복수의 게이트 트렌치의 측면 상의 부분의 두께가 실질적으로 동일한 값을 가지도록 컨포멀하게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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