CN105719947B - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，包括：具有第一区域和第二区域的衬底，衬底表面具有第一介质层，衬底第一区域表面具有导电插塞；在第一介质层表面形成第二介质层，第二介质层内具有若干第一开口，位于第一区域的第一开口底部暴露出导电插塞的顶部；在第一开口内形成第一导电层；之后，刻蚀第二区域的第二介质层和第一介质层，直至暴露出衬底以形成第二开口；在第二开口底部的衬底内形成钝化区；之后，暴露出第二区域的第一介质层表面；之后，在第二开口内和第一介质层表面形成第三介质层，第三介质层表面齐平于第一区域的第二介质层和第一导电层表面；在第三介质层表面形成第三导电层。所形成的半导体器件性能改善，形成工艺步骤简化。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。
背景技术
在现有的集成电路，例如射频前端模块(RF FEM)中，电感是一种重要电学器件，其性能参数直接影响了集成电路的性能。现有技术中，集成电路中的电感大多采用平面电感，例如平面螺旋电感；所述平面螺旋电感由金属导线在衬底或介质层表面绕制而成；相对于传统的线绕电感，平面电感器具有成本低、易于集成、噪声小和功耗低的优点，更重要的是能与现今的集成电路工艺兼容。
请参考图1和图2，是一种平面电感实施例的结构示意图，图1是图2在AA’割线的剖面结构示意图，图2是图1所示平面电感的俯视结构示意图，包括：半导体衬底100；位于所述半导体衬底100表面的介质层101；位于所述介质层101表面的平面螺旋线圈102。
请参考图2，所述平面螺旋线圈102由至少3匝金属导线构成；所述平面螺旋线圈102的最内匝的导电线圈的半径R的范围为45～50微米；所述平面螺旋线圈102由3匝金属导线构成；所述构成平面螺旋线圈102的金属导线的宽度w为8～10微米；所述平面螺旋线圈102为八边形；所述平面螺旋线圈102的一端具有输入接触点103，另一端具有输出接触点104，所述接触点103和接触点104用于输入输出电流。
对于电感器件，具有衡量其性能的品质因素Q。所述品质因数Q为存储于电感中的能量和每一个振荡周期损耗能量的比值，因此所述品质因数Q越高，电感器的效率就越高，性能越好；而影响所述平面电感的品质因数Q的因素包括：电感线圈的金属导线本身的电阻，电感线圈与位于其上方或下方的金属层之间寄生电容，或者电感线圈与半导体衬底之间的寄生电容；具体的，当金属导线中的电阻越高时，或电感线圈的寄生电容越大时，品质因数Q越小，电感的性能越差。
然而，现有的平面电感的品质因数Q过低，而且形成平面电感的工艺步骤与形成其它半导体器件的工艺步骤集成度较低，使得工艺较为复杂。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，所述形成方法简单，所形成的半导体器件性能改善，能够使所形成的电感器件的品质因数提高。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底具有第一区域和第二区域，所述衬底表面具有第一介质层，且所述衬底第一区域表面的第一介质层内具有导电插塞；在所述第一介质层表面形成第二介质层，所述第二介质层内具有若干第一开口，位于第一区域的第一开口底部暴露出所述导电插塞的顶部，位于第二区域的第一开口底部暴露出所述第一介质层表面；在所述第一开口内形成第一导电层；在形成第一导电层之后，刻蚀第二区域的第二介质层、以及第二介质层底部的第一介质层，直至暴露出所述衬底，在所述第一介质层和第二介质层内形成第二开口；在所述第二开口底部的衬底内形成钝化区；在形成所述钝化区之后，暴露出第二区域的第一介质层表面；在暴露出第二区域的第一介质层表面之后，在所述第二开口内和第一介质层表面形成第三介质层，所述第三介质层表面齐平于第一区域的第二介质层和第一导电层表面；在第三介质层表面形成第三导电层，位于第二区域的第三导电层形成电感线圈结构。
可选的，所述衬底包括：基底、位于基底表面绝缘层、以及位于绝缘层表面的半导体层。
可选的，所述第二开口底部暴露出所述基底表面。
可选的，形成所述第二开口的刻蚀工艺刻蚀所述第二介质层、第一介质层、半导体层和绝缘层，直至暴露出所述基底表面为止。
可选的，所述衬底为单层结构基底。
可选的，所述第二开口底部暴露出所述衬底表面。
可选的，还包括：在形成第二开口之前，在第一区域的第二介质层和第一导电层表面形成掩膜层。
可选的，以所述第一导电层和掩膜层为掩膜，刻蚀所述第二区域的第二介质层和第一介质，直至暴露出所述衬底，形成所述第二开口。
可选的，在形成所述钝化区之后，去除第二区域的第一导电层，暴露出第二区域的第一介质层表面。
可选的，还包括：以所述掩膜层为掩膜，去除所述第二区域的第一导电层，暴露出第二区域的第一开口；在去除第二区域的第一导电层之后，在所述第一开口内形成牺牲层；以所述牺牲层和掩膜层为掩膜，刻蚀所述第二区域的第二介质层和第一介质，直至暴露出所述衬底，形成所述第二开口。
可选的，在形成所述钝化区之后，去除所述牺牲层，暴露出第二区域的第一介质层表面。
可选的，所述牺牲层的材料与第一介质层或第二介质层的材料不同。
可选的，所述牺牲层的材料为底层抗反射层材料。
可选的，所述衬底的第一区域表面还具有栅极结构，所述第一介质层位于所述栅极结构表面，所述栅极结构两侧的衬底内具有源漏区，所述导电插塞位于所述源漏区表面。
可选的，所述第一导电层的材料为铜。
可选的，所述第一导电层的形成步骤包括：在所述第二介质层表面、以及所述第一开口内形成填充满所述第一开口的第一导电膜；平坦化所述第一导电膜，直至暴露出所述第二介质层表面为止，形成所述第一导电层。
可选的，所述第一导电膜的形成工艺包括电镀工艺、化学镀工艺或沉积工艺；所述平坦化工艺为化学机械抛光工艺。
可选的，所述钝化区的形成工艺为离子注入工艺，所述离子注入工艺所注入的离子包括氩离子或氧离子。
可选的，所述第三导电层的形成步骤包括：在第一区域的第二介质层和第一导电层表面、以及第二区域的第三介质层表面形成第四介质层，所述第四介质层内具有若干第三开口，部分第三开口暴露出部分第三介质层表面；在所述第三开口内形成所述第三导电层。
可选的，部分第三开口还暴露出部分第一区域的部分第一导电层表面，所述第三导电层还位于部分第一导电层表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，衬底的第二区域用于形成电感，衬底的第一区域用于形成其它半导体器件。在第二介质层内的第一开口内形成第一导电层之后，由于第一区域的第一开口底部暴露出导电插塞的顶部，因此形成于第一区域的第一导电层位于导电插塞顶部，用于与第一区域的半导体器件电连接；而形成于第二区域的第一导电层作为替代层，用于提高第二区域的第一导电层密度，以保证在化学机械抛光工艺之后，第二介质层表面平坦且不具有金属残留。以所述第二区域的第一导电层图形作为掩膜图形，刻蚀所述第二区域的第二介质层和第一介质层，形成暴露出衬底表面的第二开口，以便在所述第二开口底部的衬底内形成钝化区，所述钝化区能够减少衬底损耗效应，提高了电感线圈结构的品质因数。而在形成所述钝化区的过程中，无需额外制作光罩掩膜版，也无需进行额外的光刻工艺，能够节省工艺成本，简化工艺步骤。此外，在形成所述钝化区之后，暴露出第二区域的第一介质，即第二区域的第一介质层表面不再具有第一导电层；之后在第三介质层表面用于形成电感线圈结构之后，所述电感线圈结构和衬底之间仅具有第三介质层和第一介质层进行隔离，从而避免了第二区域的第一导电层在所述电感线圈结构和衬底之间产生寄生电容，提高了电感线圈结构的品质因数。
进一步，所述衬底包括：基底、位于基底表面绝缘层、以及位于绝缘层表面的半导体层，所述第二开口底部暴露出所述基底表面；后续对在所述第二开口底部暴露出的基底内形成钝化层。由于所述第二开口贯穿所述半导体层，且后续在所述第二开口内形成第三介质层，因此，第二区域的半导体层由所述第三介质层截断，则所述半导体层内不会因电感线圈结构的感应而产生感应电流。而形成于基底内的钝化层呈高阻态，能够截断在基底内产生的感应电流。因此，所述衬底的第二区域内难以产生感应电流，使得衬底损耗效应得到抑制，所形成的电感线圈结构的品质因数提高。
进一步，形成位于第一区域第二介质层和第一导电层表面的掩膜层，之后去除所述第二区域的第一导电层，并在第二区域重新暴露出第一开口，在所述第一开口内形成牺牲层；以所述牺牲层和掩膜层为掩膜，刻蚀形成第二开口。由于所述牺牲层和掩膜层作为刻蚀形成第二开口的掩膜，能够避免所述第一导电层的材料残留于第二开口的侧壁和底部表面，从而保证了后续形成的第三介质层质量良好，能够避免造成器件短路或形成漏电流。
附图说明
图1和图2是一种平面电感实施例的结构示意图；
图3是本发明实施例的一种半导体器件的剖面结构示意图；
图4至图14是本发明实施例的另一种半导体器件形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有的平面电感的品质因数Q过低，而且形成平面电感的工艺步骤与形成其它半导体器件的工艺步骤集成度较低，使得工艺较为复杂。
经过研究发现，请继续参考图1和图2，以位于半导体衬底100表面的平面电感为例，当平面电感工作时，平面螺旋线圈102内具有电流，该螺旋电流能够产生垂直于半导体衬底100的电感磁场。根据楞次定理，所述垂直穿入半导体衬底100的电感磁场会在半导体衬底100内感应出感应电流，且所述感应电流的方向与平面螺旋线圈102内电流的方向相反。该感应电流也能够产生垂直于平面螺旋线圈102的磁场，而所述感应电流的方向与平面螺旋线圈102内的电流方向相反，能够导致电感的磁场被减弱，继而使电感器件的电感值降低，造成衬底损耗效应。尤其是在高频环境下，衬底损耗效应对电感值的减弱尤为明显。而且，半导体衬底100内会产生感应电流，使半导体衬底100内具有电荷，则半导体衬底100与平面螺旋线圈102之间会产生寄生电容，导致电感的品质因数Q降低。
因此，为了减少衬底损耗效应，一种方法是进行衬底钝化(Substratepassivation)工艺。具体请继续参考图1和图2，在介质层101表面形成平面螺旋线圈102之前，刻蚀部分介质层101，以暴露出部分半导体衬底100表面；对部分衬底进行离子注入工艺，通过以带有能量的离子对暴露出的半导体衬底100进行轰击，使得暴露出的半导体衬底100转化为高阻态，以形成钝化区，从而能够截断半导体衬底100内所产生的感应电流，以此抑制所述半导体衬底100内所产生的感应电流对平面电感的品质因数Q的不良影响。在形成所述钝化区之后，在钝化区表面重新填充介质材料，以重新形成完整的介质层101，再于所述介质层101表面形成平面螺旋线圈102。
然而，由于需要对所述介质层101进行刻蚀，以暴露出部分半导体衬底100表面，因此需要额外制作用于刻蚀介质层101的光罩掩膜版，并且需要进行额外的光刻工艺以形成用于刻蚀介质层101的光刻胶层，从而使得工艺步骤更为复杂，而且工艺成本提高。
另一方面，对于集成电路来说，除了需要形成平面电感之外，还需要在半导体衬底表面形成其它半导体器件。请参考图3所示，图3是本发明实施例的一种半导体器件的剖面结构示意图，包括：衬底200，所述衬底200具有MOS区域210和电感区域220；所述衬底200的MOS区域210表面具有栅极结构201，所述栅极结构201两侧的衬底200内具有源漏区202；所述衬底200和栅极结构201表面具有第一介质层203；所述第一介质层203内具有导电插塞204和导电层205，所述导电插塞204位于所述源漏区202表面，所述导电层205位于所述导电插塞204表面；位于所述第一介质层203表面的第二介质层206；位于电感区域220的第二介质层206表面的电感线圈207。
所述导电层205的形成工艺包括：在所述第一介质层203内形成若干开口，在所述第一介质层203表面、以及开口内形成填充满所述开口的导电膜；对所述导电膜进行化学机械抛光工艺，直至暴露出所述第一介质层203表面为止，形成导电层205。
其中，所述导电层205还位于电感区域220的第一介质层203内，且电感区域220的导电层205与MOS区域210的导电层205处于同一层。由于电感区域220用于形成电感线圈207，若不在所述电感区域220形成所述导电层205，则所述电感区域220的第一介质层203的面积较大，在所述化学机械抛光过程中，容易造成所述电感区域220的第一介质层203表面凹陷，在所述凹陷中容易残留金属材料，造成漏电或器件短路。而形成于电感区域220的导电层205作为替代层，用于提高感应区域220的导电层205密度，在化学机械抛光工艺中，使化学机械抛光工艺所形成的表面更为平坦，并且能够避免在第一介质层203表面产生金属残留。然而，所述电感区域220的导电层205位于所述电感线圈207和衬底200之间，容易与所述电感线圈207和衬底200之间产生额外的寄生电容，依旧会降低所形成的平面电感的品质因数Q值。
为了解决上述问题，本发明提供一种半导体器件的形成方法。其中，衬底的第二区域用于形成电感，衬底的第一区域用于形成其它半导体器件。在第二介质层内的第一开口内形成第一导电层之后，由于第一区域的第一开口底部暴露出导电插塞的顶部，因此形成于第一区域的第一导电层位于导电插塞顶部，用于与第一区域的半导体器件电连接；而形成于第二区域的第一导电层作为替代层，用于提高第二区域的第一导电层密度，以保证在化学机械抛光工艺之后，第二介质层表面平坦且不具有金属残留。以所述第二区域的第一导电层图形作为掩膜图形，刻蚀所述第二区域的第二介质层和第一介质层，形成暴露出衬底表面的第二开口，以便在所述第二开口底部的衬底内形成钝化区，所述钝化区能够减少衬底损耗效应，提高了电感线圈结构的品质因数。而在形成所述钝化区的过程中，无需额外制作光罩掩膜版，也无需进行额外的光刻工艺，能够节省工艺成本，简化工艺步骤。此外，在形成所述钝化区之后，暴露出第二区域的第一介质，即第二区域的第一介质层表面不再具有第一导电层；之后在第三介质层表面用于形成电感线圈结构之后，所述电感线圈结构和衬底之间仅具有第三介质层和第一介质层进行隔离，从而避免了第二区域的第一导电层在所述电感线圈结构和衬底之间产生寄生电容，提高了电感线圈结构的品质因数。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图14是本发明实施例的半导体器件的形成过程的剖面结构示意图。
请参考图4，提供衬底300，所述衬底300具有第一区域310和第二区域320，所述衬底300表面具有第一介质层301，且所述衬底300第一区域310表面的第一介质层301内具有导电插塞302。
在本实施例中，所述衬底300为绝缘体上半导体衬底，所述衬底300包括：基底300a、位于基底300a表面绝缘层300b、以及位于绝缘层300b表面的半导体层300c；其中，所述绝缘层300b的材料为氧化硅；所述半导体层300c的材料为单晶硅或单晶锗。
在另一实施例中，所述衬底为单层结构基底，所述单层结构基底为单晶硅衬底、单晶锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。
在本实施例中，所述第一区域310用于形成MOS器件，例如PMOS晶体管、NMOS晶体管或CMOS晶体管，所述第二区域320用于形成电感器件。在其它实施例中，所述第一区域310还能够用于形成其它半导体器件，例如电阻器件、电容器件、熔丝器件、存储器件等。
在本实施例中，所述衬底300的第一区域310表面还具有栅极结构303，所述第一介质层301位于所述栅极结构303表面；所述栅极结构303两侧的衬底300内具有源漏区304；所述导电插塞302位于所述源漏区304表面，所述导电插塞302与所述源漏区304实现电连接，能够对所述源漏区304施加偏压。在本实施例中，所述导电插塞302贯穿所述第一介质层301，所述第一介质层301的表面暴露出所述导电插塞302的顶部。
所述栅极结构303包括：位于衬底300表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅介质层和栅极层侧壁表面的侧墙。其中，所述栅介质层的材料能够为高K介质材料，所述栅极层的材料能够为金属；或者，所述栅介质层的材料为氧化硅，所述栅极层的材料为多晶硅；此外，所述侧壁的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种。
所述栅极结构303和源漏区304周围的衬底300内还具有浅沟槽隔离结构(STI)，所述浅沟槽隔离结构用于隔离形成晶体管的有源区。在本实施例中，所述衬底300为绝缘体上半导体衬底的，所述浅沟槽隔离结构的底部与所述绝缘层300b相连接，使得形成有晶体管的部分半导体层300c完全与基底300a相互隔离。所述浅沟槽隔离结构的材料包括氧化硅、氮化硅或氮氧化硅。
所述第一介质层301位于所述衬底300和栅极结构303表面；所述第一介质层301的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料；所述第一介质层301的形成步骤包括：在所述衬底300和栅极结构303表面沉积第一介质膜；对所述第一介质膜进行化学机械抛光工艺，形成第一介质层301，使所形成的第一介质层301的表面平坦。
所述导电插塞302的材料包括铜、钨、铝、钛、氮化钛、钽或氮化钽中的一种或多种；所述导电插塞302的形成步骤包括：在所述第一介质层301表面形成掩膜层，所述掩膜层暴露出需要形成导电插塞302的第一介质层301表面；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一介质层301，直至暴露出所述衬底300表面为止，形成通孔；在所述第一介质层表面和所述通孔内形成填充满所述通孔的导电材料层；平坦化所述导电材料层，直至暴露出所述第一介质层301表面为止，在所述通孔内形成导电插塞302。
请参考图5，在所述第一介质层301表面形成第二介质层305，所述第二介质层305内具有若干第一开口306，位于第一区域310的第一开口306底部暴露出所述导电插塞302的顶部，位于第二区域320的第一开口306底部暴露出所述第一介质层301表面。
所述第二介质层305内用于形成第一导电层，位于第一区域310的第一导电层用于通过导电插塞302与源漏区304电连接，用于对所述源漏区304施加偏压，因此，位于第一区域310内的第一开口306底部需要暴露出所述导电插塞302的顶部。
另一方面，由于第二区域320用于形成电感线圈结构，使得所述第二区域320的面积较大。后续需要在第一区域310所述第一开口306内形成第一导电层，且形成所述第一导电层的过程中，需要采用化学机械抛光工艺平坦化第一导电膜，而所述第二区域320的面积较大，若所述第二区域320第二介质层305内不同时形成第一导电层，则所述化学机械抛光工艺容易使第二区域320的第二介质层305表面产生凹陷，所述凹陷会残留所述第一导电膜的材料，容易导致所形成的半导体器件内产生漏电流或者发生短路。因此，在本实施例中，所述第二区域320的第二介质层305内也形成有第一开口306，所述第二区域320的第一开口306也用于形成第一导电层，而位于第二区域320的第一导电层作为后续化学机械抛光工艺的替代层，用于提高第二区域320的第一导电层密度，避免第二区域320的第二介质层305表面形成凹陷或残留金属材料。因此，位于第二区域320的第一开口306底部暴露出第一介质层301表面。
所述第二介质层305的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料中的一种或多种。所述第二介质层205的形成步骤包括：在第一介质层301和导电插塞302表面形成第二介质膜；在所述第二介质膜表面形成图形化掩膜层，所述图形化掩膜层暴露出需要形成第一开口306的对应区域；以所述图形化掩膜层为掩膜，刻蚀所述第二介质膜直至暴露出导电插塞302表面为止，形成第二介质层305和第一开口306。
所述第二介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；刻蚀所述第二介质膜的工艺为各向异性的干法刻蚀工艺；所述图形化掩膜能够为光刻胶层或硬掩膜层；所述光刻胶层的形成步骤包括涂布工艺、以及涂布工艺之后的光刻工艺；所述硬掩膜层的材料为氮化硅、氮化钛、氮化钽、无定形碳中的一种或多种。
请参考图6，在所述第一开口306(如图5所示)内形成第一导电层307。
所述第一导电层307的材料为金属，所述金属包括铜、钨、铝、银、钛、氮化钛、钽、氮化钽中的一种或多种。所述第一导电层307的形成步骤包括：在所述第二介质层305表面、以及所述第一开口306内形成填充满所述第一开口306的第一导电膜；平坦化所述第一导电膜，直至暴露出所述第二介质层305表面为止，形成所述第一导电层307。
所述第一导电膜的形成工艺包括电镀工艺、化学镀工艺或沉积工艺；所述平坦化工艺为化学机械抛光工艺。在本实施例中，所述第一导电层307的材料为铜，形成所述第一导电膜的工艺为铜电镀(ECP)工艺，所述铜电镀工艺包括：在所述第二介质层305表面以及第一开口306的侧壁和底部表面形成导电种子层；采用电镀工艺在所述导电种子层表面生长导电膜直至填充满所述第一开口306，形成所述第一导电膜。
所述第一导电层307与所述导电插塞302电连接。而且，为了提高所述第一导电层307的密度，所述第一导电层307还形成于第二区域320的第二介质层305内，以避免在对所述第一导电膜进行化学机械抛光时，在第二区域320的第二介质层305表面形成凹陷或残留金属。然而，由于后续需要在第二区域320的第二介质层上方形成电感线圈结构，而形成于第二区域320的第一导电层307会位于所述电感线圈结构和衬底300之间，容易产生寄生电容，造成所形成的电感线圈结构的品质因数下降，因此，后续需要去除第二区域320的第一导电层307。
此外，为了提高所形成的电感线圈结构的品质因数，后续还需要在第二区域320的衬底300内形成钝化区，以消除第二区域320衬底300的衬底损耗效应，因此后续需要对第二区域的第二介质层305和第一介质层301进行刻蚀以暴露出衬底300表面，以形成钝化区。在本实施例中，利用所述第二区域320需要去除的第一导电层307图形，以所述第一导电层307的图形作为掩膜图形刻蚀所述第二介质层305和第一介质层301，能够避免额外进行光刻工艺步骤，减少额外制作的光罩掩膜版，能够简化工艺、节省成本。
在本实施例中，在形成第一导电层307之后，刻蚀第二区域320的第二介质层305、以及第二介质层305底部的第一介质层301，直至暴露出所述衬底300，在所述第一介质层301和第二介质层305内形成第二开口。以下将对形成所述第二开口的过程进行说明。
请参考图7，在第一区域310的第二介质层305和第一导电层307表面形成掩膜层308。
所述掩膜层308用于作为刻蚀形成第二开口的掩膜层，后续在所述第二开口底部的衬底内形成钝化区。
在本实施例中，所述掩膜层308包括光刻胶层，所述光刻胶层的形成步骤包括：在第二介质层305和第一导电层307表面涂布光刻胶膜；对所述光刻胶膜进行曝光显影以图形化，去除第二区域的光刻胶膜，以形成光刻胶层。
在本实施例中，所述掩膜层308还包括位于光刻胶层底部的第一停止层，所述第一停止层形成于第二介质层305和第一导电层307表面；所述第一停止层在后续形成用于填充第二开口的第三介质层时，作为抛光停止层；所述停止层的材料为氮化硅，所述停止层的形成步骤包括：在第二介质层305和第一导电层307表面形成第一停止膜，所述光刻胶层形成于所述第一停止膜表面；以所述光刻胶层为掩膜，刻蚀所述第一停止膜直至暴露出第二介质层305表面为止，形成所述第一停止层。所述第一停止膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；刻蚀所述第一停止膜的工艺为各向异性的干法刻蚀工艺。所述第一停止膜还能够在形成光刻胶层的过程中，用于抗底部反射。
在另一实施例中，所述掩膜层308仅为光刻胶层。
请参考图8，以所述掩膜层308为掩膜，去除所述第二区域320的第一导电层307，暴露出第二区域320的第一开口306。
由于所述第二区域320的第一导电层307会与后续形成的电感线圈结构之间产生寄生电容，降低所形成的电感器件的品质因数，因此，在后续形成电感线圈结构之前，需要去除第二区域320的第一导电层307。而在本实施例中，所述第一导电层307的图形与所述掩膜层308的图形共同作为刻蚀形成第二开口的掩膜图形。
为了保留所述第一导电层307的图形，本实施例在去除所述第二区域320的第一导电层307之后，在所暴露出的第一开口306再填充牺牲层，以所述牺牲层和掩膜层308作为刻蚀形成第二开口的掩膜。而在刻蚀形成第二开口之前，去除所述第一导电层307，并在后续以牺牲层替代，能够避免在后续刻蚀第二开口的过程中，使金属材料残留于所形成的第二开口的侧壁和底部表面，能够避免所形成的半导体器件内产生漏电流或发生器件短路。
去除第二区域320的第一导电层307的工艺为干法刻蚀工艺或湿法刻蚀工艺，而所述刻蚀工艺以所述掩膜层308作为掩膜。在本实施例中，所述第一导电层307的材料为铜，去除所述第一导电层307的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀液包括FeCl3溶液。
请参考图9，在去除第二区域320的第一导电层307之后，在所述第一开口306(如图8所示)内形成牺牲层309。
所述牺牲层309与掩膜层308作为后续刻蚀形成第二开口的掩膜，所述牺牲层309用于替代第二区域320的第一导电层307的位置和结构。所述牺牲层309的形成步骤包括：在掩膜层308表面、第二介质层305表面以及第一开口306内形成牺牲膜；回刻蚀所述牺牲膜直至暴露出掩膜层308和第二介质层305表面为止，形成所述牺牲层309。
所述牺牲层309的材料与第一介质层301或第二介质层305的材料不同，使所述牺牲层309与第二介质层305之间具有较高的刻蚀选择比。本实施例中，所述牺牲层309的材料为底层抗反射层(BARC)材料，所述底层抗反射层材料能够为无机材料或有机材料；所述无机材料能够为不透光的氮化硅材料，所述牺牲膜的形成工艺为化学键气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述有机材料为聚合物材料，所述牺牲膜的形成工艺为旋涂或喷涂工艺。在本实施例中，所述牺牲层309的材料为氮化硅，形成工艺为化学气相沉积工艺。
请参考图10，以所述牺牲层309和掩膜层308为掩膜，刻蚀所述第二区域320的第二介质层305和第一介质301，直至暴露出所述衬底300，形成所述第二开口330。
所述第二开口330暴露出部分衬底300表面，后续对所述第二开口330底部暴露出的衬底300进行钝化处理，能够在所述衬底300内形成钝化区，所述钝化区呈高阻态，能够阻断由电感器件在衬底300内感应出的电荷迁移，避免衬底300内形成感应电流，能够避免后续形成的电感线圈结构的品质因数受到衬底损耗效应的影响而下降。
本实施例中，所述衬底300为绝缘体上半导体衬底，则所述第二开口330贯穿所述半导体层300c和绝缘层300b，并暴露出所述基底300a表面，即形成所述第二开口330的刻蚀工艺需要刻蚀所述第二介质层305、第一介质层301、半导体层300c和绝缘层300b，直至暴露出所述基底300a表面为止。
形成所述第二开口330的刻蚀工艺为各向异性的干法刻蚀工艺，由于所述各向异性的干法刻蚀工艺的刻蚀方向能够控制，能够使所形成的第二开口330的侧壁垂直于基底300a表面。
在本实施例中，在形成所述第二开口330的刻蚀工艺中，以所述牺牲层309和掩膜层308为掩膜，由于所述牺牲层为绝缘材料，因此不易在所形成的第二开口330侧壁和底部表面残留金属材料，有利于保证所形成的半导体器件性能稳定，防止产生漏电流或器件短路。
在本实施例中，所述第二介质层305、第一介质层301和绝缘层300b的材料为氧化硅，所述半导体层300c的材料为单晶硅，形成所述第二开口330的各向异性的干法刻蚀工艺的参数包括：所述刻蚀气体包括碳氟气体、O2和载气；所述碳氟气体包括CF4、C3F8、C4F8、CHF3、CH3F、CH2F2中的一种或多种；所述载气包括N2、He或Ar；所述载气的流量为50标准毫升/分钟～1000标准毫升/分钟；刻蚀气体还包括Cl2、HBr中的一种或两种，本实施例中的刻蚀气体包括HBr和Cl2，HBr的流量为200标准毫升/分钟～800标准毫升/分钟，Cl2的流量为20标准毫升/分钟～100标准毫升/分钟；刻蚀腔室的压力为1毫托～200毫托，偏置电压为100V～800V，功率为100W～800W。
所述碳氟气体能够对第二介质层305、第一介质层301和绝缘层300b进行刻蚀，同时在刻蚀形成的开口侧壁表面形成聚合物层；所述Cl2或HBr用于刻蚀半导体层，同时所述碳氟气体能够在刻蚀形成的半导体层侧壁表面形成聚合物层；所述O2能够用于消耗所述聚合物层，在刻蚀过程中，通过调控所述碳氟气体以及O2的比例，能够在形成所述聚合物层的同时消耗所述聚合物层，以此对刻蚀形成的第二开口330的侧壁形貌进行调控。
在另一实施例中，所述衬底为单层结构，所述第二开口底部暴露出所述衬底表面，形成所述第二开口的刻蚀工艺仅需刻蚀所述第二介质层和第一介质层即可。
在其它实施例中，在形成所述掩膜层之后，以所述第一导电层和掩膜层为掩膜，刻蚀所述第二区域的第二介质层和第一介质，直至暴露出所述衬底，形成所述第二开口。由于无需形成牺牲层以替代所述第一导电层作为掩膜，能够简化工艺步骤、节省工艺成本、缩减工艺时间。
请参考图11，在所述第二开口330底部的衬底300内形成钝化区331。
所述衬底300内的钝化区331呈高阻态，当后续形成的电感线圈结构在所述衬底300内感应出感应电荷后，所述钝化区331能够阻断所述感应电荷的移动，从而避免了在所述衬底300内形成感应电荷。
在本实施例中，所述衬底300为绝缘体上半导体衬底，所述钝化区331形成于所述基底300a内。形成所述钝化区331的工艺为离子注入工艺，所述离子注入工艺所注入的离子包括氩离子或氧离子；当所注入的离子为氩离子时，所述钝化区331呈无定形态或多晶态；当所注入的离子为氧离子时，所述钝化区331的材料转化为氧化材料。所述离子注入的工艺参数包括：注入能量为100kev～500kev，注入剂量为1E10/cm2～1E16/cm2。
请参考图12，在形成所述钝化区331之后，暴露出第二区域320的第一介质层301表面。
暴露出所述第一介质层301表面之后，后续形成的第三介质层能够位于所述第一介质层301表面，后续在所述第三介质层表面形成电感线圈结构之后，所述电感线圈结构之间不具有第一导电层307，从而避免了因第二区域320的第一导电层307而产生寄生电容，提高了所形成的电感器件的品质因数。
在本实施例中，所述第一介质层301表面具有牺牲层309(参考图11)，所述牺牲层309为刻蚀形成第二开口330的掩膜，在形成所述钝化区331之后，去除所述牺牲层309，以暴露出第二区域320的第一介质层301表面。去除所述牺牲层309的工艺为干法刻蚀工艺或湿法刻蚀工艺。在本实施例中，所述牺牲层309的材料为氮化硅，去除所述牺牲层309的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀液为磷酸溶液。
此外，在形成后续的第三介质层之前，还需要去除所述掩膜层308(参考图11)。在本实施例中，所述掩膜层308包括第一停止层、以及位于第一停止层表面的光刻胶层，则去除所述光刻胶层，并暴露出所述第一停止层，所述第一停止层作为后续形成第三介质层的抛光停止层。去除所述光刻胶层的工艺为湿法去胶工艺或灰化工艺。
在另一实施例中，在形成所述第二开口之前，未去除所述第一导电层，并且以所述第一导电层和掩膜层为掩膜，刻蚀形成所述第二开口；那么，在形成所述钝化区之后，去除第二区域的第一导电层，暴露出第二区域的第一介质层表面。去除所述第一导电层的工艺为干法刻蚀工艺或湿法刻蚀工艺。
请参考图13，在暴露出第二区域320的第一介质层301表面之后，在所述第二开口330(如图12所示)内和第一介质层301表面形成第三介质层332，所述第三介质层332表面齐平于第一区域310的第二介质层305和第一导电层307表面。
所述第三介质层332用于填充满第二开口330，且后续形成的电感线圈结构位于所述第三介质层332表面。
所述第三介质层332的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料；所述第三介质层332的形成步骤包括：在第二介质层305表面、第一导电层307表面、第一介质层301表面、以及第二开口330内形成填充满所述第二开口330的第三介质膜；平坦化所述第三介质膜直至暴露出第二介质层305和第一导电层307，形成第三介质层332。
在本实施例中，所述平坦化工艺为化学机械抛光工艺，且所述第一区域310的第二介质层305和第一导电层307表面具有第一停止层，则所述化学机械抛光工艺以所述停止层作为停止位置，并且在暴露出所述第一停止层之后，进行一定距离的过抛光，以暴露出所述第一导电层307和第二介质层305。
所述第三介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在本实施例中，由于所述衬底为绝缘体上半导体衬底，所述第二开口330贯穿半导体层300c和绝缘层300b，使得所述第二开口330的深宽比较大，本实施例中形成所述第三介质膜的工艺为高深宽比沉积工艺(HARP)，所述高深宽比沉积工艺能够使形成于第二开口330内的第三介质膜内不致密，不易产生空隙或空洞；所述高深宽比沉积工艺包括：沉积气体包括Si(OC2H5)4和O3，所述Si(OC2H5)4的流量为500毫克/分钟～8000毫克/分钟，O3的流量为5000标准毫升/分钟～3000标准毫升/分钟，气压为300托～600托，温度为400摄氏度～600摄氏度；此外，沉积气体还包括：N2、O2和He，N2的流量为1000标准毫升/分钟～10000标准毫升/分钟，O2的流量为0标准毫升/分钟～5000标准毫升/分钟，He的流量为5000标准毫升/分钟～20000标准毫升/分钟。
请参考图14，在第三介质层332表面第三导电层333，位于第二区域320的第三导电层333形成电感线圈结构。
所述第三导电层333的形成步骤包括：在第一区域310的第二介质层305和第一导电层307表面、以及第二区域320的第三介质层332表面形成第四介质层334，所述第四介质层334内具有若干第三开口，部分第三开口暴露出部分第三介质层332表面；在所述第三开口内形成所述第三导电层333。
所述第四介质层334的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料。所述第四介质层334的形成步骤包括：在第二介质层305、第一导电层307和第三介质层332表面形成第四介质膜；在所述第四介质膜表面形成图形化掩膜层，所述图形化掩膜层暴露出需要形成第三导电层333的对应区域和位置；以所述图形化掩膜层为掩膜，刻蚀所述第四介质膜，直至暴露出第三介质层表面为止，形成所述第四介质层。
在一实施例中，所述第四介质层底部还形成有第二停止层，所述第二停止层的材料与所述第四介质层334的材料不同；所述第四介质层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在该实施例中，所述第二停止层的材料为氮化硅，所述第四介质层334的材料为氧化硅；所述第二停止层作为刻蚀第四介质成膜的停止层，并且在刻蚀第四介质膜直至暴露出所述第二停止层之后，进行过刻蚀直至暴露出所述第三介质层表面为止。
在本实施例中，在第二区域320形成第三导电层333的同时，还在第一区域310形成第三导电层333，且第一区域310的第三导电层333位于部分第一导电层307表面，用于与第一导电层307电连接，以实现集成电路的电路布线。因此，所述第四介质层334内的第三开口还位于第一区域310，且第一区域310的第三开口底部暴露出部分第一导电层307表面，使形成于第三开口内的第三导电层333能够位于第一导电层307表面。
所述第三导电层333的形成工艺包括：在第四介质层334表面和第三开口内形成填充满所述第三开口的第三导电膜；平坦化所述第三导电膜直至暴露出所述第四介质层334表面为止，形成所述第三导电层333。
所述第三导电层333的材料为铜、钨、铝、银、钛、钽、氮化钛、碳化钽中的一种或多种；所述第三导电膜的形成工艺为电镀工艺、化学镀工艺或沉积工艺；所述平坦化工艺为化学机械抛光工艺。
位于第二区域320的第三导电层333形成电感线圈结构，由于所述第三导电层333与衬底300之间仅具有第三介质层332和第一介质层301，因此所述电感线圈结构和衬底300之间不会产生寄生电容，有利于提高所形成的电感器件的品质因数。而且，由于所述衬底300内形成有钝化区331，能够抑制衬底损耗效应，提高电感器件的品质因数。
综上，本实施例中，衬底的第二区域用于形成电感，衬底的第一区域用于形成其它半导体器件。在第二介质层内的第一开口内形成第一导电层之后，由于第一区域的第一开口底部暴露出导电插塞的顶部，因此形成于第一区域的第一导电层位于导电插塞顶部，用于与第一区域的半导体器件电连接；而形成于第二区域的第一导电层作为替代层，用于提高第二区域的第一导电层密度，以保证在化学机械抛光工艺之后，第二介质层表面平坦且不具有金属残留。以所述第二区域的第一导电层图形作为掩膜图形，刻蚀所述第二区域的第二介质层和第一介质层，形成暴露出衬底表面的第二开口，以便在所述第二开口底部的衬底内形成钝化区，所述钝化区能够减少衬底损耗效应，提高了电感线圈结构的品质因数。而在形成所述钝化区的过程中，无需额外制作光罩掩膜版，也无需进行额外的光刻工艺，能够节省工艺成本，简化工艺步骤。此外，在形成所述钝化区之后，暴露出第二区域的第一介质，即第二区域的第一介质层表面不再具有第一导电层；之后在第三介质层表面用于形成电感线圈结构之后，所述电感线圈结构和衬底之间仅具有第三介质层和第一介质层进行隔离，从而避免了第二区域的第一导电层在所述电感线圈结构和衬底之间产生寄生电容，提高了电感线圈结构的品质因数。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底具有第一区域和第二区域，所述衬底表面具有第一介质层，且所述衬底第一区域表面的第一介质层内具有导电插塞；
在所述第一介质层表面形成第二介质层，所述第二介质层内具有若干第一开口，位于第一区域的第一开口底部暴露出所述导电插塞的顶部，位于第二区域的第一开口底部暴露出所述第一介质层表面；
在所述第一开口内形成第一导电层；
在形成第一导电层之后，刻蚀第二区域的第二介质层、以及第二介质层底部的第一介质层，直至暴露出所述衬底，在所述第一介质层和第二介质层内形成第二开口；
在所述第二开口底部的衬底内形成钝化区；
在形成所述钝化区之后，暴露出第二区域的第一介质层表面；
在暴露出第二区域的第一介质层表面之后，在所述第二开口内和第一介质层表面形成第三介质层，所述第三介质层表面齐平于第一区域的第二介质层和第一导电层表面；
在第三介质层表面形成第三导电层，位于第二区域的第三导电层形成电感线圈结构。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述衬底包括：基底、位于基底表面绝缘层、以及位于绝缘层表面的半导体层。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第二开口底部暴露出所述基底表面。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，形成所述第二开口的刻蚀工艺刻蚀所述第二介质层、第一介质层、半导体层和绝缘层，直至暴露出所述基底表面为止。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述衬底为单层结构基底。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，所述第二开口底部暴露出所述衬底表面。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成第二开口之前，在第一区域的第二介质层和第一导电层表面形成掩膜层。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，以所述第一导电层和掩膜层为掩膜，刻蚀所述第二区域的第二介质层和第一介质，直至暴露出所述衬底，形成所述第二开口。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，在形成所述钝化区之后，去除第二区域的第一导电层，暴露出第二区域的第一介质层表面。
10.如权利要求7所述的半导体器件的形成方法，其特征在于，还包括：以所述掩膜层为掩膜，去除所述第二区域的第一导电层，暴露出第二区域的第一开口；在去除第二区域的第一导电层之后，在所述第一开口内形成牺牲层；以所述牺牲层和掩膜层为掩膜，刻蚀所述第二区域的第二介质层和第一介质，直至暴露出所述衬底，形成所述第二开口。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，在形成所述钝化区之后，去除所述牺牲层，暴露出第二区域的第一介质层表面。
12.如权利要求10所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料与第一介质层或第二介质层的材料不同。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料为底层抗反射层材料。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，所述衬底的第一区域表面还具有栅极结构，所述第一介质层位于所述栅极结构表面，所述栅极结构两侧的衬底内具有源漏区，所述导电插塞位于所述源漏区表面。
15.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一导电层的材料为铜。
16.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一导电层的形成步骤包括：在所述第二介质层表面、以及所述第一开口内形成填充满所述第一开口的第一导电膜；平坦化所述第一导电膜，直至暴露出所述第二介质层表面为止，形成所述第一导电层。
17.如权利要求16所述的半导体器件的形成方法，其特征在于，所述第一导电膜的形成工艺包括沉积工艺，所述沉积工艺包括电镀工艺或化学镀工艺；
所述平坦化工艺为化学机械抛光工艺。
18.如权利要求1所述的半导体器件的形成方法，其特征在于，所述钝化区的形成工艺为离子注入工艺，所述离子注入工艺所注入的离子包括氩离子或氧离子。
19.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第三导电层的形成步骤包括：在第一区域的第二介质层和第一导电层表面、以及第二区域的第三介质层表面形成第四介质层，所述第四介质层内具有若干第三开口，部分第三开口暴露出部分第三介质层表面；在所述第三开口内形成所述第三导电层。
20.如权利要求19所述的半导体器件的形成方法，其特征在于，部分第三开口还暴露出部分第一区域的部分第一导电层表面，所述第三导电层还位于部分第一导电层表面。
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